JPS59198734A - 多層配線構造 - Google Patents

多層配線構造

Info

Publication number
JPS59198734A
JPS59198734A JP7427683A JP7427683A JPS59198734A JP S59198734 A JPS59198734 A JP S59198734A JP 7427683 A JP7427683 A JP 7427683A JP 7427683 A JP7427683 A JP 7427683A JP S59198734 A JPS59198734 A JP S59198734A
Authority
JP
Japan
Prior art keywords
layer
film
interlayer insulating
wiring
metallic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7427683A
Other languages
English (en)
Inventor
Tatsuro Okamoto
岡本　龍郎
Koji Eguchi
江口　剛治
Hideo Kotani
小谷　秀夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7427683A priority Critical patent/JPS59198734A/ja
Priority to DE19843414781 priority patent/DE3414781A1/de
Publication of JPS59198734A publication Critical patent/JPS59198734A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体装置、特に大規模集積回路装置（Ｌｓ
工）によく用いられる多層配線構造の改良に関するもの
である。
〔従来技術〕
第１図Ａ　−Ｆは従来のＩ、ＥＩ工の多層配線構造の形
成方法の一例を説明するためにその主要段階における状
態を示す断面図である。まず、第１図Ａに示すように、
シリコン（Ｓｌ）基板ｆ１＋の上にシリコン酸化（Ｓ１
０□）膜（２）を形成し、その上に第１層目の金属配線
としてアルミニウム（Ａｌ）層をＯＶＤ法。
スパッタリング法、電子線加熱蒸着法などで形成し、こ
れを写真製版およびエツチング技術によって所望のパタ
ーニングを施して、配線（３ａ）、　（３１＞）を形成
する。次に、第１図Ｂに示すように配線（３ａ）、　（
３ｂ）の上は勿論、５１ｏ２膜（２）の露出部を含めた
全上面にシリコン屋化膜（Ｓｉ３Ｎ４）からなる層間絶
縁膜（４）を形成した後に、その層間絶縁膜（４）にス
ルーホールを形成すべき部分に開孔（５）を有するホト
レジスト膜（６）を形成し、このホトレジスト膜（６）
をマスクとして層間絶縁膜（４）にエツチングを施シ、
第１図Ｃに示すようにスルーホール（７）を形成した後
にホトレジスト膜（６）を除去する。つづいて、第１図
りに示すように第２層目の金属配線としてＡ１層（８）
をＣＶＤ法、スパッタリング法、電子線加熱蒸着法など
でスルーホール（７）の内を含め層間絶縁膜（４）の上
に形成した後に、ホトレジスト膜（９）で所望の配線部
分のみを覆い、ついで、第１図Ｅに示すように、このホ
トレジスト膜（９）をマスクとして第２Ｎ目のＡＪＭ（
８）にエツチングを施してパターニングを行なって第２
層目の配線（８ａ）とし、さらにホトレジスト膜（９）
を除去する。そし゛Ｃ１第１図Ｆに示スヨウに、８１３
Ｎ４膜からなるパッシベーション膜（１０）を全上面に
形成して多層配線構造を得ていた。
このようにして得られた２層配線構造では、第２図に示
すように層間絶縁膜（４）を挾んで第１Ｎ目の金属配線
（ｓａ）、　（３ｂ）および第２層目の金属配線（８ａ
）がスルーホール（７）を介して接続されて形成されて
いるが、このような多層配線構造では層間絶縁膜（４）
およびパッシベーション膜（ｌＯ）の強い熱応力や、ア
ルミニウムで構成される金属配線との熱反応の問題、ま
た、断差部でのＡ、ｌ配線の断差被覆特性の低下の問題
など信頼性の上で種々のきびしい問題点がある。すなわ
ち、第１層または第２層の金属配線（３ａ）、　（３ｂ
）、　（８ａ）にＡＪまたはその合金を用いた場合、そ
の後の熱処理工程で、層間絶膜（４）およびパッシベー
ション膜（ｌＯ）との反応、および熱膨張率の差異によ
る膜応力の増大を生じ、例えば第２図に示すように層間
絶縁膜（４）上の第２１合口の金属配線（８ａ）の浮き
上がり（以下「フクレ」という。）　（ＩＩ）が生じ、
％に段差部分や配線の細い部分、電流密度の高い部分で
発生すると信頼性の低下を招来するという欠点があった
。
〔発明の概要〕
この発明は以上のような点に鑑みてなされたもので、Ａ
７層またはその合金で形成される多層配線の上または下
にチタン（Ｔｉ）またはＴ１化合物の膜を形成すること
によって、配線層と絶縁膜との間の反応を防止し、かつ
、密着力の向上を計り、上述の「フクレｊの生じない多
層配線構造を提供するものである。
〔発明の実施例〕
第３図はこの発明の一実施例の構成を説明するためにそ
の形成工程の主要段階における状態を示す断面図である
。第１層の金属配線（３ａ）、　（３ｂ）、および層間
絶縁膜（４）を形成し、この層間絶縁膜（４）にスルー
ホー／ｌ／　（７１を形成するまでは従来例における第
１図Ａ　−０と同様である。このスルーホール（７）の
形成後、第３図Ａに示すようにＴｉｔたはＴ　ｉＷ。
ＴｉＮなどのＴ１化合物からなる中間金属膜（１２）を
ＣＶＤ法、スパッタリング法、電子線加熱蒸着法などで
薄く形成し、その後に第３図Ｂに示すように第２層目の
金属配線としてＡ　Ｉ　ＰＲ（８１をＣＶＤ法、スパッ
タリング法、電子線加熱蒸着法などで形成し、その所望
の配線部分のみをホトレジスト膜（９）で覆い、ついで
、第３図Ｃに示すようにホトレジスト膜（９）をマスク
として第２層のＡ１層（８）および中間金属Ｎ（贈にエ
ツチングによるバターニングを施して、第２層目の金属
配線（８ａ）および中間金属配線層（１２ａ）を形成し
、その後にホトレジスト膜（９）を除去する。そして、
最後に、第３図りに示すように全上面に８１３Ｎ４膜か
らなるパッシベーションｉ　（１０）を形成して多層配
線構造は完成する。
以上のように、この実施例では層間絶縁膜（４）と第２
層目のＡＩ！配線（８ａ）との間にＴ１またはＴ１化合
物からなる中間金属配線層（１２ａ）が形成されている
が、Ｔ１およびＴｉｅ、　ＴｉＮなどのＴｉ化合物はＳ
ｉＯ３膜、　８１３Ｎ４膜、Ａｌ膜などとの密着性に優
れており、また、これらＴ１またはＴｉｅ、　ＴｉＮな
どのＴ１化合物を挾む両側の物質量の反応に対するバリ
ヤとしての能力も大きい。従って、この実施例では、第
２層目のＡｌ配線（８）の形成以後の熱処理工程におい
て発生する８１３Ｎ４膜の強い圧縮応力に起因する層間
絶縁膜（４）と第２層目のＡＪＩ’配線（８）との界面
付着強度の低下、および熱処理で生じる層間絶縁膜（４
）と第２層目のＡＩ！配線（８）との間の熱反応に伴な
う界面の不安定化の２つの現象を原因とする層間絶縁膜
（４）上の第２層目のＡｊ？配線（８）のフクレは上記
中間金属配線層（１２ａ）を設けることによって防止で
きる。しかも、中間金属配線／ｅ　（１２ａ）を設けた
ことによる配線抵抗および第１層と第２層との配線間の
接触抵抗の増大は認められなか。
つた。
以上、実施例では２層配線の場合について説明したが、
３層以上の多層配線にも適用でき、更に１層の場合に適
用してもフクレの発生防止の効果はある。１だ中間金属
配線層はＡＩ！配線の下のみではなく、上に配置しても
同様の効果がある。更に、配線材料としてはＡｌ以外に
Ａｌ系合金の場合にも、また層間絶縁膜は８１３Ｎ４膜
の外にＳ　ｉＯ２膜の場合にもこの発明は効果を萎する
。
〔発明の効果〕
以上説明したように、この発明では多層配線構造におい
て、導体層と層間絶縁層との間に両者間の反応を抑止す
るバリヤとして働き、かつ両者との密着性の優れた中間
層を設けたので、熱的に安定で信頼性の高い多層配線が
得られる。
【図面の簡単な説明】
第１図は従来の多層配線構造の形成方法の一例を説明す
るためにその主要段階における状態を示す断面図、第２
図は従来の多層配線構造における不良発生状況を示す断
面図、第３図はこの発明の一実施例の構成を説明するた
めにその形成工程の主要段階における状態を示す断面図
である。 図において、（３ａ）、　（３ｂ）は第１層導体配線層
、（４）は層間絶縁膜、（８ａ）は第２Ｒ導体配ａ層、
（１２ａ）は中間層である。 なお、図中同一符号は同一またけ相当部分を示す０ 代理人　大岩増雄 第１図 ａ 第１図 第２図 ／ｌ

Claims (1)

  1. 【特許請求の範囲】 ＋１）　　アルミニウムまたはその合金からなる複数層
    の導体層が順次層間絶縁膜を介して重畳して構成された
    ものにおいて、上記導体層と上記層間絶縁膜との間に両
    者間の反応を抑止するバリヤとして働きかつ上記両者と
    の密着性の優れた中間層を設けたことを特徴とする多層
    配線構造。 （２）層間絶縁層が窒化シリコンからなることを特徴と
    する特許請求の範囲第１項記載の多層配線構造。 （３）Ｎ間絶縁層が酸化シリコンからなることを特徴と
    する特許請求の範囲第１項記載の多層配線構造。 （４）　　中間層がチタンからなることを特徴とする特
    許請求の範囲第１項ないし第３項のいずれかに記載の多
    層配線構造。 （６）　　中間層がチタン・タングステン合金からなる
    ことを特徴とする特許請求の範囲第１項ないし第３項の
    いずれかに記載の多層配線構造。 （６）　　中間層が窒化チタンからなることを特徴とす
    る特許請求の範囲第１項ないし第３項のいずれかに記載
    の多層配線構造。
JP7427683A 1983-04-25 1983-04-25 多層配線構造 Pending JPS59198734A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP7427683A JPS59198734A (ja) 1983-04-25 1983-04-25 多層配線構造
DE19843414781 DE3414781A1 (de) 1983-04-25 1984-04-18 Vielschicht-verbindungsstruktur einer halbleitereinrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7427683A JPS59198734A (ja) 1983-04-25 1983-04-25 多層配線構造

Publications (1)

Publication Number Publication Date
JPS59198734A true JPS59198734A (ja) 1984-11-10

Family

ID=13542423

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7427683A Pending JPS59198734A (ja) 1983-04-25 1983-04-25 多層配線構造

Country Status (2)

Country Link
JP (1) JPS59198734A (ja)
DE (1) DE3414781A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62252974A (ja) * 1986-03-07 1987-11-04 テキサス　インスツルメンツ　インコ−ポレイテツド 集積回路装置
JPS63174319A (ja) * 1987-01-14 1988-07-18 Hitachi Ltd 半導体装置の製造方法
JPH0228955A (ja) * 1988-03-07 1990-01-31 Internatl Business Mach Corp <Ibm> 多層配線層の形成方法
JPH05259290A (ja) * 1991-12-30 1993-10-08 Philips Gloeilampenfab:Nv 半導体デバイスの製造方法およびヒューズ構造体

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2566184B1 (fr) * 1984-05-11 1987-07-24 Efcis Circuits integres a plusieurs niveaux d'interconnexion en alliage d'aluminium et procede de fabrication
IT1213261B (it) * 1984-12-20 1989-12-14 Sgs Thomson Microelectronics Dispositivo a semiconduttore con metallizzazione a piu' spessori eprocedimento per la sua fabbricazione.
DE3610709A1 (de) * 1986-03-29 1987-10-08 Philips Patentverwaltung Verfahren zum herstellen von halbleiter-bauelementen
US4980752A (en) * 1986-12-29 1990-12-25 Inmos Corporation Transition metal clad interconnect for integrated circuits
US4812419A (en) * 1987-04-30 1989-03-14 Hewlett-Packard Company Via connection with thin resistivity layer
EP0307272A3 (en) * 1987-09-09 1989-07-12 STMicroelectronics, Inc. Aluminum alloy semiconductor interconnections having high purity titanium or niobium barrier layer
JPH0719841B2 (ja) * 1987-10-02 1995-03-06 株式会社東芝 半導体装置
US5055423A (en) * 1987-12-28 1991-10-08 Texas Instruments Incorporated Planarized selective tungsten metallization system
NL8800220A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij een metalen geleiderspoor op een oppervlak van een halfgeleiderlichaam wordt gebracht.
DE3930655A1 (de) * 1988-09-13 1990-03-22 Mitsubishi Electric Corp Halbleitervorrichtung mit vielschichtig gestapelter verbindungsschicht und verfahren zu deren herstellung
EP0459690A1 (en) * 1990-05-31 1991-12-04 AT&T Corp. Integrated circuit interconnection
US5268329A (en) * 1990-05-31 1993-12-07 At&T Bell Laboratories Method of fabricating an integrated circuit interconnection
JP2660359B2 (ja) * 1991-01-30 1997-10-08 三菱電機株式会社 半導体装置
US5393703A (en) * 1993-11-12 1995-02-28 Motorola, Inc. Process for forming a conductive layer for semiconductor devices
JP2000507052A (ja) * 1997-01-16 2000-06-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 少なくともチタン、タングステン又は窒素を有する金属化層が設けられた半導体装置及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5640260A (en) * 1979-09-11 1981-04-16 Mitsubishi Electric Corp Manufacture of semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL159822B (nl) * 1969-01-02 1979-03-15 Philips Nv Halfgeleiderinrichting.
US3878554A (en) * 1971-03-25 1975-04-15 Fujitsu Ltd Semiconductor device
DE2823855A1 (de) * 1978-05-31 1979-12-06 Fujitsu Ltd Verfahren zum herstellen einer halbleitervorrichtung
JPS5643742A (en) * 1979-09-17 1981-04-22 Mitsubishi Electric Corp Manufacture of semiconductor
US4381595A (en) * 1979-10-09 1983-05-03 Mitsubishi Denki Kabushiki Kaisha Process for preparing multilayer interconnection
DE3244461A1 (de) * 1982-12-01 1984-06-07 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit einer aus einer aluminium/silizium-legierung bestehenden kontaktleiterbahnebene

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5640260A (en) * 1979-09-11 1981-04-16 Mitsubishi Electric Corp Manufacture of semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62252974A (ja) * 1986-03-07 1987-11-04 テキサス　インスツルメンツ　インコ−ポレイテツド 集積回路装置
JPS63174319A (ja) * 1987-01-14 1988-07-18 Hitachi Ltd 半導体装置の製造方法
JPH0228955A (ja) * 1988-03-07 1990-01-31 Internatl Business Mach Corp <Ibm> 多層配線層の形成方法
JPH05259290A (ja) * 1991-12-30 1993-10-08 Philips Gloeilampenfab:Nv 半導体デバイスの製造方法およびヒューズ構造体

Also Published As

Publication number Publication date
DE3414781A1 (de) 1984-10-25

Similar Documents

Publication Publication Date Title
JPS59198734A (ja) 多層配線構造
JP2000208616A (ja) 半導体装置の製造方法
JPH0370137A (ja) 半導体集積回路内の素子連結用金属配線層およびその製造方法
JPH04229618A (ja) 集積回路デバイスの接点及びその形成方法
JPH058570B2 (ja)
JPH08321545A (ja) 配線形成法
JP2808616B2 (ja) 半導体装置の製造方法
JP3040500B2 (ja) 半導体装置の製造方法
JPH04196251A (ja) 半導体装置
JPS62137853A (ja) 多層配線の形成方法
JPS61203654A (ja) 半導体装置及びその製造方法
JPS5810836A (ja) 半導体装置
JPS6347952A (ja) 半導体装置
JPS5839055A (ja) 半導体装置
JPH077765B2 (ja) 半導体装置の製造方法
KR100265990B1 (ko) 반도체장치의 금속배선 형성방법
JPH0614523B2 (ja) 半導体装置及びその製造方法
JP3203926B2 (ja) 配線形成法
JPS641056B2 (ja)
JPH03153034A (ja) Ａｉ合金配線層の製造方法
JPH079933B2 (ja) 半導体装置の製造方法
JPS6387747A (ja) 半導体集積回路の配線金属膜構造
JPS63257268A (ja) 半導体集積回路
JPS62291948A (ja) 金属薄膜配線およびその製造方法
JPS63142834A (ja) 半導体装置