JPS59198734A - 多層配線構造 - Google Patents
多層配線構造Info
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- JPS59198734A JPS59198734A JP7427683A JP7427683A JPS59198734A JP S59198734 A JPS59198734 A JP S59198734A JP 7427683 A JP7427683 A JP 7427683A JP 7427683 A JP7427683 A JP 7427683A JP S59198734 A JPS59198734 A JP S59198734A
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
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-
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置、特に大規模集積回路装置(Ls
工)によく用いられる多層配線構造の改良に関するもの
である。
工)によく用いられる多層配線構造の改良に関するもの
である。
第1図A −Fは従来のI、EI工の多層配線構造の形
成方法の一例を説明するためにその主要段階における状
態を示す断面図である。まず、第1図Aに示すように、
シリコン(Sl)基板f1+の上にシリコン酸化(S1
0□)膜(2)を形成し、その上に第1層目の金属配線
としてアルミニウム(Al)層をOVD法。
成方法の一例を説明するためにその主要段階における状
態を示す断面図である。まず、第1図Aに示すように、
シリコン(Sl)基板f1+の上にシリコン酸化(S1
0□)膜(2)を形成し、その上に第1層目の金属配線
としてアルミニウム(Al)層をOVD法。
スパッタリング法、電子線加熱蒸着法などで形成し、こ
れを写真製版およびエツチング技術によって所望のパタ
ーニングを施して、配線(3a)、 (31>)を形成
する。次に、第1図Bに示すように配線(3a)、 (
3b)の上は勿論、51o2膜(2)の露出部を含めた
全上面にシリコン屋化膜(Si3N4)からなる層間絶
縁膜(4)を形成した後に、その層間絶縁膜(4)にス
ルーホールを形成すべき部分に開孔(5)を有するホト
レジスト膜(6)を形成し、このホトレジスト膜(6)
をマスクとして層間絶縁膜(4)にエツチングを施シ、
第1図Cに示すようにスルーホール(7)を形成した後
にホトレジスト膜(6)を除去する。つづいて、第1図
りに示すように第2層目の金属配線としてA1層(8)
をCVD法、スパッタリング法、電子線加熱蒸着法など
でスルーホール(7)の内を含め層間絶縁膜(4)の上
に形成した後に、ホトレジスト膜(9)で所望の配線部
分のみを覆い、ついで、第1図Eに示すように、このホ
トレジスト膜(9)をマスクとして第2N目のAJM(
8)にエツチングを施してパターニングを行なって第2
層目の配線(8a)とし、さらにホトレジスト膜(9)
を除去する。そし゛C1第1図Fに示スヨウに、813
N4膜からなるパッシベーション膜(10)を全上面に
形成して多層配線構造を得ていた。
れを写真製版およびエツチング技術によって所望のパタ
ーニングを施して、配線(3a)、 (31>)を形成
する。次に、第1図Bに示すように配線(3a)、 (
3b)の上は勿論、51o2膜(2)の露出部を含めた
全上面にシリコン屋化膜(Si3N4)からなる層間絶
縁膜(4)を形成した後に、その層間絶縁膜(4)にス
ルーホールを形成すべき部分に開孔(5)を有するホト
レジスト膜(6)を形成し、このホトレジスト膜(6)
をマスクとして層間絶縁膜(4)にエツチングを施シ、
第1図Cに示すようにスルーホール(7)を形成した後
にホトレジスト膜(6)を除去する。つづいて、第1図
りに示すように第2層目の金属配線としてA1層(8)
をCVD法、スパッタリング法、電子線加熱蒸着法など
でスルーホール(7)の内を含め層間絶縁膜(4)の上
に形成した後に、ホトレジスト膜(9)で所望の配線部
分のみを覆い、ついで、第1図Eに示すように、このホ
トレジスト膜(9)をマスクとして第2N目のAJM(
8)にエツチングを施してパターニングを行なって第2
層目の配線(8a)とし、さらにホトレジスト膜(9)
を除去する。そし゛C1第1図Fに示スヨウに、813
N4膜からなるパッシベーション膜(10)を全上面に
形成して多層配線構造を得ていた。
このようにして得られた2層配線構造では、第2図に示
すように層間絶縁膜(4)を挾んで第1N目の金属配線
(sa)、 (3b)および第2層目の金属配線(8a
)がスルーホール(7)を介して接続されて形成されて
いるが、このような多層配線構造では層間絶縁膜(4)
およびパッシベーション膜(lO)の強い熱応力や、ア
ルミニウムで構成される金属配線との熱反応の問題、ま
た、断差部でのA、l配線の断差被覆特性の低下の問題
など信頼性の上で種々のきびしい問題点がある。すなわ
ち、第1層または第2層の金属配線(3a)、 (3b
)、 (8a)にAJまたはその合金を用いた場合、そ
の後の熱処理工程で、層間絶膜(4)およびパッシベー
ション膜(lO)との反応、および熱膨張率の差異によ
る膜応力の増大を生じ、例えば第2図に示すように層間
絶縁膜(4)上の第21合口の金属配線(8a)の浮き
上がり(以下「フクレ」という。) (II)が生じ、
%に段差部分や配線の細い部分、電流密度の高い部分で
発生すると信頼性の低下を招来するという欠点があった
。
すように層間絶縁膜(4)を挾んで第1N目の金属配線
(sa)、 (3b)および第2層目の金属配線(8a
)がスルーホール(7)を介して接続されて形成されて
いるが、このような多層配線構造では層間絶縁膜(4)
およびパッシベーション膜(lO)の強い熱応力や、ア
ルミニウムで構成される金属配線との熱反応の問題、ま
た、断差部でのA、l配線の断差被覆特性の低下の問題
など信頼性の上で種々のきびしい問題点がある。すなわ
ち、第1層または第2層の金属配線(3a)、 (3b
)、 (8a)にAJまたはその合金を用いた場合、そ
の後の熱処理工程で、層間絶膜(4)およびパッシベー
ション膜(lO)との反応、および熱膨張率の差異によ
る膜応力の増大を生じ、例えば第2図に示すように層間
絶縁膜(4)上の第21合口の金属配線(8a)の浮き
上がり(以下「フクレ」という。) (II)が生じ、
%に段差部分や配線の細い部分、電流密度の高い部分で
発生すると信頼性の低下を招来するという欠点があった
。
この発明は以上のような点に鑑みてなされたもので、A
7層またはその合金で形成される多層配線の上または下
にチタン(Ti)またはT1化合物の膜を形成すること
によって、配線層と絶縁膜との間の反応を防止し、かつ
、密着力の向上を計り、上述の「フクレjの生じない多
層配線構造を提供するものである。
7層またはその合金で形成される多層配線の上または下
にチタン(Ti)またはT1化合物の膜を形成すること
によって、配線層と絶縁膜との間の反応を防止し、かつ
、密着力の向上を計り、上述の「フクレjの生じない多
層配線構造を提供するものである。
第3図はこの発明の一実施例の構成を説明するためにそ
の形成工程の主要段階における状態を示す断面図である
。第1層の金属配線(3a)、 (3b)、および層間
絶縁膜(4)を形成し、この層間絶縁膜(4)にスルー
ホー/l/ (71を形成するまでは従来例における第
1図A −0と同様である。このスルーホール(7)の
形成後、第3図Aに示すようにTitたはT iW。
の形成工程の主要段階における状態を示す断面図である
。第1層の金属配線(3a)、 (3b)、および層間
絶縁膜(4)を形成し、この層間絶縁膜(4)にスルー
ホー/l/ (71を形成するまでは従来例における第
1図A −0と同様である。このスルーホール(7)の
形成後、第3図Aに示すようにTitたはT iW。
TiNなどのT1化合物からなる中間金属膜(12)を
CVD法、スパッタリング法、電子線加熱蒸着法などで
薄く形成し、その後に第3図Bに示すように第2層目の
金属配線としてA I PR(81をCVD法、スパッ
タリング法、電子線加熱蒸着法などで形成し、その所望
の配線部分のみをホトレジスト膜(9)で覆い、ついで
、第3図Cに示すようにホトレジスト膜(9)をマスク
として第2層のA1層(8)および中間金属N(贈にエ
ツチングによるバターニングを施して、第2層目の金属
配線(8a)および中間金属配線層(12a)を形成し
、その後にホトレジスト膜(9)を除去する。そして、
最後に、第3図りに示すように全上面に813N4膜か
らなるパッシベーションi (10)を形成して多層配
線構造は完成する。
CVD法、スパッタリング法、電子線加熱蒸着法などで
薄く形成し、その後に第3図Bに示すように第2層目の
金属配線としてA I PR(81をCVD法、スパッ
タリング法、電子線加熱蒸着法などで形成し、その所望
の配線部分のみをホトレジスト膜(9)で覆い、ついで
、第3図Cに示すようにホトレジスト膜(9)をマスク
として第2層のA1層(8)および中間金属N(贈にエ
ツチングによるバターニングを施して、第2層目の金属
配線(8a)および中間金属配線層(12a)を形成し
、その後にホトレジスト膜(9)を除去する。そして、
最後に、第3図りに示すように全上面に813N4膜か
らなるパッシベーションi (10)を形成して多層配
線構造は完成する。
以上のように、この実施例では層間絶縁膜(4)と第2
層目のAI!配線(8a)との間にT1またはT1化合
物からなる中間金属配線層(12a)が形成されている
が、T1およびTie、 TiNなどのTi化合物はS
iO3膜、 813N4膜、Al膜などとの密着性に優
れており、また、これらT1またはTie、 TiNな
どのT1化合物を挾む両側の物質量の反応に対するバリ
ヤとしての能力も大きい。従って、この実施例では、第
2層目のAl配線(8)の形成以後の熱処理工程におい
て発生する813N4膜の強い圧縮応力に起因する層間
絶縁膜(4)と第2層目のAJI’配線(8)との界面
付着強度の低下、および熱処理で生じる層間絶縁膜(4
)と第2層目のAI!配線(8)との間の熱反応に伴な
う界面の不安定化の2つの現象を原因とする層間絶縁膜
(4)上の第2層目のAj?配線(8)のフクレは上記
中間金属配線層(12a)を設けることによって防止で
きる。しかも、中間金属配線/e (12a)を設けた
ことによる配線抵抗および第1層と第2層との配線間の
接触抵抗の増大は認められなか。
層目のAI!配線(8a)との間にT1またはT1化合
物からなる中間金属配線層(12a)が形成されている
が、T1およびTie、 TiNなどのTi化合物はS
iO3膜、 813N4膜、Al膜などとの密着性に優
れており、また、これらT1またはTie、 TiNな
どのT1化合物を挾む両側の物質量の反応に対するバリ
ヤとしての能力も大きい。従って、この実施例では、第
2層目のAl配線(8)の形成以後の熱処理工程におい
て発生する813N4膜の強い圧縮応力に起因する層間
絶縁膜(4)と第2層目のAJI’配線(8)との界面
付着強度の低下、および熱処理で生じる層間絶縁膜(4
)と第2層目のAI!配線(8)との間の熱反応に伴な
う界面の不安定化の2つの現象を原因とする層間絶縁膜
(4)上の第2層目のAj?配線(8)のフクレは上記
中間金属配線層(12a)を設けることによって防止で
きる。しかも、中間金属配線/e (12a)を設けた
ことによる配線抵抗および第1層と第2層との配線間の
接触抵抗の増大は認められなか。
つた。
以上、実施例では2層配線の場合について説明したが、
3層以上の多層配線にも適用でき、更に1層の場合に適
用してもフクレの発生防止の効果はある。1だ中間金属
配線層はAI!配線の下のみではなく、上に配置しても
同様の効果がある。更に、配線材料としてはAl以外に
Al系合金の場合にも、また層間絶縁膜は813N4膜
の外にS iO2膜の場合にもこの発明は効果を萎する
。
3層以上の多層配線にも適用でき、更に1層の場合に適
用してもフクレの発生防止の効果はある。1だ中間金属
配線層はAI!配線の下のみではなく、上に配置しても
同様の効果がある。更に、配線材料としてはAl以外に
Al系合金の場合にも、また層間絶縁膜は813N4膜
の外にS iO2膜の場合にもこの発明は効果を萎する
。
以上説明したように、この発明では多層配線構造におい
て、導体層と層間絶縁層との間に両者間の反応を抑止す
るバリヤとして働き、かつ両者との密着性の優れた中間
層を設けたので、熱的に安定で信頼性の高い多層配線が
得られる。
て、導体層と層間絶縁層との間に両者間の反応を抑止す
るバリヤとして働き、かつ両者との密着性の優れた中間
層を設けたので、熱的に安定で信頼性の高い多層配線が
得られる。
第1図は従来の多層配線構造の形成方法の一例を説明す
るためにその主要段階における状態を示す断面図、第2
図は従来の多層配線構造における不良発生状況を示す断
面図、第3図はこの発明の一実施例の構成を説明するた
めにその形成工程の主要段階における状態を示す断面図
である。 図において、(3a)、 (3b)は第1層導体配線層
、(4)は層間絶縁膜、(8a)は第2R導体配a層、
(12a)は中間層である。 なお、図中同一符号は同一またけ相当部分を示す0 代理人 大岩増雄 第1図 a 第1図 第2図 /l
るためにその主要段階における状態を示す断面図、第2
図は従来の多層配線構造における不良発生状況を示す断
面図、第3図はこの発明の一実施例の構成を説明するた
めにその形成工程の主要段階における状態を示す断面図
である。 図において、(3a)、 (3b)は第1層導体配線層
、(4)は層間絶縁膜、(8a)は第2R導体配a層、
(12a)は中間層である。 なお、図中同一符号は同一またけ相当部分を示す0 代理人 大岩増雄 第1図 a 第1図 第2図 /l
Claims (1)
- 【特許請求の範囲】 +1) アルミニウムまたはその合金からなる複数層
の導体層が順次層間絶縁膜を介して重畳して構成された
ものにおいて、上記導体層と上記層間絶縁膜との間に両
者間の反応を抑止するバリヤとして働きかつ上記両者と
の密着性の優れた中間層を設けたことを特徴とする多層
配線構造。 (2)層間絶縁層が窒化シリコンからなることを特徴と
する特許請求の範囲第1項記載の多層配線構造。 (3)N間絶縁層が酸化シリコンからなることを特徴と
する特許請求の範囲第1項記載の多層配線構造。 (4) 中間層がチタンからなることを特徴とする特
許請求の範囲第1項ないし第3項のいずれかに記載の多
層配線構造。 (6) 中間層がチタン・タングステン合金からなる
ことを特徴とする特許請求の範囲第1項ないし第3項の
いずれかに記載の多層配線構造。 (6) 中間層が窒化チタンからなることを特徴とす
る特許請求の範囲第1項ないし第3項のいずれかに記載
の多層配線構造。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7427683A JPS59198734A (ja) | 1983-04-25 | 1983-04-25 | 多層配線構造 |
DE19843414781 DE3414781A1 (de) | 1983-04-25 | 1984-04-18 | Vielschicht-verbindungsstruktur einer halbleitereinrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7427683A JPS59198734A (ja) | 1983-04-25 | 1983-04-25 | 多層配線構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59198734A true JPS59198734A (ja) | 1984-11-10 |
Family
ID=13542423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7427683A Pending JPS59198734A (ja) | 1983-04-25 | 1983-04-25 | 多層配線構造 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS59198734A (ja) |
DE (1) | DE3414781A1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62252974A (ja) * | 1986-03-07 | 1987-11-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置 |
JPS63174319A (ja) * | 1987-01-14 | 1988-07-18 | Hitachi Ltd | 半導体装置の製造方法 |
JPH0228955A (ja) * | 1988-03-07 | 1990-01-31 | Internatl Business Mach Corp <Ibm> | 多層配線層の形成方法 |
JPH05259290A (ja) * | 1991-12-30 | 1993-10-08 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法およびヒューズ構造体 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2566184B1 (fr) * | 1984-05-11 | 1987-07-24 | Efcis | Circuits integres a plusieurs niveaux d'interconnexion en alliage d'aluminium et procede de fabrication |
IT1213261B (it) * | 1984-12-20 | 1989-12-14 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore con metallizzazione a piu' spessori eprocedimento per la sua fabbricazione. |
DE3610709A1 (de) * | 1986-03-29 | 1987-10-08 | Philips Patentverwaltung | Verfahren zum herstellen von halbleiter-bauelementen |
US4980752A (en) * | 1986-12-29 | 1990-12-25 | Inmos Corporation | Transition metal clad interconnect for integrated circuits |
US4812419A (en) * | 1987-04-30 | 1989-03-14 | Hewlett-Packard Company | Via connection with thin resistivity layer |
EP0307272A3 (en) * | 1987-09-09 | 1989-07-12 | STMicroelectronics, Inc. | Aluminum alloy semiconductor interconnections having high purity titanium or niobium barrier layer |
JPH0719841B2 (ja) * | 1987-10-02 | 1995-03-06 | 株式会社東芝 | 半導体装置 |
US5055423A (en) * | 1987-12-28 | 1991-10-08 | Texas Instruments Incorporated | Planarized selective tungsten metallization system |
NL8800220A (nl) * | 1988-01-29 | 1989-08-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij een metalen geleiderspoor op een oppervlak van een halfgeleiderlichaam wordt gebracht. |
DE3930655A1 (de) * | 1988-09-13 | 1990-03-22 | Mitsubishi Electric Corp | Halbleitervorrichtung mit vielschichtig gestapelter verbindungsschicht und verfahren zu deren herstellung |
EP0459690A1 (en) * | 1990-05-31 | 1991-12-04 | AT&T Corp. | Integrated circuit interconnection |
US5268329A (en) * | 1990-05-31 | 1993-12-07 | At&T Bell Laboratories | Method of fabricating an integrated circuit interconnection |
JP2660359B2 (ja) * | 1991-01-30 | 1997-10-08 | 三菱電機株式会社 | 半導体装置 |
US5393703A (en) * | 1993-11-12 | 1995-02-28 | Motorola, Inc. | Process for forming a conductive layer for semiconductor devices |
EP0917737A1 (en) * | 1997-01-16 | 1999-05-26 | Koninklijke Philips Electronics N.V. | Semiconductor device provided with a metallization with a barrier layer comprising at least titanium, tungsten, or nitrogen, and method of manufacturing same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5640260A (en) * | 1979-09-11 | 1981-04-16 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL159822B (nl) * | 1969-01-02 | 1979-03-15 | Philips Nv | Halfgeleiderinrichting. |
US3878554A (en) * | 1971-03-25 | 1975-04-15 | Fujitsu Ltd | Semiconductor device |
DE2823855A1 (de) * | 1978-05-31 | 1979-12-06 | Fujitsu Ltd | Verfahren zum herstellen einer halbleitervorrichtung |
JPS5643742A (en) * | 1979-09-17 | 1981-04-22 | Mitsubishi Electric Corp | Manufacture of semiconductor |
US4381595A (en) * | 1979-10-09 | 1983-05-03 | Mitsubishi Denki Kabushiki Kaisha | Process for preparing multilayer interconnection |
DE3244461A1 (de) * | 1982-12-01 | 1984-06-07 | Siemens AG, 1000 Berlin und 8000 München | Integrierte halbleiterschaltung mit einer aus einer aluminium/silizium-legierung bestehenden kontaktleiterbahnebene |
-
1983
- 1983-04-25 JP JP7427683A patent/JPS59198734A/ja active Pending
-
1984
- 1984-04-18 DE DE19843414781 patent/DE3414781A1/de not_active Ceased
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5640260A (en) * | 1979-09-11 | 1981-04-16 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62252974A (ja) * | 1986-03-07 | 1987-11-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置 |
JPS63174319A (ja) * | 1987-01-14 | 1988-07-18 | Hitachi Ltd | 半導体装置の製造方法 |
JPH0228955A (ja) * | 1988-03-07 | 1990-01-31 | Internatl Business Mach Corp <Ibm> | 多層配線層の形成方法 |
JPH05259290A (ja) * | 1991-12-30 | 1993-10-08 | Philips Gloeilampenfab:Nv | 半導体デバイスの製造方法およびヒューズ構造体 |
Also Published As
Publication number | Publication date |
---|---|
DE3414781A1 (de) | 1984-10-25 |
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