JPS62252974A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は集積回路装置およびその製造方法に関する。

（従来の技術） 基礎出願（１９８５年１月５日出願の米国特許出願第７
２９３１８号）で教示された新規な部類の集積回路製造
法では、窒化チタン相互接続線を非常に簡便に製造でき
る画期的な局部相互技術が提案されている。これらの接
続線は、露出シリコン基板領域の表面および露出ポリシ
リコン接続線の表面を珪化物（シリサイド）で被覆する
ために自己整列珪化（セルファラインシリコン化）が起
ることを可能にしながらｐ＋基板領域、ｎ＋基板領域お
よび任意パターンのポリシリコンを相互接続り゛るため
に配線してぞれらの導電性を改ｉｏできる。

浮遊ゲート不揮発性メモリ（ＥＰＲＯＭまたはＥＥＰＲ
ＯＭ）を製造するための最も古い方法では、メモリセル
は２つの分離したポリシリコン層を用いて形成される。

第１の層は通常、メモリセルの’ｒｉＴｔゲート用にだ
１ノ用いられる。これに対して、第２の層は通常、浮遊
ゲートメモリセルの制御ゲートＪ５よび周辺のＭＯＳゲ
ート装置（すなわち、絶縁ゲート電界効果トランジスタ
）のゲート用に用いられる。第２の層は導電性を増大さ
せるためにしばしばシリコン化される。

ダイナミックランダム−アクセスメモリ（ＤＲＡＭ）を
製造する従来の方法では、メモリセルは２つの分離した
ポリシリコン層を用いて形成される。第１の層は通常、
パストランジスタのゲート用であり、第２の層は記憶容
；ｄの上板用である。

辞膜被着工程およびパターンエツヂング工程は両方とも
かなり費用のかかる工程であるから、上記のような装置
は少ない数のポリシリコン被着、エツチング工程で製造
できることが強く要請される。これによって製造コスト
が減少されるからである（これは上記゛汎用″パーツに
おいて特に重要である）。

Ｉ！ｑ造方ｒｋの単純化 一般的にいうと、本発明はたった１つのポリシリコンレ
ベルを用いる方法で多くの利点を（ｑることを可能にす
る（他の方法では２レベルのポリシリコンが必要となろ
う）。上記したＥ　ｌ）　ＲＯＭはこの一般的な可能性
のほんの一例にすぎず、Ｊ５びただしい種類の他の装置
にもあてはめることが可能である。別の例は単一レベル
のポリシリコンを必要とするにすぎないＤＲＡＭセルで
、このようなりＲＡＭセル（このうちの２つの型式が後
で詳細に説明される）は密度および経済性の点で多くの
利点を与える。

同様にして、本発明の別の部類の実施例は、他の方法で
は３レベルのポリシリコンが必要される多くの利点を得
るのに２レベルだけのポリシリコンを用いた方法で可能
にする。ＥＥＩフＲＯＭはこの可能性のほんの一例で、
他の多くの種類にもあてはめることができる。

本発明のさらに別の部類の実施例は他の方法では４レベ
ルのポリシリコンが必要とされる多くの利点を得るのに
２レベルだけのポリシリコンを用いた方法を用いること
を可能にする。上記２レベルポリ方法において２つのシ
リコン化工程および２つの居間絶縁被着、パターン化工
稈を用いることによって、ＴｉＮの２つの独立した層を
容量板、局部相互接線などに利用できる。

本発明は、上記基礎出願において教示された技術の特に
有用な発展として、通常は２レベルのポリシリコンを必
要とする多くの装置（とくに浮遊ゲート不揮発性メモリ
）の構造およびその製造方法を太きくｆｉ！単化するの
にＴｉＮ形成を用いることができることを教示する。本
発明はまた、不揮発メモリは１層だｃノの被着ポリシリ
コンを用いて形成できることを教示する。パターン化絶
縁体はそのポリシリコンのいくつかの領域を覆うので、
これらの領域のチタン金属は反応工程の間にシリケイト
にはならないで、窒化チタン（Ｔ　ｉ　Ｎ＞のＩｌｌ！
（これは非常に便利な導体である）に転化されることに
なる。しかし、下にあるシリコン領域（基板単結晶シリ
コン、多結晶シリコンのいずれか）がこの絶縁薄膜によ
って被着チタンから保護されない場合は、窒素−大気反
応工程によって全ての当該位置で珪化チタン（ヂタニウ
ムシリサイド）が形成されてしまう。チタン金属がフィ
ールド酸化物ま１＝は他の非シリコン材料上を通る場合
には、それは窒化チタンとなる。この窒化チタンはそれ
がその上を通る露出シリコンの全ての領域と既にＡ−ミ
ック接触している。こうして、この窒化チタン層にバタ
ーニングを滴りだけで、第２ポリシリコン層の完全埋込
み接触性能に対する等何物を形成できる。すなわち、こ
の層は、所望の場合（周辺において）には、基板のｎ゛
またはｐ＋ソース／ドレイン部と直接接触できる。

このようにして、本発明は従来の７’ｌ’Ｍゲートメモ
リ￥Ｊ造方法より簡単な製造過程という有意義な利点を
与える。

本発明はさらに、窒化チタン層は通常、第２ポリシリコ
ン層（窒化チタンが存在するため製造過程から省くこと
が可能である）より薄いという利点を与える。すなわら
、ＴｉＮの比較的薄い膜に対して許容可能なシート抵抗
（知い相互接続線に対して）が達成できる（１０００Ａ
厚のＴｉＮ膜に対して１０Ω／口またはそれ以上）程十
分に１’　ｉ　Ｎのバルク抵抗は低い。

本発明はさらに、ＴｉＮの拡散障壁特性のためにこのＴ
ｉＮ＆Ｘ？が、反ドーピングを起す丁ＩＮ層を通しての
ドーパントの拡散による問題を生じさせないで、ｎ＋ま
たはｐ＋シリコンまたはポリシリコンと直接接触できる
という利点を与える。このことは一般に、たとえばシリ
ケイトについではいえない。

不揮発性［１シツク 本発明の別の重要な部類の利点はわずかに修正するだけ
で不揮発メモリトランジスタを現在通用しているＶ　Ｌ
　Ｓ　Ｉ論理処理に挿入可能であることである。このこ
とは、マイクロプロセッサや”　Ｅ　Ｐ　Ａ　Ｌ　”ロ
ジックでは極めて有益である。

マイクロプロセッサでは、少なくとも少伍のチップ上不
揮発性メモリを有することが極めて都合がよい。これに
よって、システム設計者は注文に対り゛る多数の選択肢
を１７にとができる。たとえば、不揮発メモリは制御用
にシスデムパラメータを１＝１−ドするのに用いること
ができる。初期設定用のメモリポインタとして用いるこ
とができる（それによってクラッシュまたはパワーグリ
ッチ後の＠復を容易にする）。バス再構成用に用いるこ
とができる。この細極々の態様で用いることかできる。

マイクロプロセッサ設計者の間では、この機能に対する
多大の期待が存するが、今までに希望するたびに用いら
れた訳ではなかった。その１つの理由は従来の不ｐＪ発
性装首技術を論理流れに適用するにはこれ程大、きなプ
ロセス修正が通常必要とされることである。このプロセ
ス修正は設計者の立場から付加的な設計ルールの修正に
変換されて、既存の設計ソフトウェアの互換性が排除さ
れることになるかもしれない。したがって、本発明の基
本的な利点は、マイクロプロセッサにオンチップ不揮発
メモリ（これは容易かつ高い信頼性をもって実現できる
）を備えることである。

重要な部類の半導体製品の１つは論理アレイである。そ
こでは、能動素子アレイ１の相互接続が通常の最終マス
ク工程によって（でな（ブればフユーズをチップ上で飛
ばすことによって）画定されて特定の用途に必要な機能
を行なうために最適化された高速度論理が与えられる。

”　Ｅ　Ｐ　Ａ　Ｌ　”論理Ｇ９Ｌ、フユーズの代りに
不揮発性メ七り素子が用いられている論理アレイを指す
ために一般に用いられている用語である。通常用いられ
る不揮発性素子は不揮発性メモリ部品において用いられ
るものとほぼ同じマイクロ構造を有しているが、論理設
計者はＥＰＲＯＭセルを、ブ［１グラム可能論理アレイ
の（通常Ａ　Ｎ　＋）ブレーンにお（）る）　Ｑ　ｊ！
Ｉ！のいくつかを再構成するのに用いることができる再
プログラム可能なフユーズとみなすことができる。

再言すると、（システム設計者の立場からの）大ぎな利
点は比較的少ない数の浮遊ゲート素子をも論理アレイに
集積化することによって実現できる。

１つの素子は、それがいつでも人手できて、各注文者の
ために異なった論理機能でプログラムできるから多くの
貸なった注文者の雪質を充たすことができる。また、こ
のような′″Ｅ　Ｐ　Ａ　Ｌ　”は発送の前に完全にテ
ストすることができる。すなわち論理テスト機能は装置
中にプログラムし、次に完全機能性をテストでる。装置
は消去を行なってそれが霞らく１００％の信頼を５って
注文音に送ることかできる。溶融部については、テスト
によってヒユーズが飛ばされ、その部分はダメにされる
から、発送の前に完全なテストはできない。こうして、
本発明は、プロセスの複雑性をそれ程増大さｔ！ないで
また、収率または密度を低下させないで、不揮発論理を
含む論理アレイを非常に右利に使用可能にする。また、
不揮発メモリは論理アレイの注文化（カスタム化）の全
てを行なうのに用いることができ、これはブ［１トタイ
ブ化およびシスデム展開にとって極めて有利である。

本発明はＥＥＰＲＯＭｌｏなわち、電気的に消去可能な
浮遊グー１−メモリを製造するのにも適用できる。（”
ＥＥＰＲＯＭ’”という用語は通常、浮遊ゲートとの間
で電子１ヘンネリングが生ずるように浮遊ゲートの表面
に大きな垂直電場を発生ずるバイアスをかりることによ
ってプログラムまたはデプログラム（プログラム解放）
される浮遊ゲートの部類について用いられる。これに対
して、ＥＰＲＯＭは通常、熱電子を用いる高ドレインバ
イアスの下にヂＸ７ンネル電流を用いてプログラムされ
、紫外線への露光によってデプログラムできるにすぎな
い。）ＥＥＰＲＯＭを形成するための従来の１つの方法
は、浮遊ゲートのＦに極めて薄い絶縁体（ゲート絶縁物
の主領域よりかなり薄い）の領域を配置して浮遊ゲート
と基板の間のトンネリングを促進することである。また
、浮遊ゲートの一部の下にある付加的な薄膜を好適には
トンネリングを促進する表面凹凸とともに用いてプログ
ラムおよび消去の両方とも浮遊ゲートと別の薄膜層の間
のトンネリングを伴なうようにすることができる。本発
明は上述した第１の形式のＥＥＰＲＯＭの製造に容易に
適用でき、また、他の方法では必要とされるプロセス複
雑性を有利に減少させて他の形式のＥＥＰＲＯＭを製造
することにも適用できる。

マイクロプロセツサや論理アレイの分野に対しては、電
気的にプログラム可能でかつ電気的に消去可能な不揮発
性メモリが基本的イ１論理要素と組合わせることができ
るならばなお有利である。」−記した利点は全てかなり
の程度で得られ、このような機能は新しい応用分野を聞
１（−１することになる。

論理パーツに不揮発性メモリを含ませることはプロトタ
イプ化、小さな生産仕事量およびユーザカスタム化にと
って極めて有用である。しかし、ブ【二１グラミングが
片方向の場合は現時のブ［１グラミングナイクルによっ
て記憶できるデータビットの数は利用できる不揮発性メ
モリビットの数によって厳しく制限されることになる。

電気的に消去可能な不揮発性が利用できる場合は、かな
り広範囲の利用が可能である。たとえば、マルチプロセ
ッサシステムは不揮発性メモリ内にそれの現在の構成を
記憶できるのでグリッチが構成の損失を起すことはない
が、プロセッサ相互接続アーキテクチＶはハードワイヤ
化でなく再構成可能である。

したがって、本発明の別の大きな利点は、電気的な消去
可能な不揮発性メモリがわずかな修正で現在行なわれて
いるＶＬＳＩ論理プロセスに挿入できるようになること
である。このことはマイクロブロセツ（すや″Ｅ　Ｐ　
Ａ　Ｌ　”論理（この場合は“’　Ｅ　Ｅ　Ｐ　Ａ　Ｌ
　”論理と呼ぶのがよい）において極めて右利である。

こうして、本発明の基本的な利点はマイクロプロセツサ
にチップ■不揮発性メモリ（これは複雑な付加的処理工
程なしに容易かつ高い信頼性をもって実現できる）を備
えることにある。

本発明はまた、使用中に再構成できるアレイが複雑な付
加的な処理工程なしに容易にかつ高い信頼性で製造でき
るから、論理アレイでもかなりの利点が得られる。たと
えば、このことはアルゴリズムが“学部”を行なう知識
ベースシステムを実現する際に特に有用となことがある
。

付加的構造 製造方法の単純化という極めて強力でかつ一般的に適用
可能な利点に加えて、本発明は、それ程のプロセス修正
をしないで、他の方法では製造できなかった新規な構造
を従来の製造工程の流れに含まじることを可能にする。

本発明はまた従来技術において多くのアナログ回路にお
いて通常用いられた容は技術に対する代替方法を捉供す
る。このような回路を製造するのに通常用いられる方法
では、第１のａ９膜導電性層（通常、ポリシリコン）は
容量の下板用であり、第２の薄膜導電性層（通常、ポリ
シリコンであるが、シリサイドをもった被覆のこともあ
る）は容量の上板用ざらにＭＯ８装置のゲート用である
。

本発明の別の部類の実施例は、シリコンを含ｌυだ単一
層（とくに底部境界がシリコンからなりシリコン／絶縁
体境界の有利な電気的特性を与える単一層）が４吊の下
板用および絶縁ゲート電界効果トランジスタのゲート用
に用いられることを教示する。窒化チタン薄膜相互接続
層は容；」の上板用に、また好適には局部相互接続用に
も用いられる。

局部相互接続用に用いられるＭ膜窒化チタン層の各部は
所望のパターンの任意のドーパントレベルのポリシリコ
ン、シリサイドおよび結晶シリコンを連結する。再言す
ると、この技術改良によってトポグラフィく形状）が改
良され、’ｌｌ　造が簡単になり、その結果、歩留りが
上がり、コス］−が減少できる。

Ｔ　ｉ　ＮＩＱを用いることの別の有利な点はコンタク
トボール（接触穴）にパッドを提供することである。コ
ンタクトエッチ用に通常用いられる酸化物エッチ化学作
用はＴｉＮに対していくぶん選択性を有するから、コン
タクトエッヂ工程が種々の厚さのコンタクトホールをエ
ッチしなければならない場合にはオーバエッチに対する
ある程度の保護材となる。特に、本発明によって基板お
よびポリシリコン層に対して同時にコンタクトホールを
エッチすることがより容易になる。また、ＴｉＮエッチ
ストップパッドは（モートの）ソース／ドレイン領域か
らフィールド酸化物上まで延長できるので、コンタクト
はソース／ドレインの周辺部に入る必要はなく、フィー
ルド酸化物上へ重なることができる。これはソース／ド
レインパターンをより小さく形成することができること
を意味し、本発明のさらなる利点が得られる。

本発明の好適実施例によって提供されるＴｉＮ層のさら
に別の利用法は基板に古川を備えることである。居間絶
縁体はソース／ドレインインブランｉ〜の後にパターン
化されるから、これらの古川は高濃度ドープ拡散領域上
に配置づることか可能で、それ故その奇生直列抵抗が大
きくなることはない。

本発明の好適実施例によって提供されるＴｉＮ層のさら
に別の利用法は基板にショットキダイオードを備えるこ
とである。裸のシリコンのいくつかの領域からのソース
／ドレインインブラントを遮蔽することによって、これ
らの領域上に形成されたＴｉＳｉ２／ＴｉＮ層は利用可
能なショットキダイオードとなる。

本発明の好適実施例によって提供されるＴｉＮ層のざら
に別の利用法は、ポリルベルにゲートがあるトランジス
タとは異なったゲート醇化カミを有する付加的グループ
のＭＯＳＦＥＴを備えることである。これによって２つ
の異なった酸化物理を有するトランジスタが単一の集積
回路装置内に容易に形成することが可能となる。、２つ
のグループのＭＯＳＦＥＴのゲート酸化カミは別々に最
適化して、たとえば、単一チップｔに高電圧、低電圧両
方のトランジスタを得ることができる。たとえば、Ｔ　
ｉ　Ｎゲート装置は浮遊ゲートメモリセルのプログラミ
ング用に必要な高電圧を制御するために（システムによ
っては、高電圧出力線を駆ｖＪするために）を用いるこ
とができる。ＴｉＮゲートＭＯ３ＦＥＴの技術思想はそ
れ自体は新規とは思われないくたとえば、Ｐｒ１ｃｅ等
に付与された米国特許第４．６０５．９４７号参照）が
、本発明のこの部類の実施例は、非常に簡単な製造過程
の結果として、別々に最適化可能な特性をもったトラン
ジスタを提供するに際し特に有利である。

本発明の別の部類の実施例は２つの型の能動装置（第１
の組のＩＧＦＥＴはシリサイドゲートを有し、第２の組
のｌ　Ｇ　Ｆ　Ｉ三ＴはＴｉＮゲートを右する）を含む
新規な集積回路構造を提供する。同じＴｉＮ薄ａ層は局
部相互接続ともなる。ＴＩＮゲート装置は高電圧装置用
に用いてもよく、シリ丈イドゲート装置は論理装置用に
用いてもよい。

本発明はまた、別の特に有利な部類の実施例として、２
つの非常に異なった型式のトランジスタが単一レベルの
みのポリシリコンを用いた単一の集積回路上に形成でき
ることを教示する。ポリシリコンのいくつかの領域にお
けるチタン金属が反応工程の１泪にシリサイドとならな
いで窒化チタン（これは極めて便利な導電体である）に
転化されるようにこれらの領域がパターン化絶縁体によ
って覆われる。しかし、下にあるシリコン領域（基板単
結品シリコンまたは多結晶シリコンのいずれか）がこの
絶縁体薄膜によって被着チタンから保護されない場合は
、窒素−大気反応工程によってこれら全ての位置でチタ
ンシリサイドが形成されてしまうだろう。チタン金属が
フィールド酸化物または他の非シリコン材料上を通る場
合は常に窒化チタンとなる。この窒化チタンはそれがそ
の上を通る露出シリコンの全ての領域と既にオーミック
接触している。この窒化チタン層をパターン化すること
によって、第２ポリシリコン層にＪ：る完全埋込コンタ
クト機能の同等物が達成される。すなわら、この層は、
（周辺において）所望の場合は常に基板のｎ＋またはｐ
＋ソース／ドレイン部と直接接触をなすことができる。

特に、この窒化チタン層の各部は１〜ランジスタのゲー
ト用に用いることができる。

好適な製造工程の流れのひとつの帰結として、２つの型
式のトランジスタのゲート酸化カミはたとえば単一チッ
プ上に高電圧、低電圧両方のトランジスタを与えるよう
別々に最適化できることに注意を要する。たとえば、Ｔ
ｉＮゲート装置は浮遊ゲートメモリセルのプログラムに
必要な？５電圧を制御するために（システムによっては
高電圧出力線を駆動するために）用いることができる。

ＴｉＮゲートＭＯ８ＦＥＴの技術思想自体は新規なもの
ではないと思われる（たとえば、Ｐｒ１ｃｅ等に付与さ
れた米国特許第４，６０５，９４７号参照）が、本発明
のこの部類の実施例は、非常に簡単な製造過程の結果と
して、別々に最適化可能な特性をもったトランジスタを
提供するに際し特に右利である。

上記２つの型式のトランジスタの１つの利用法は升ツブ
上（オンチップ）高電圧トランジスタを与えることであ
る。複雑な論理機能を実現し、かつ高電圧出力を制御で
きることが望まれる場合には、集積回路への応用（表示
ドライバ、小型モータコントローラ、ライントライバ等
〉が多数ある。

この機能はまた、プログラミング電圧が２０ボルトと高
い場合は、Ｅ　Ｅ　Ｉ）　ＲＯＭ構造に有用である。

従来の方法では、論理（低電圧）回路の動作速度を低下
させないで高電圧性能を達成するには通常、多くの特別
の工程が加えられ、また動作速度を低下するいくつかの
妥協がなされなければならないことが多い。

特に、？５電圧装置を低電圧装置製造工程に適用する際
の問題の１つは熱電子注入による劣化の危険によって生
じる。高電圧装置においてこの問題を防ぐ低′ｔｉ度ド
ープドレイン構造はあまりに高い直列抵抗を誘起したり
、あまりに多い領域を消費したすする（これは低電圧装
置では受は入れがたい）。

本発明の１つの部類の実施例は、ＴｉＮゲートがポリシ
リコンゲートエツジガード（保護）ラインの上にあるス
プリットゲート高電圧トランジスタを与えて、低電圧装
置の特性を落さないで高電圧装置に対する熱電子保護を
与えるものである。

スプリットゲート（Ｔ　ｉ　Ｎ／ポリシリコン）Ｆｉｍ
圧トランジスタおよび（シリサイドを伴なったポリシリ
コンクラッドのゲートを有する従来の論理（メモリ）装
置の両方をルベルだけのポリシリコンおよび少ない数の
製造工程を用いて単一の集積回路上に形成することがで
きる。

本発明の別の有利な利用形式はオンチップ高電圧ドライ
バのようなスプリットゲート高電圧トランジスタを与え
てＥＥＰＲＯＭにお【プるプログラム電圧をシフ御する
ことである。本発明はまた、ＥＥＰＲＯＭ（すなわち、
電気的消去可能な浮遊ゲートメモリ）を製造するにも適
用できる。

（“’　Ｅ　Ｅ　Ｐ　ＲＯＭ　”という用語は通常、浮
遊ゲートとの間で電子トンネリングが生ずるように浮遊
ゲートの表面に大きな垂直電場を発生するバイアスをか
１プることによってプログラムまたはデプログラム（プ
ログラム解放）される浮遊ゲートの部類について用いら
れる。これに対して、ＥＰＲＯＭは通常、熱電子を用い
る高ドレインバイアスの下にチャンネル電流を用いてプ
ログラムされ、紫外線への露光によってデプログラムで
きるにすぎない。〉 ＥＥＰＲＯＭ設計にお１ノる固有のトレードオフの１つ
は高速のプログラミングは高プログラミング電圧を用い
て最もｌ！！Ｎ単に達成できるということである（たと
えば、２１ボルトでプログラムされるＥＥＰＲＯＭは１
６ボルトでプログラムされるｂのよりｂ何倍も高速にプ
ログラムされる）。しかし、高プログラム電圧を用いる
とｇ電圧を制御するに必要な装置ｒ！Ｊ特性に厳しい制
約が課せられ、これらのａ、ＩＩ約のために製造工程の
１ｉ雑性が増大したり、論理装置の装置特性が低下した
りする。

本発明によるドライバはＴｉＮ制御ゲートを含むＥＥＦ
ＲＯＭとともに集積化して改良されたプログラム性能を
ｂっだ極めて簡単なＥ　Ｅ　Ｐ　ＲＯＭ製造方法を提供
することができる。本発明の実施例の１つの部類にＪ３
いては、ルベルだけのポリシリコンを用いた製造方法が
上記したカスタム化高電圧ドライバトランジスタを含む
完全に機能的なＥ　Ｅ　Ｆ　ＲＯＭを製造するのに用い
られる。

ＥＥＰＲＯＭメモリアレイを形成するための従来の１つ
の方法は極めて薄い絶縁体（ゲート絶縁体の主領域より
かなり薄い）を浮遊ゲートの下に備えて浮遊ゲートと基
板の間のトンネリングを促進するものである。また、浮
遊ゲートの一部の下にある付加的な薄膜層を好適には表
面を凹凸にして用いて、プログラミングおよび消去が両
方とも浮遊ゲートと別の薄膜の間のトンネリングを伴な
うようにトンネリングを促進することができる。

本発明は上記した第１の型のＥＥＰＲＯＭの製造に容易
に適用でき、また他の方法では必要とされるであろう￥
Ｊ造工程の複雑性を有利に減少して他の型式のＥＥＰＲ
ＯＭを製造するにら適用できる。

こうして、本発明は従来の高電圧論理集積回路の製造方
法よりその過程が筒中であるという大きな利点を与える
ことになる。

本発明の別の組方な部類の利点は高電圧ドライバトラン
ジスタを現在のＶＬＳＩ論即製透過程（特に０ＭＯ８５
Ｊ造過程）にわずかな修正で組込むことが可能になると
いう点である。このことは、現存の設訂に４５ける回路
の性能をそれ程阻害しない−Ｃ＜または再設計を要求し
ないで）現存の設Ｊ１にはイ］加的なり１能を設計者が
加えることができることを意味する。たとえば、高電圧
ドライバ機能をマイクロプロセッサ、論理アレイまたは
゛高性能″メモリチップ内に容易に集積化できるという
ことである。これによってｌ！１７４　ｍｌストおよび
“適対的″な環境に対するシステムカスタム化の困難性
が大ぎく減少される。

本発明の別の部類の実施例は二重容量（金属／絶縁体／
ＴｉＮ／絶縁体／ポリシリコン）を含む集積回路を提供
する。この構造は、ポリサイド（多結晶化）層を分割す
るためにパターン化居間酸化物／窒化物層を用いて形成
するのがよい。すなわち、ある位置ではポリサイド層は
低シート抵抗を有し、他の位置では、２つのＪｆｆｉ（
−ｒｉＮとシリコン化合物とならないポリシリコンで、
これらは居間酸化物／窒化物によって分離される）を与
えるよう垂直に分割される。二重コンタクトエッチは第
１の金属相互接続層が被着される前になされるので、そ
の金属は、ある位置では下にあるシリサイド、シリコン
またはＴｉＮとオーム性接触をなし、他の位置ではＴｉ
Ｎ／ポリシリコン容吊上に絶縁化金属上板を与えて二ｍ
古用を与える。

こうして、本発明の別の利点は従来技術においては別々
に追及された２つの目的を結びつけ、それによって固有
古諺に関する゛分裂″の問題を解決することである。す
なわち、集積回路は高速度動作が追及されるとぎは、寄
生容はとくに、居間寄生容量（これは動作速度を低下さ
せるだけでなく、隣接導体間の連結レベル移行による論
理誤りを起すことがある）を減少させるのが望ましい。

しかし、層１７ｉｌ寄生容渚は一般的には最小化の追及
がなされるが、適当な領域に容量を構成するために高い
寄生各市が必要な多くの回路（アナログ、ディジタル共
）が存在する。本発明はこの分裂の問題を解決する。す
なわち、二重コンタクトエッチは高寄生容量の領域を上
にある導体に与えるために用いられ、また、（随意であ
るがこの二ｍコンタクトエッチと組合わせて）、単一の
クラッドポリシリコンレベルがある位置では分割されて
高層間寄生容渚を与え、他の位置では結合されて低シー
ト抵抗および低寄生容量を与える。

製造過程の互換性 別の角度からみた本発明の利点はＦ！ｌ″ｌｌｉ過程の
互換性について大きな進歩を与えることである。

１つの点は本発明が従来技術において別々に追及された
２つの目的を結合することである。１つには相互接続体
のシート抵抗の減少に対する強い要請がある。このため
に、従来技術においてはゲートのシート抵抗を１Ω／口
の近くまたはそれ以下にレベルダウンさせようとしてシ
リサイド線を用いることが必要とされた。第２には、相
互接続体の高度の複雑性に対する要請がある。この第２
の目的は、シート抵抗（一定レベル：たとえば１０Ω／
口以下）が接続性Ｊ５よび横方向スベシーングの条件程
厳しくない場合に（局部相互接続体の平均長が比較的短
いから）、作業の大部分が局部相互接続体において追及
された。本発明は、これらの部分的には矛盾する要求を
合致さけることを可能にする。これは、ある位置では局
部相互接続レベルに高接続性の機能を与えるために分割
され、他の位置では低シート抵抗を与えるために結合さ
れる単一のクラッドポリシリコンレベルを用いて行なわ
れる。

特に目新らしい点は、本発明の主たる実施例において、
結合されたＴｉＮ／’Ｔ’１Ｓｉ２／ポリシリコン層の
シート抵抗は、同じ形状の２つのレベルを並列に組合け
ることによって生じるものよりもかなり小さいというこ
とである。たとえば、４５００人のポリシリコンと１０
００人のチタンが最初に被着される場合、シリコンとは
別のＴｉＮ層は約１０Ω／口のシート抵抗を有すること
になり、シリサイド化されないポリシリコンは約２５Ω
／口のシート低抗を右するがクラッドポリシリコン（ポ
リサイド）は１Ω／口（＝Ｊ近に低下したシー１〜抵抗
を有することになる。

さらに、本発明は固有審問に関する第２の同様の゛分裂
″の問題を解決する。ずなわら、集積回路は高速度動作
が追及されるときは、寄生容量とくに、居間寄生容量（
これは一般に動作速度を低下さ「るだけでなく、隣接導
体間の連結レベル移行による論理誤りを起すことがある
）を減少させるのが望ましい。しかし、居間寄生容量は
一般的には最小化の追及がなされるが、適当な領域に容
量を構成するために高い寄生容量が必要な多くの回路（
アナログ、ディジタル共）が存在する。本発明はこの分
裂の問題も解決する。これは、ある１ひ置では高層間固
有抵抗を与えるために分割され、他の位置では低シート
抵抗および低奇生容量を与えるために結合される単一の
クラッドポリシリコンレベルを用いて行なわれる。

こうして、製造過程をほんのわずか修正するだけで、本
発明は次の装置機能（性能）のいくつか　。

または全部を従来の集積回路製造方法に加えることを可
能にする。

・　浮遊ゲートメモリヒルを付加的ポリシリコン層を加
えないで形成できる。

・　付加的ポリシリコン層を加えないで不揮発性　・プ
ログラム可能論理ゲートを論理回路に加えることができ
る。

・　浮遊ゲート電気的消去可能セルを付加的ポリシリコ
ン層を加えないで形成できる。

・　付加的ポリシリコン層を加えないで不揮発性プログ
ラム可能電気的消去可能論理ゲートを論　・埋回路に加
えることができる。

・　（基板から隔離された）容重を付加的ポリシリコン
層を加えないで形成できる。

・　基板へのソース／ドレイン拡散領域をシリサイド（
珪化物）／ニトライド（窒化物）で被覆してそのシート
抵抗を改良する。

・　ポリシリコンゲート層をシリリイド／ニトライド層
で肢覆してそのシート抵抗を改良する。

基板に対する容υも付加的な工程なしに備えることがで
きる。

低？Ａ度ドープ基板領域に対するショット障壁ダイオー
ドを最小限の付加的工程で備えることができる。

主たる組のトランジスタとは実質的に異なった第２の組
の絶縁ゲー１へ電界効果トランジスタを最小限の付加的
工程で備えることができる。

特に、この第２の組のトランジスタは高電圧ドライバを
構成するのに有利に用いることができる。

局部相互接続体を備えてポリシリコンゲート層を隣接し
たソース／ドレイン（モート）領域に直接結合すること
ができる。

局部相互接続体を備えてｎ＋＋ポリシリコンゲート層を
隣接したｐ＋ソース／ドレイン（モート）領域に直接結
合できる。

局部相互接続体を備えてポリシリコンゲート層をｎ＋お
よびｐ＋ソース／ドレイン（−Ｅ−ト）領域の両方に直
接結合できる。

・　局部相互接続体を備えてｎ＋ソース／ドレイン（モ
ート）領域をｐ＋ソース／ドレイン（七−ト）領域に直
接結合できる。

・　コンタクトエッチストップパッドをポリシリコンゲ
ート層の上方に備えてコンタクトがポリシリコンおよび
モートまでエッチされるときの製造信頼性を高めること
ができる。

・　コンタクトエッチストップパッドをソース／ドレイ
ン拡散領域の上方に備えて、コンタクトエッチがフィー
ルド酸化物の角をチャンネルストップ拡散領域へ接触す
るように切離さないようにできる。

・　ソース／ドレイン拡散領域の上方からフィールド酸
化物上へ重なるコンタクトエッチパッドを備えて、コン
タクトエッチがフィールド酸化物の角をチャンネルスト
ップ拡散領域へ接触するように切離す危険を冒さないで
ソース／ドレイン領域を小さくできる。

この製造過程互換性は少なくとも２つの理由で広範囲の
半導体パーツに対して大きな利点となる。

第１は、最適のＬ１準過程を簡単に修正して広範囲の種
々の装置構造を達成する機能は、新たにカスタム化され
たプロセスを開発すること特性にしないで新たな注文者
の需要に容易に対処できることを意味ツる。第２に、設
δ１ルールを標準化し、より互換↑ηあるものにして、
現存の設Ｊ１の各部が容易に新型の製品に適用できるこ
とである。

ＤＲＡＭの実施例 本発明の別の部類の実施例は新規なりＲＡＭ（ダイナミ
ックランダムアクセスメモリ）構造（記憶容量の上板は
ＴｉＮ薄膜４１０′ににつて与えられ、下板はパストラ
ンジスタのゲート４０２をも与えるポリシリコン［４０
２’によって与えられる）を提供する。

ダイナミックランダムメモリ（ＤＲＡＭ）を形成する従
来の方法では、メモリセルは２つの分離ポリシリコン層
を用いて形成される。第１の層は通常、バスｉ・ランリ
スクのゲート用であり、′；ｊＳ２の層は記憶容量の上
板用である。

薄膜被着工程およびパターンエッチ工程は両方ともかな
り費用のかかる工程であるから、ポリシリコン被着およ
びエッチ工程の数を少なくして上記装置を装造づること
が強く要請される。これによって製造］ストが減少され
るからである（これは上記゛汎用″パーツにおいて特に
重要である）。

本発明は、通常は２レベルのポリシリコンを必要とする
多くの装置（とくにＤＲＡＭメモリ装置）の構造および
その製造方法を大きく簡単化するためにＴｔＮ形成を用
いることが特に有利であることを教示する。本発明はま
た、ＤＲＡＭメモリは１層だ（プの被着ポリシリコンを
用いて形成できることを教示する。パターン化絶縁体は
そのポリシリコンのいくつかの領域を覆うので、これら
の領域のチタン金属は反応工程の間にシリサイドにはな
らないで、窒化チタンの簿膜に転化されることになる。

下にあるシリコン領域（基板単結晶シリコン、多結晶シ
リコンのいずれか）がこの絶縁薄膜によって被着チタン
から保護されない場合は、窒素−大気反応工程によって
全ての当該位置でＴＩ化ブタン（チタニウムシリサイド
）が形成されてしまう。チタン金属がフィールド酸化物
または他の非シリコン材料上を通る場合には、窒化チタ
ンとなるが、この窒化チタンはそれがその上を通る露出
シリコンの全ての領域と既にオーミック接触している。

こうして、本発明の従来のＤＲＡＭメモリ製造方法より
簡単であるという大きな利点を与える。

こうして、本発明は、装置性能を低下させないで従来用
いられたしのよりずっと簡単な方法で製造できるＤＲＡ
Ｍセルを提供する。実施によっては、ＤＲＡＭが従来技
術のセルよりも゛Ｖ面的になるものもあるが、これによ
って、次の工程におけるリスクを少なくすることによっ
て収率がざらに増大するくたとえば、金属レベルがエッ
チされるときのフィラメントの生じる危険が少なくなる
）。

（実施例） 好適実施例の実現およびその利用について以下に詳細に
説明する。しかし、本発明は広範囲に適用可能な発明思
想（これは種々の態様で実現できる）を提供するもので
、開示した特定の実施例は本発明を実現し、利用する態
様を例示するにすぎないものであって、本発明の範囲を
限界づけるものではないことに注意ずべきである。

９ンプルＥＰＲＯＭ、’告■　の゛れ ここに開示される製造工程の流れ（プロセスフロー）に
よって、第１図に示すような、埋込みｎ＋線１０２が浮
遊ゲートトランジスタ１０４のソース／ドレインとして
用いられるＥＰＲＯＭが提供される。通常のものでかつ
明らかな工程（たとえば、洗條、焼成、灰化、デグレー
ズ（ガラス膜除去）など）は特に説明しないだろう。

１、　タンク形成：次の工程は周辺装置用のｎ井戸（Ｐ
ＭＯ８装首領域）１ｏ６およびｐ−井戸（ＮＭＯ８能動
装置領域）１０８を画定するのに用いられる。

（２）　出発材料はｐ１基板上（０，０１〜０．０２Ω
ｃｍ　）の１２〜１５Ωαｐ形エピタキシ材料（厚さが
１２〜１５μで、（１００）の方位を有する）である。

０　酸化物／窒化物スタックが形成され、パターン化し
、燐を（適所にホトレジストを買いたまま）インブラン
トしｎ−井戸１０６を形成する。

（へ）　厚い″′色反転酸化物″を成長させて、はぼｎ
−井戸パターンの相補物としてのρ−井戸パターンを画
定し、窒化物をはぎ取って色反転酸化物によって保護さ
れない汚れのない裸のシリコンを露出する。

幼　ボロン（ホウ素）をインブラントしてｐ　−＋を戸
１０８を形成し、次に色反転酸化物をはぎ取る。

（Ｑ）　　タンクインブラントを活性化し、ドライブイ
ンを行なう。

２、　モート（周辺能動素子が形成される場合にフィー
ルド酸化物１１０によって囲まれる領域）の形成が続く
。

（２）　窒化シリコンを被着し、能動素子が形成される
領域内（および不揮発性メモリトランジスタ１０４−ヒ
）に窒化物を残すパターンでエッチする。

ボロン−１１をインブラントしてフィールド酸化物１１
０の下にチャンネルストップ１１２を形成する。

（ハ）　９００℃の蒸気酸化工程を実施して９００”Ａ
の酸化物（これはモート領域をお互いから隔離するフィ
ールド酸化物隔離領域となる）を成長させる（これらの
フィールド酸化物領域１１０は周辺においてだけ用いら
れ、本実施例において埋込ｎ＋領領域二でピッ］〜ライ
ン絶縁体ストリップとなるセルファラインされた厚い酸
化物１１４は後で形成される）。

３、　ピッ１−ライン拡散領域１０２を次に形成する。

（２）　埋込みｎ＋パターンをホトレジスト内に画定し
てピッ１へライン拡散領域１０２の位置を露出する。

（へ）　プラズマエッチを用いてビットライン位置から
残りの窒化物を除去し、砒素をインブラント（たとえば
、５０ＫｅＶ、５．○Ｅ　１５ｃｔＲ−２）　シてビッ
トライン拡散領域１０２を形成する。

Ｑ　インブラントされたｎ＋領領域アニールし、アルゴ
ン雰囲気内９００℃１００分の酸化によってセルファラ
インされた厚い酸化物１１４を成長さぜ、次に、９００
℃の蒸気酸化（約４０分間）行なって埋込みｎ＋領領土
上４５００人の酸化物を成長させる。

＠　１％１１Ｆデグレーズ溶液（続いて熱い燐酸を用い
る）を用いて残りの窒化物をはぎ取り、ざらに１％ＨＦ
にすばやく浸してその窒化物下のパッド酸化物をもはぎ
取る。

４、　周辺素子１１６および１１６のゲートおよびメモ
リアレイ内の浮遊ゲート不揮発トランジスタ１０４の浮
遊ゲート１２０を形成づる。

（２）　グミ−ゲート酸化（反応Ｋｏｏ　ｉ効果酸化〉
を蒸気中９００℃で行なって３５０人の酸化物を成長さ
せる。

（ハ）　ホトレジストをパターン化して第１の閾値電圧
調整インブラント（ＶＴＡ−調整）をマスクし、浮遊ゲ
ートトランジスタ１０４の閾値電圧を適当なインプラン
テーションによって調整する。

（へ）　ホトレジス１〜をはぎ取る（たとえば、１−１
２０２／ｌ」２Ｓ○４で）。

（へ）　ダミーゲート酸化物を１％ｌ−Ｉ　Ｆディップ
ではぎ取る（これも含めてデグレーズ工程ではＨＦディ
ップの旧聞は埋込みｎ＋領領土上１ワい酸化物（ビット
ライン隔離酸化物）の過度の損失を避けるため屋小にす
るのが望ましい）。

（ｅ）　　ゲー１−１Ｍ化物工程を９００℃の蒸気内で
行なって４００人の酸化物１２２を形成する。

（ｆ）　　ボロン−１１をインブラン１−（３５ｅＶ、
５Ｅ　１１　ＩＪ−２）　Ｌ／て周辺のＮＭＯ８素子の
閾値電圧を調整する。

（２）　ホトレジストをパターン化してＰＭＯ８素子の
チャンネルだけを露出し、ボロン−１１を再びインブラ
ント（３５ＫｅＶ、９　Ｅ　１１　ｚ−２）　シテ周辺
のＰＭＯ８素子の閾値電圧を調整する。

（へ）　ホトレジストをはぎ取る。

（ｉ＞　　ポリシリコンのＬＰＧＶＤ被着によって、第
１のパターン化薄膜導体層１２４を３０００人の厚さに
形成し、８５０℃で２０分間ＰＯＣｌ３の雰囲気にさら
すことによって１００Ω／口になるまでドープする。

Ｏ）　ホトレジストをパターン化して、周辺のＮ　ｆｖ
ｌ　ＯＳ索子１１６のゲート１２６、周辺のＰＭＯ８索
子１１８（７）ゲート１２８、オヨヒメモリアレイ内の
不揮発性１−ランリスタ１０４のｒ？遊グーｔ−１２０
を画定し、それに応じて（たとえば、トＩＣ１／ＨＢｒ
プラズマエッチ化学を用いて〉ポリシリコンレベルをエ
ッチする。次に、残りのホトレジストをはぎ取る。

（ｋ＞　　２５００人の酸化物をテトラエチルオルトシ
ランを含む気相からのＬＰＧＶＤによって被着し、異方
的にエッチして最大約２５００人の側壁フィラメント１
３０を形成する。

中　層間絶縁体１３２を８００℃の単一工程（１５０人
の酸化物に続いて２５０人の窒化物を被着する）でＬＰ
ＧＶＤによって被着する。

５、　周辺のソース／ドレイン領ＩＰ！１３４および１
３６を形成する。

（０）　　ホトレジストをパターン形成し、周辺のＮＭ
Ｏ８素子のソース／ドレイン領域を露出する。

次に、ＡＳをインブランｔ”　（１５０ＫｅＶ、５Ｅ１
５ｃｍ−２）Ｌ、、続いてＰをインブラント＜１００＝
２ ＫｅＶ、４Ｅ１４ｎ）する。

（へ）　別のパターン形成ホトレジスト層を用いてＰＭ
ＯＳソース／ドレイン領域１３６を露出し、ボロン−１
１をインブラント１ｙる（４０ＫｅＶ。

３　、０　Ｅ　１５ｃａ＋−２）。

（６）　ボトレジストをはぎ取る。

（２）　ソース／ドレインインブラントを９００℃炉処
理（Ａ　ｒで６０分、０２Ｆ３０分、ざらにＡｒで１０
分）によってアニールする。

（ｅ）　　アレイ全体を覆うマスクを用いて周辺で居間
絶縁層１３２をエッチ除去する。容はがアレイの外にあ
ることが望ましい場合は、第１のパターン形成薄膜導体
Ｆ１１２４上の適所に居間絶縁層１３２を残すだけであ
る。

（ｆ）　　ホトレジストをはぎ取る。

６、　　ＴｉＮ層１２９を形成して、周辺に局部相互接
続体１４０を形成し、アレイ内において不揮発性トラン
ジスタ１０４の制御ゲート１４２を形成する。

（２）　１０００Ａの純チタンを全体に被着する。

（へ）　窒化シリコン／二酸化シリコンキャップ層（た
とえば、８００　Ａ　　Ｓ　ｉ　Ｏ２上に４００人Ｓｉ
３Ｎ４を備える）を全体に被着する。

（へ）　ウェー八を加熱（６７５℃で３０分間）し、チ
タンがシリコンと接触している領域でＴ’　ｉ　Ｓ　ｉ
　Ｘ　１４４を生じさゼる。

＠　窒化物／酸化物キャップ層をプラズマニップ−して
その下の導電性チタンに化合物を、局部相互接続体１４
０の所望の位置およびメモリアレイ内の制御ゲー１−１
４２の所定の位置において保護ずるようにする（次に述
べるように、これらの位置にお（〕るヂタンは酸素がド
ープされ、チタンが多く、化学量論からはずれた窒化チ
タンである）。

この単一のパターン形成エラチェ稈によって（不揮発性
メモリトランジスタの制御ゲート、局部相Ｔｉ接続体お
よび８吊（必要に応じて）の位置を画定する。

（ｅ）　　反応しないチタン（Ｊ３よび窒化物／酸化物
フィラメント）を湿式の化学エッチによって選択的には
ぎとる。

（ｆ）　　ｐ形ピッ１−ライン隔離インブラン１〜（こ
れはセルファラインすなわちビットライン絶縁ス１−リ
ップ＜ｊつい酸化物）および１−　ｉ　Ｎワード線）に
よって遮蔽される）を実行してｐ形ドーピングを増大さ
せて同じ列の隣接トランジスタを分離する。

０　ホトレジストをはぎ取り、ウェーハをアニール（８
００℃の窒素雰囲気中で３０分間）してシリサイド１４
４のシート抵抗を低下させる。

０　等角の酸化物層（たとえば、１０００人のＴＦＯ８
酸化物）を全体に被着して、ＭＬＯＦｙＪからコンタク
トへドーパント種が外方拡散するのを防止する。

７、　コンタクト（接触）を形成する。

（ａ）ＭＬＯ１４６、タト、ｔ　ｔ、ｆ、約４．５％（
１）ボロンＪ３よび約４．５％の燐を含むボロホスホン
リケードガラス（［３ＰＳＧ）を被着する。

（ハ）　９００℃の炉工程（アルゴン中で約３０分間）
を用いてＢＰＳＧ１４６を緻密にする。

（へ）　ホトレジストを塗付、パターン形成してコンタ
クトホール１４８の位置を露出し、コンタクトホールを
エッチし、ざらに残りのレジストをはぎ取る。この工程
は原理的には周辺部にもあてはまるくワード線を結合す
るのに用いるＩ−ｉ　Ｎコンタク１〜に対する補助金属
を除いてはメｔリアレイ内にはコンタクトはないのが望
ましい）ことに注意を要づる。コンタクトバッド１４９
（これは第２のパターン形成薄膜導電性Ｐｒ？４（局部
相互接続層〉１２９（これはかなりの窒化チタンを含ん
でいて都合よくエッチストップおよび拡散障壁を与える
のが望ましい）のパターン形成部によって与えられる）
を第１ｂ図に示すようにコンタクトールールの底部に含
まける。

８、　周辺素子に対してだけ、従来通り、金属パターン
形成とともに処理を続（）る。

＠　１％ｌ−（Ｆによるデグレーズを良好な金属接着を
得るために用い、次に金属をスパッタリングによって被
着する。

（ハ）　着色小トレジストを被着、パターン形成し、金
属をプラズマエッチし、次にレジストをはぎ取る。

（→　構造全体を４５０”ＣＣｌ−１２雰囲気内で３０
分間加熱して金属をシンクし、その接触抵抗を低下させ
る。

９、　保護オーバコートを形成する。

くω　４５００人のオキシ窒化物の絶縁体をＬＰＧＶＤ
によって全体に被着する。

（ハ）　保護オーバコートをパターン形成ホトレジスト
で覆い、エッチ除去してコンタクトパッド位置で露出し
、次にホトレジストをはぎ取る。

１０、　　裏面研磨、裏面金被着で処理を終了する。

この過程は修正して第１図に示されたようなＥＰＲＯＭ
を製造するのに用いることができる。

この場合は、ソース／ドレイン１５２はＬＯＧＯＳフィ
ールド酸化物１５０（これは周辺に形成されたフィール
ド酸化物１１０と同じでよい）においてパターン化され
たモート領域内に形成され、浮遊ゲート１２４および制
御ゲート１４２のスタックにセルファラインされる。ソ
ースおよびトレインに対する埋込みｎ１拡散領域はこの
型式のＥＰＲＯＭでは必要ない。

リーンプルＥＥＰＲＯＭ実施例 本発明を用いてＥＥＰＲＯＭを製造するには、（単一薄
膜レベルの制御ゲートを有するにずざない型式の）従来
のＥＥＰＲＯＭを製造するのに用いるのとｆｉｔじ工程
を浮遊ゲートの製造まで用い、上述しＩＣ詳細なプロセ
スフロートにおけるのと同様の工程が浮遊ゲート、制御
ゲート、局部相互接続体およびシリサイドクラッド周辺
論理（任意的）を形成するのに用いられる。すなわら、
第３図の構造を形成するためには、不揮発性トランジス
タ３０４用のゲート酸化物３０２をたとえば３００人ま
で成長させた後で、このゲート酸化物３０２上にボトレ
ジス１〜をパターン形成し、イオンインプランテーショ
ンを実施してトンネル酸化物３０８が後に形成される所
定の位置に付加的なドーパント３０６を導入する。酸化
物エッチを行なって露出（トンネル酸化物）位置からゲ
ート酸化物３０２を除去し、第２の短時間酸化を行なっ
てトンネル酸化物位置に薄い酸化物（たとえば、７０〜
１００人厚）を成長させるくこの酸化工程はゲート酸化
物を幾分厚くもづる）。ポリシリコン１２０′を被着し
、パターンエッチして（好適には）周辺トランジスタの
ゲートとともに浮遊グー１へを形成する。層間絶縁性層
１３２を形成して他の領域とともに浮遊ゲートを被覆し
、次に、局部相互接続体を形成するのに用いたのと同じ
材料１２９（上記窒化チタンが望ましい）から制御ゲー
ト１４２′を形成する。たとえば上述したのとＩｒ′ｉ
Ｊ様の工程を用いて処理工程が従来通り続く。

また、三重のポリプロセスが通常必要とされる別のｙ（
式のＥＥＦＲＯＭは２レベルのポリシリコンを有する本
発明を用いて製造できる。

ＴｉＮゲートトランジスタを有するサンプル実施例 本発明のいくつかの変形例が教示しているＷＡ造過程の
任意的な修正の１つはＴｉＮ層（局部相互接続層）を用
いて絶縁ゲート電界効果トランジスタのゲートを形成す
るものである。これを行なうための１ナンブルＭ４造が
第５図に示されている。

都合よいことに、窒化チタンの仕事関数はｎ＋ポリシリ
コンのぞれに十分に近く、極端すなわら４４ｉめて貸倒
なり１−調整ドーピングまたはバックバイアス条例を用
いなくとｂチャンネルがバルクシリコン内にある絶縁グ
ー［−電界効果１〜ランジスタのパスグーｉ〜としてＴ
ｉＮを用いることがでさる程である。

現場反応チタンを窒化チタン源として用いる場合、丁Ｉ
Ｎゲー１−　Ｉ　Ｇ　Ｆ　Ｅ　Ｔ用のゲート絶縁体は酸
化物／窒化物スタック（たとえば上記相聞絶縁体）、等
級のある混合物絶縁体または単なる窒化物層がＪこり、
それによってシリサイド化反応に最す好適に用いられる
温度で二酸化シリコンゲート絶縁体がかなりの程度にチ
タンと反応してしまう危険を避けるようにするのがよい
。しかし、酸化物絶縁体はそれが十分にＪｑい場合も好
適とはいえないが上記１−ランジスタ用に用いることが
できる。

こうして、この部類の実施例の最も好適な実施例は浮遊
ゲートメモリセルまたは容量を画定するためにＴｉＮゲ
ートトランジスタのゲート絶縁体用およびＴｉＮ層のポ
リシリコン層からの分離用に窒化物／酸化物スタックを
用いる。

それ程好ましくはないが、Ｔ　ｉ　Ｎを反応生成物とし
て生成するのではなく、スパッタリング、蒸着またはＣ
ＶＤを用いてＴｉＮを被着することもできる。このよう
な代替方法で用いられる温度が低いということはゲート
酸化物と反応の危険が避けられることを意味する（この
ことはＳ　＋　０２と反応づ゛る温度以下の温度で化合
物下ｉＮ層が被着される場合にとくにいえる）。この場
合には、製造過程の単純化、互換性などの多くの利点が
犠牲にされるかもしれないが、たとえば第５図のような
（１４造を製造するには好ましい方法である。

萌）ホしたように、このようなＴｉＮゲート装置はくシ
リコンゲート］・ランリスタを低゛市圧論理用に保留し
ながら）高電圧トランジスタを構成するのに用いること
ができるか、または逆に、’ｒ　ｉ　Ｎゲート装置は低
電１［論理用に用いてシリコンゲート装置を高電圧用に
用いることもできる。ＴｉＮゲート装２／を高電圧装置
用に用いるリンプル実施例が第５図に示されている。こ
の装置はＥＥＰＲＯＭアレイの周辺部において有用で、
ＥＥＰＲＯＭをプログラミングするのに有用な極めて高
い電圧を処１里することができる。第５図に示された装
置は第１ｂ図の低電圧装置および第３図のＥ　Ｅ　ｐ　
ＲＯＭメモリセル（または第１ａ図のＥ　ｔ〕ＲＯＭメ
モリセル）と同じ工程系列で製造づることができる。

第５図の例では、０電圧トランジスタ５０２はスプリッ
トゲート装置として製造される。ずなわら、第１のパタ
ーン形成導電性Ｂ１２４（この例ではポリシリコン）の
２つのセグメン［へはグーｉ〜５０６（これは局部相Ｕ
接続層（第２のパターン形成薄膜導電性層）１２９の一
部として形成される）の両側でモートを横断し、（ゲー
ト５０６に印加される電圧によってソース／ドレイン境
界に、ｆ、起される高すぎる電場を避番）るために）ゲ
ート５０６の端部をソース／ドレイン領域１３４から分
１１１ｆ−！ｌる。この高電圧装置のゲート５０６の下
のゲート絶縁体は層間絶縁体１３２（この例では、酸化
物／窒化物スタック）によって与えられ、グ−ト端部障
壁５０４の下には薄い酸化物絶縁層（これは、第１ｂ図
に示された周辺装置のゲート絶縁体となるものと同じ薄
膜層の一部がよい）が置かれる。

側壁酸化物１３０をもったゲート端部障壁５０４はゲー
ト５０６とソース／ドレイン拡散領域１３４の間に再現
性のある空間を与える（この例において、ＣＭＯ８周辺
装置が用いられ、ソース／ドレイン逆ドーピングが用い
られない場合はゲート端部障壁５０４の一方側だりにこ
れらのソース／ドレイン拡散領域１３４を形成するのに
何ら別のマスキング工程を必要としない。ずなわら、ソ
ース／ドレインインブラントの一方または両方は（ＰＭ
ＯＳソース／ドレイン領域１３６からＮＭＯＳソース／
ドレイン領域を区別するために）いずれにしてもマスク
されなければならないから、マスクされたソース／ドレ
インインブラントは高電圧トランジスタ５０２のソース
／ドレインを形成するのに用いられるのである。しかし
、このパターン形成工程用のマスクの端部はグーｌ端部
品障ｉ２５０４に沿って走るから、このマスクのある程
度のミスアライメントがあっても高電圧Ｉ−ランリスタ
５０２のｃａｒｒに何の効果も及ぼさない）。また、低
濃度ドープドレイン構造を生成する工程が（たとえば、
ＮＭＯ８−即１−ランジスタ１１６の側５’Ｘ　Ｍ化物
１３０の下に中間ドーピングレベルのグ１域を形成する
ために）製造過程に含まれる場合１ユ、これらの低濃度
ドープドレイン構造もよた高電圧１〜ランジスタ５０２
の側壁酸化物１３０の手に現われ、熱キャリアを誘起す
る劣化に対する抵抗力をさらに増大させる。

（高電圧装置５０２において用いられる動作電圧に依存
して）、グーｌ一端部障壁〈延長部〉５０４はゲート５
０６に容量的にだけ結合されているのが望ましい。そし
てこれら２つの層の重なった部分間の固有容量は適度に
高いから、ゲート端部延長部５０４の電位はゲート５０
６の電圧スイングを部分的に追跡し、それによって通常
はドレイン端部付近の電位を下げホットキャリア効果を
減少さびる。ホードキャリア効果に対するこのような保
護形式の代償はいくぶ／υ直列抵抗が加えられることで
あるが、このことはｎ電圧集積回路装置にとってしばし
ば二次的な関心事となる。ゲート端部延長部５０４のほ
ぼ中央までゲート５０６が重なることによっである程度
の容量結合が与えられる。そして（ゲート端部延長部５
０４上のより大きな電１［スイングを達成するために）
緊密な結合が望ましい結合は、高電圧装置５０２近くの
フィールド酸化物１１０上に審問バッドを加えることが
できる（逆に、ゲート端部延長部に誘起される電圧スイ
ングが少ないことが望ましい場合は、たとえば、その延
長部をゲートが上にないモート領域まで延長部ることに
よって他方向で別の容量結合をそれに与えることができ
る）。また、（直列抵抗が増大しても）ホットキャリア
効果に対する一層大ぎな保護が望ましい場合は、最小の
形状より大きい幅にゲート端部延長部５０４をパターン
形成できる。

任意的ではあるが、ゲート端部がゲートの両端に用いら
れる場合は、２つのゲート端部延長部はおＵいからＤＣ
−絶縁される（ちつとも、それらは共にゲートに結合し
ているから容量的に結合しているのはもちろんである）
。このことの利点は、浮遊ノードであるドレイン側のゲ
ート端部延長部が長時間にわたるホットキャリア効果に
よる電荷蓄積を幾分受けやすいということである。ドレ
イン側ゲート端部延長部をソース側ゲート端部から分！
ｉｌｌすることによって、電荷注入によるトランジスタ
特性の変化は最小にされる。

ｂう一つの任意的なプロセス修正は、高電圧装置のブレ
ンネルに付加的インブラント、すなわら７丁調整用の浅
いインブラントやパンチスルーを′ｍｌノるのに役立つ
深いインブラントを備えることである。これらのインブ
ラントはｖ■−調整インブラントがなされているときに
′ＩＪ造過程中で同時に生成されるのがよい。そして、
ＮＭＯ８゜１ＭＯ８Ｖ、−調整用に２つのマスクを用い
る場合は、高電圧［８のインブラントは付加的マスクエ
稈を必要としない（これを実現するためには、第２のｖ
丁−調整マスキング工程をハードマスクとして実行でさ
る（もつともこれはさらに被着、除去工程を必要とする
））。

サンプルＤＲＡＭ実施例 本発明の別の部類の式台実施例において、前述の機能は
、単一層のポリシリコンだけを用いて改良された１〜ラ
ンジリスＤＲＡＭセルを構成するのに用いられる。たと
えば、ポリシリコン層は容量の下板およびパストランジ
スタのゲートとして用いることができる。その容量はフ
ィールド酸化物上にあるから、良好な電荷保持性を有し
、面積を節約する。層間酸化物／窒化物を上述したよう
に被着、パターン形成して、パストランジスタのゲ−１
〜およびソース／ドレインから除去されるようにづる。

上述したような直接反応工程を用いてパストランジスタ
のゲートＪ３　にびソース／ドレインーヒに珪化チタン
を形成し、また容！ｄの上板として窒化チタンを形成す
る。そのＴｉＮをパターン形成、エッチしてＴｉＮを容
量の上板として維持し、それをパストランジスタのドレ
インに接続づるようにする（この設計の好適実施例では
、容けの上板と下板の役割は現在行なわれている設計と
は１Ｖ反文・１である。ポリシリコン蓄積ゲート板は５
Ｖに保持され、電荷はＴｉＮ板（これはドレイン接続を
除いては絶縁体内にほとんど完全に入れられる）七に蓄
積される。しかし、（れ程望ましいものではないが、蓄
積板は大地に保持することもできるであろう）。こうし
て、本実施例は、従来のＤ　ＲＡ　Ｍセルよりコンバク
１〜で漏れが少なく、かつずっと簡単な製造方法で製造
できるＤ　ＲＡ　Ｍ　Ｌ−ルを提供りる利点を有ザるこ
とになる。

この部類の実施例は第４ａ図および第４ｂ図に示されて
いる、第４ａ図において、ポリシリコン層４０２（これ
は、ソース／ドレイン拡散領域４０８が存在するときに
Ｔ　ｉ　Ｓ　ｉ　２４０４で覆われている）はバス１−
ランリスタ４０６のゲー１へとなる。ソース／ドレイン
拡散領域４０８の一方は拡散ビット線となり、主として
ＴｉＮ（これは他の個所で述べたように化学式からはず
れてもよい）を含む局部相互線４１０は他方のソース／
ドレイン拡散領域４０８とオーム接触し、また士部容吊
板４１０を形成するように延びる。８母絶縁体は複合酸
化物／窒化物層４１２であり、容量の下板は別のポリシ
リコン板４０２′　（これはゲート４０２となるのと同
じ薄膜層の別の部分であり、また、フィールド酸化物４
１６（これの下にインブラントされたチャンネルストッ
プ４１８に存在するのが望ましい）の上方に位置する）
によって与えられる。しかし、ポリシリコン板４０２′
はチタン金属が被着されるときには絶縁体４１２によっ
て被覆されるからシリリーイド層によっては被覆されな
い。ポリシリコン領域４０２．４０２′は側壁酸化物フ
イラメンｉ〜４１４で取囲んで、ゲート４０２の角での
短絡を防止する。

第４ｂ図は別の部類の実施例を示す。ここでは容量下板
４０２′もフィールド板隔離を与える（すなわち、下板
４０２′をそのＦのシリコンを空乏層のままに保持する
平均電圧に保持し、この板の下の寄生ＭＯＳトランジス
タをターンオフされたままにし、横方向漏れ電流を防ぐ
ようにする）。第４ｂ１ｍは２ビツトメモリを示ず。ず
なわら、バスケー１−４０２　″はバスゲート４０２　
”’から離してビットライン拡散領１ｉｉｔ４０８’が
図示の２つのパストランジスタのいずれかのソースとし
て働らくことができるようにする。この実施例は、フィ
ールド酸化物４１６を成長させる必要がないので横方向
侵入（および面積非効率）の不利が避けられる点で特に
有利である。ポリシリコン４０２′を５ｖに保持するこ
とが、それによって設計１省がありふれた検知レベル増
幅器を用いることが可能になるから最も望ましい。そし
てこれを実現するためには、ポリシリコン板４０２′の
下のシリコンは５Ｖが板４０２′に印加されてもターン
オンしないドーピングレベルを右していなければならな
い。最も好適には、マスクインブラン１−を実施してポ
リシリコン層−１−４０２　″および４Ｑ２″の下では
なくポリシリコン板４０２′の下（まＩζは良好な隔離
を与えるためには板４０２′の十分下方）での閾値を増
大することによって実現される。

フィールド板４０２′の下の絶縁体は（製造過程の単純
のためには）ゲート酸化物と同じであることが望ましい
が、付加的なマスク工程を用いてゲート絶縁体より厚く
かつ（または）異なった組成を有り−る絶縁体を与えて
もよい。

後述のように、第６図に示された構造はＤＲＡＭ実施例
にも適用できる。

勺ンブルアナログ装置実浦例 本発明が大ぎな利点を与える別の部類の実施例は容ｆｄ
を用いた回路とくに容量を用いたアナログ回路である。

第２ａ図および第２ｂ図はこの部類の２つのサンプル実
施例を示す。

第２ａ図はスイッチ容用フィールタのほんの一部を示す
。ここでは、パストランジスタ２０２はノード２０６（
この例では金属出力線）との接続、分離のために容ｆｉ
１２０４をスイッチするのに用いられる。トランジスタ
２０２のゲート２０８および容ｆｄ　２０４の下板２１
０は共に第１のパターン形成薄膜導体１２４（この例で
はポリシリコン）の各部として形成され、第２のパター
ン形成薄膜導体層（大きな割合の窒化チタンを含むのが
よい）は容品２０４の上根２１２、局部接続体１４０（
たとえば容＾）２０４の上板をソース／ドレイン出力１
３４に結合する）および接触パッド１４９を与える。層
間絶縁体１３２（この例では酸化物／窒化物スタック）
は容量絶縁体である。

このような容量は集積回路の多種多様の他の目的にも用
いることができる。たとえば、ＤＲＡＭのワード線をブ
ートストラップするにも用いることができる。

第２ｂ図は、パストランジスタ２０２が今度は基板容ω
２０４′をアクニスするゲート制御容ｈ１構造の別の例
を示す。容量２０４ど同様に、容量２ｏ４′は、第２の
パターン形成Ａ’Ｊ膜導体１２９（人ぎな割合の窒化に
チタンを含むのがよい）から形成された上板２１２′を
右する。この第２のパターン形成′ｐＪ膜導体１２９は
局部相互接続体１４０（たとえば、容ｆｆ１２０４　’
の上板を出力ソース／ドレイン１３４に結合する）およ
び接触バッド１４９にもなる。層間絶縁体１３２（この
例では酸化物／窒化物スタック）は前述と同様に容量絶
縁体である。しかし、容量の下板は基板によって与えら
れる。すなわち、この例では、この容４の所定の位置は
ｐ＋ソース／ドレインインブラントに露出され容量の下
板で高濃度ドーピングを与える。そして容量はｎ−井戸
（これは容量だけを含んでいてｂよいし、また能動索子
を含んでいてもよい）内に形成される。

大きイ１容樋を達成する別の部類の実施例が第６図に示
されている。このサンプル実施例では、パストランジス
タゲート６０２（こればシリサイド６０４によって被覆
されたポリシリコンである）によって第１のソース／ド
レイン６０８′が第２のソース／ドレイン６０８のいず
れにも接続されるようになる。この第２のソース／ドレ
イン６０８は局部相互接続線６１０（これは主としとＴ
ｉＯを含む。ＴｉＯは他の個所で述べたように化学式か
らはずれてもよい）によってＡ−ム性接触され、この接
続線は中央の容量板６１０′を形成するように延びてい
る。下方の容量絶縁体は複合酸化物／窒化物層６１２で
、容ＥＮＩの下板は別のポリシリコン板６０２’（これ
はゲート６０２となるのと同じ１ｌｌｌＱ層の別の部分
である）によって与えられる（ポリシリコン領域６０２
および６０２′は短絡を防ぎ、形状を改良するために側
壁酸化物フィラメント６１４によって取囲まれる）。

中央容量板６１０′も上方の容量絶縁体６２２を介して
金属の６母上板６２４に容１的に結合される。本実施例
を実現するためには、ポリシリコン、シリサイド、局部
相互接続構造を形成した後、層間絶縁体６３０を被着し
、平面化し、２工程コンタクトエツチ過程を実７７！ブ
る。まず、所望の審問位置にある局部相互接続（窒化チ
タン）層６１０′まで大きなコンタクト窓６２８をエッ
チダウンし、次に、好適には酸化物／窒化物層を被着し
て上部古諺絶縁体６２２を形成する。次に、所定のオー
ム性接触位置において、別のマスクコンタクトエッチを
用いて、モート（この列では拡散領域６０８　’　）ま
たは所望の場合はポリシリコンロ０２に対する接触領域
をカッ］ヘリ゛る。次に、金属６２４（たどえばＡｉ：
Ｓｉ）を被着、エッヂして図示の構造を形成１゛る。

上記した二重容量構造はブートス１−ラップ容置または
（それ程望ましくないが）記憶容Ｂ４用にＤＲＡＭにＪ
３いても好適に用いることができる。

たとえば、ポリシリコン層は容量下板およびパストラン
ジスタのゲートとして用いることができる。

その容量はフィールド酸化物上にあるから、良好な電荷
保持効果を有しかつ面積を節約する。居間酸化物／窒化
物を前述したように被着、パターン形成してそれがパス
トランジスタのゲートおよびソース／ドレインから除去
されるようにする。前述したような直接反応工程を用い
てパストランジスタのゲート、ソース／トレイン上に珪
化チタンを形成し、また容量の上板として窒化チタンを
形成する。ＴｉＮをパターン形成、エッチしてそれを容
量の上板として維持させ、その容量の上板をパストラン
ジスタのドレインに接続する（この設計の好適実施例で
は、容量の上板と下板の役割は現在行なわれている設計
とは正反対である。ポリシリコン蓄積ゲート板は５ｖに
保持され、電荷はＴ　ｉ　Ｎ板（これドレイン接続を除
いては絶縁体内に（よとんど入れられる）上に蓄積され
る３、シかし、それ稈望ましいしのではないが、蓄積板
は大地に保持Ｊることちできるであろう）。こうして、
本実施例は、従来のＤＲＡＭセルより］ンパク１−で漏
れが少なく、かつずっと１；ｎ単な製造方法で製造でき
るＤＲＡＭセルを提供する利点含有でることになる。

ツインポリ実施例 上記した実施例の多くは、通常は２レベルのポリシリコ
ンを必要とする構造の長所をたったルベルで実現できる
利点を有する。しかし、本発明はまた、２層のポリシリ
コンを用いるか、またはポリシリコン（またはシリサイ
ド）の層を別の下にある薄膜パターン形成導電層と結合
する実施例において大きな利点を与える。特に、本発明
は通常は３レベルのポリシリコンを必要とする多くの構
造の長所を２レベルだけで達成できる利点を有する。た
とえば、本発明の別の実施例は、処理の複雑さをそれ程
増大させないで所要の容量面積をほぼ半分に切断するこ
とによって従来のアナログプロセスを変形する。別のパ
ターン形成′ａ膜導体層（これは主として窒化ブタン、
またはそれの化学式からはずれた変形物を含む）が上に
被さった居間絶縁体を容置の上板（これは通常、第２の
ポリシリコン層の一部で、他方、容ｆｆ１Ｆ板は第１の
ポリシリコン層の一部である）上に付加することによっ
て容ｉは全て、はとんど２倍になった容量値を有するこ
とができる。

この部類の実施例の他の利点は、（第２の居間絶縁体を
パターン形成することを犠牲にして）第２層の容ＩＢを
備えることに加えで、局部相互接続層がｎ＋ソース／ド
レイン、ｐ＋ソース／ドレイン、ポリ１（すなわち第１
のパターン形成層ｇ！導体Ｆｆｘ　）およびポリ２（す
なわち第２のパターン形成導体層）とｆ［意の所望パタ
ーンで接触することができるということである。この第
２層の容ｒｉｉは第１の層からは独立している。寸なわ
ら、第２層は太古ωの面積を半分にするために用いるこ
とができるにずぎないが、複雑回路（たとえばカスタム
スイッチ容量フィルタレイアウト）において必要な接触
の数を減らすために、また電荷結合回路を構成するため
にも回路設計において独立して用いることができる。た
とえば、層間絶縁体を適当にパターン形成することによ
って、容量を局部相互接続層からポリ２層へだ【プでな
く、（任意の組合せで）局部相互接続層からポリ１層へ
、また局部相互接続層基板へ形成できる。

このような装置構造を形成する好適な製造過程の実施例
においては、短時間の酸化物／窒化物エッヂをチタン被
着、シリ勺イド化工程の前に実施して第１の居間絶縁体
がポリ２層によって被覆されず（またその側壁フィラメ
ント（それが用いられた場合）によっても被覆されない
〉ポリ１の全部の領域から除去されるようにする。した
がって、これに続くシリサイド化反応工程は、（１）　
　パターン形成用２の層間絶縁体にも、（２）　　ポリ
１層にも（使用された場合のそれの側壁フイラメン１〜
にも）　、ｆ３１　　ポリ２層にも（使用された場合の
それの側壁フィラメントにも）被覆されない基板の全領
域上に窒化チタンを形成する。これによって４つの所要
のパターン層上に即座にシリサイドを形成しくそれによ
ってその層のシート抵抗を減少さぼる）便利な方法が得
られる。

ポリ１、ポリ２両方の層を用いる別のサンプル実施例は
第３図に示されたものとは異なった形式のＥＥＰＲＯＭ
を構成する。すなわち、従来のＥＥＰＲＯＭの一型式は
、浮遊ゲートが構成されるポリ２層の一部の下にある付
加的薄膜層（ポリ１層）を用いる。ポリ１、ポリ２層は
両方ともその上表面にトンネリングを促進する凹凸を有
していて、プログラミングがポリ１からポリ２への電子
のトンネリングによって起り、消去がポリ２からポリ３
（ｔｌＪｔｌｌｌゲートを含む通常ポリシリコンの層）
への電子トンネリングによって起るようにするのがよい
。本発明は、パターン形成の居間絶縁体の各部によって
ポリ２層から分離された局部相互接続層１２９にｔＡＩ
ｌｌＩゲートを形成することによって上記構造を大きく
改良する方法を提供する。

これを実現する製造過程は、上表面にトンネリングを高
める凹凸を有する第１、第２のポリシリコン層（ポリ１
、ポリ２層）を任意的に形成することを除いては上記し
たものと非常に類似している。

ざらに別の部類の関連実施例は２つのチタン金属被着工
程および２つの局部相互接続エッチ工程とともに２つの
ポリシリコン層を用いて４つの独立したパターン形成導
電性層（第１ポリシリコン、第１　Ｔ　ｉ　Ｎ、第２ポ
リシリコンおよび第２Ｔ　ｉ　Ｎ）を与える。第１のポ
リシリコン、第１のＴｉＮＩＭはいくつかの位置で紺合
わ「られて、２つの配置にある同一形状の並列結合から
通常生じるであろうシート抵抗よりかなり低いシート抵
抗を有するＴｉＮ／ＴｉＳｉ２ポリシリコンスタックを
形成する。また同様にして、第２ポリシリコン、第２Ｔ
ｉＮ層はいくつかの位置で組すせられて、２つの配置に
ある同一形状の並列結合から通常生じるであろうシート
抵抗よりかなり低いシート抵抗を有するＴｉＮ／ＴｉＳ
ｉ２／ポリシリコンスタックを形成することができる。

この部類の実施例におけるいくつかの製造過程経済性は
、多くの導電性層が有用な装置構造においてこれら経済
性を達成できる方法が得られるようにして達成できる。

たとえば、従来方法は三重ポリ二重金属構造を用いるの
に対し、この部類の実施例はいくつかの適用においてこ
のような従来の方法を、これまた２つの局部相互接続レ
ベルを有する二重ポリ単−金属法で置ぎかえることがで
きる。

このような実施例に対する製造過程の概要の例は次のと
おりである。

・　タンク、モート形成は従来通りである。

・　第１のゲート酸化物を成長させ、第１のポリシリコ
ン層を被着、パターン形成、エッヂする。

・　側壁酸化物を第１のポリシリコン層上に形成する。

・　第１の層間窒化物を被着、パターン形成、エッチす
る。

・　ｌ−ｉを全体に被着し、窒素雰囲気中で６７５℃で
反応させる。これによって、いくつかの位置でＴｉＮ／
窒化物／ポリシリコンスタック、他の位置でポリサイド
、そしてポリシリコンが存在しない所ではＴｉＮを備え
た構造が得られる。

・　第１の居間酸化物を被着する。

・　第２のゲート酸化物を成長させ（このゲート酸化物
は第１のゲート酸化物とは厚さが異なってもよい）、第
２のポリシリコン層を被着、ドープ、パターン形成する
（任意的に、第２のポリシリコン層はｐ＋、第１のポリ
シリコン層はｎ＋またはその逆でよい。生成した仕事関
数の差を利用することによって、ＮＭＯ３およびＰＭＯ
８の装置特性は両方とも最適化できる。このことは、埋
込ブーヤンネル動作を避け、またｖ１調整インブラン１
〜に必要なマスクを減少するのに用いることができ、ざ
らに任意的に付加的な装置形式を与えることなる。たと
えば、データ変換装置では、埋込みチャンネル装置を低
雑音アナログ装置として用い、表面ヂＡ７ンネルＮＭＯ
３，ＰＭＯ３装置を論理用に用いることが望ましい）。

・　第２の居間窒化物を被着、パターン形成、エッチす
る。

・　側壁酸化物を第２のポリシリコン層上に形成する。

・　チタンを被着し、６７５℃（またはそれ以下）で反
応さぼる。

・　パターンエッチを両方の局部相互接続層をカットす
るのに用いる（この任意的な製造過程経済性は工程を節
約づるが、種々の居間で許容可能な重なり合いに何らか
の制約を課することになることはもちろんである）。

・　ソース／ドレインをインブラントし、次に高温アニ
ールを用いてソース／ドレインインブラン１−を活性化
し、シリサイドクラツディングのシート抵抗を低下させ
る。

・　ＭＬ○被着、平面化、コンタクトエッチ、金属被着
、エッチなど種々の従来の工程を続ける。

種々の任意的なプロセス変形 ＴｉＮ形成の代替例 パターン形成層間絶縁体１３２を適所においた後、第２
のパターン形成導電性薄膜層（局部相互接続Ｊｉ＆）１
２９を形成する方法には３つの主たる：り形がある。

・　窒素雰囲気中直接反応シリザイド化工程の間に形成
されるＴ　ｉ　Ｎをパターン形成、エッヂできる。

・　シリ９イド化を行なうアニールの前に金属チタン層
上にキャップを形成できる。これは好適実施例である。

局部相互接続線の導電性材料は化学式からはずれたＴｉ
Ｎ（Ｔｉが多く含まれ、キャップが酸化物の場合は、酸
素がかなり添加されている）であるが、作用はする。

・　それ程望ましいことではないが、ＴｉＮに転化され
るべぎＴ　＋　ＦＭは転化の竹にパターン形成、エッチ
できる。この方法はたとえば、Ｔｉをゲート酸化物上に
被着し、それをパターン形成、エッチする場合にゲート
レベルとしてＴｉＮを利用することに適用できる。窒素
含有雰囲気中の次の反応によってＴｉＮゲート電極が生
じることになる。

この部類の実施例の利点にＳｉＯ２に対する非常に高い
選択性をもって（ＴｉＯ２よりも容易に）チタンがエッ
チできるという点である。したがつて、ゲートおよびモ
ート領域と重なるＴｉストラップを形成し、さらにそれ
を窒素含有雰囲気中で加熱して中間の酸化物領域を横切
るセード、ゲート領域とストラップがシリコン領域（基
板またはポリシリコンゲート）を横切る領域のＴ　ｉ　
Ｎ／■１Ｓｉ２を接続するＴｉＮを生成することによっ
てＴｉＮ局部相互接続を形成できる（これは通常、ゲー
トおよびモートのＴｔＳｔ２クラツディングになされる
が、必ずしもそうでなくともよい）。

・　ＴｉＮはＣＶＤ、スパッタリングのいずれかで肢肴
できる。この方法は、シリサイドータラッドモートおよ
びポリシリコンの便利さを与えないから最ら望ましくな
い方法であるが、それでもなお、本発明の利点のいくつ
かを実現する。

これらの式台例の実現に関するざらに詳細な点を説明す
る。

製造過程の流れの例は次のとおりである。

・　Ｓ／Ｄアニール後の純チタン（１０００人）被着 ・　低温度での窒化シリコン／二酸化シリコン層（４０
０人／８００人）の被着 ・　シリサイド反応（６７５℃、３０分）・　窒化物／
酸化物層のプラズマエッチ・　未反応チタン（および窒
化物／Ｐａ化物ノイラメント）を湿式化学エッチによっ
て選択的にはぎ取る ・　シリサイドアニール（８００℃、３０分）別のｌ！
Ｊ造過程の流れは次のとおりである。

・　Ｓ／Ｄアニール後の純チタン（０，１μｍ）被着 ・　ＳｉＯ２の低温（３００℃）被着 ・　シリライド反応（Ｎ２雰囲気中、６７５℃、３０分
） ・　（酸化物／窒化物エッチに通常用いられる標準的／
、【フッ素系エッチ化学を用いた）酸化物層の非マスク
プラズマエッチ −（１−１２０２／）−１２Ｓｏ４；ｆたはＨ２Ｏ２／
ＮＨ４ＯＨを用いた超音波撹拌で）酸化物領域上のＴ１
反応物を選択的に湿式ではぎ取ること・　シリサイドア
ニール さらに別の製造過程の流れは次のとおりである。

・　Ｓ／Ｄアニール後の０．１μｍの純チタン被着 ・　低温（３００℃）ＳｉＯ２被着 ・　シリ１ノイド反応（７００℃、１５秒（ｉ！２移加
熱加熱Ｎ２雰囲気中） ・　酸化物層の非マスクプラズマフッ素系■ツヂ・　（
ｔ−１２０２／Ｈ２Ｓ○４またはＨ２Ｏ２／ＮＨ４０１
−（を用いた超音波撹拌で）酸化物領域上のＴｉ反応物
を選択的に湿式ではぎ取ること・　シリサイドアニール 上記形式のプロセスの欠点は余分の０．１μｍ酸化物プ
ラズマ被着およびそれの非マスク乾式エッチ工程にある
。しかし、プロセスが周囲のガスの汚れに影響を受ける
ことを除去すること、したがってプロセスの再現性を改
良することの利点は多分、欠点を補なって余りあるもの
である。

こうして、窒素雰囲気中でチタンを反応させる竹に薄い
＆Ｊ！質マスクを被着、パターン形成することによって
パターン形成局部相互接続層を得ることができる。たと
えば、１０００人のプラズマ酸化物層（すなわち、低温
度たとえば３００℃でプラズマ反応器内で被着してかな
り低密度の酸化物を生成したシリコン酸化物）をチタン
金属上に破着し、所望パターンの局部相互接続をマスク
するようエッチしくこれは、プラズマ酸化物下のチタン
層がエッチストップとなるようにチタンに対して選択性
のあるＣｌ−ＩＦ５　＋Ｃ２Ｆ６＋０２−＋−１−１ｅ
のような酸化物エッチ剤を用いて行なわれる）、ＴｉＮ
、王ｉ　３１２化合物を生成する反応の間に適所に残す
ことかできる。チタン金属とプラズマ酸化物の間にはか
なりの反応があって、（急速な熱アニールが用いられた
一例において）Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａ
ｔｔｃｒｉｎｇ　Ａｎａｌｙｓｉｓ　（ラザホード後方
散乱分析）は、プラズマ酸化物層下のチタン金属は（フ
ィールド酸化物上にありかつ反応工程の間に窒素雰囲気
中にさらされるチタンに対しては約０．２５：１の酸素
対チタンの原子比に比較して）０．６９：１の酸素対チ
タンの原子比を有することを明らかにした。この高い酸
素含有缶はチタンの金属導電性を破壊するには十分でな
く、エツチングに対してかなりの耐性を与える（′「１
０２は非常にエッチしにくい極めて安定した化合物であ
る）。残っている金属チタンは次の反応工程で窒化チタ
ンやシリサイドに転化できる。

導電性、エッチストップ機能、横方向拡散に対して障壁
となることなどの重要な性質をもった局部相互接続がこ
の方法によって与えられることが実験的に確認されてい
る（もっとも、こうして形成された相互接続は、少なく
とも急速な熱アニールがシリサイド化のために用いられ
る場合、初めから純粋なＴｉＮではない。それの窒素の
原子割合はプラズマ酸化物マスクの角を除いて１％より
ずっと少ない）。プラズマ酸化物マスクはＴｉＮエッチ
工程中も適所に残っていることに注意すべきである。

この代替実施例によって導入された割増しの酸素は少な
くとも２つの態様で極めて右利になりうる。第１に、Ｔ
ｌＯ２は化学的に不活性だから、コンタク１−ホール位
置でエッチストップとして局部相互接続層の耐久性を増
大させる。第２に、ＴｉＮ層の」エツチングが而単にな
る。すなわち、硬質マスク下の層内における高い割合の
酸素によって、硬質マスクパターン形成相互接続をそれ
程アンダカットしないで一丁ＩＮを湿式エッチすること
が可能となる。この目的の例示的な湿式エッチ剤は室温
の水内のＮＨＯＨ＋Ｈ２０２であるが、伯の多くのエッ
チ化学を用いてもよい。

すなわち、珪化チタンは通常は表面がざらざらしている
から、酸化物マスク下のチタンが酸化物マスクと反応し
て表面シール体となるのは都合がよい。このＴｉＯ２が
多い層は湿式エッチ剤の移入を避け、これによって簡単
な湿式エッチ方法が可能になる。

この実施例の代替例では、シリリイド化加熱工稈（この
例では６７５°での加熱）の後、アニール工程（この例
では８００℃での加熱）の前にプラズマ酸化物硬質マス
クをはぎ取る。高温工程の間に窒素雰囲気が存在するよ
うにすることによって、シリコンＪ３よびドーパン１〜
の外方拡散の可能性は抑制され、また酸化物マスクが第
１の加熱工程から保護した残りの金属チタンはほとんど
全て窒化物に転化され、Ｌ記した付加的な拡散障壁の利
点を与える。（ＮＭＯ８工程または２つの型のポリシリ
コンを伴なういくつかの０ＭＯ８工程）用の、バタン形
成チタンを安定した導体に転化させる別の（それ程望ま
しいものではない）代Ｈ方法は、窒素を含まない雰囲気
中で高温度アニールを行なって、シリコン外方拡散が局
部相互接続ストラップ内のチタン金属を珪化チタンを転
化できるようにするｂのである。

酸化物硬質マスクは完全にはぎ取られなければならない
ものではなく、製造過程の残りの全過程を通じＣ適所に
残すこともできることに注意すべきである。

本実施例の非常に重要な利点はＴｉＮエッヂは必要とし
ないで、標準的な洗條液を用いてＴｉＮを簡単にすくう
ことができるということである。

したがって、本実施例は製造環境への転送に最も適して
いるといえる。

本実施例の別の利点は、形状を制限する工程は醇化物エ
ッチにケぎないから、非常に予測しやすいということで
ある。

ＴｉＮ層を所望のようにパターン形成した後、第２のア
ニール工程を行なってシリサイド層のシート抵抗を１Ω
／口以下に避けるのがよい。この第２の熱処理工程は大
気１Ｆアルゴン雰１７ｆｌ気中で８００℃で３０分間行
なうのが望ましいが、これらのパラメータは変えてもよ
い。たとえば、アニール温度は７５０°〜８７５℃の範
囲またはそれより広い範囲でもよく、またこの工程の他
のパラメータも広範囲に変化させることができる。

実際に、シリサイド化は一時的な加熱工程としてフラッ
シュランプ（レーザ）加熱または他の一時的加熱方払を
用いて行なうことができる。これによって窒化チタン層
内に高い原子割合の未反応チタン（これは前述のように
パターン形成を容易にし、また後のアニール工程で処分
することができる）が残るようになる。

シリサイドのシート抵抗を下げる最後のアニールを行な
った後、従来通りの処理が行なわれる。

たとえば、居間絶縁物（１ミクロンのボロホスホシリケ
ートガラスが続＜　１０００人の低圧ＣＶＤパッド酸化
物）する。さらに、コンタクトホールを層間絶縁物をカ
ッｌ−Ｌ、パターン形成金属を所望の電気相互接続パタ
ーンを実現するために形成する。

俊続処理に対する用いることが望ましい唯一の修正は、
ｈＭ　１７ｆｌ絶縁体を分断するコンタクトエッチは窒
化チタンをストップするエッチ化学であることが望まし
い。これは、窒化チタン２２がコンタクトエッヂの間に
フィールド酸化物の露出部のアンダカツ［・を防ぐから
、窒化チタン層が］ンタクトの底部で拡散障壁として用
いることかできること、またモートに対するコンタクト
はフィールド酸化物領１２６に重なることができること
を意味する。５％Ｏを加えたＣ「４のような通常にフッ
索を基本としたエッチ化学剤はＴｉＮに対して適当な選
択性を有する。

他の製造過程修正 本発明においてしばしば言及されているポリシリコンケ
ート唐は必ずしもポリシリコンでなくとも、実質的に多
結晶またはアモルファスでかつ大きな割合のシリコンを
含む他の材料でもよい。たとえば、被着されたシリサイ
ドまたはポリシリコン／シリサイドサンドウィッチ構造
をイれ程好ましいものではないけれども用いることがで
き、また、現存の製造過程におりるポリシリコンと類似
した、将来の製造過程における被着、電気特性を右する
将来のサンドウィッチ構造でｂよい。

ｒｉ′Ｉ＋様に、秤々のグー１〜絶縁体、居間絶縁体層
は二酸化シリコン、窒化シリコン、Ｊ３よびぞの化合物
でなくともよい。

同様に、しばしばチタンとされた金属層は必ずしｂ純粋
なチタンでなくともその化学的性質がチタンによって支
配されているがぎり広範囲のチタン合金または準合金で
もよい。Ｔｉ：Ｖ、Ｔｉ：Ａ１合金はこれに含まれ、Ｔ
ｉ：ＹまたはＴｉ：Ｗのような伯の金属間化合物も用い
ることができる。

本発明の教示内容はチタン以外の金属にも拡張できる。

一般に、 （１）　　導電性シリサイドとなり、 （２）　　酸素で保護した場合、（シリナイド形成に適
した温度での）シリコン拡散を許さず、（３）（シリサ
イド形成に適した温度での）シリコン酸化物を減少でき
る、 金属は本発明に利用することができる。チタンはこれら
の条件に最適に合致する公知の唯一の金属であり、まｌ
ζ本発明はチタン（またはチタン合金）とともに用いる
ときに大きな利点が得られるけれども、本発明の教示内
容は他の適当な金属にも適用可能である。

また、本発明の教示内容のいくつかは他の“直接反応″
プロセスに適用することも可能である。

すなわち、一定の材料が露出される場所では全て導電性
クラツディングを形成し、他の位置では有用な局部相互
接続拐料を与えるブランケット（被覆）反応によってク
ラツディングプロセスが行なねれる仙の方法も本発明の
利点のいくつかを得るのに適用可能である。このような
適用の例ｔよ、別の高融点金属（たとえばタングステン
）を被着、反応さけて露出シリコン上にシリサイドを形
成し、他の場所では導電性金属（または窒化物、一部酸
化反応生成物）を残すことである。同様に、好適実施例
において用いられた固体チタン層の代わりに気相源（た
とえばハロゲン化物、または有様金属化合物）を用いる
こともできる。しかし、１）す述したように、主たる好
適実施例はわかっただけでも大ざな利点を有し、またそ
れらの修正の可能性も非常に大きい。

本発明は広範囲にわたって修正、変形が可能であり、そ
の範囲は許可された特許請求の範囲において特定した以
外は限定されるものではないことが当業者には理解され
よう。

以上の説明に関連して更に以下の項を開示する。

（＋）　　ｌ−ラリスタチャンネル領域と、そのチャン
ネル領域と隣接する第１、第２のソース／ドレイン領域
と、そのトランジスタチャンネル領域の上にあり、そこ
から絶縁され、容ω的に結合された浮遊ゲートと、その
浮遊ゲートの上にあり、そこから絶縁され、容ω的に結
合された、主に窒化チタンからなる制御ゲートを有する
不揮発性メモリセル。

（２）第（１）項に記載したセルにおいて、前記制御ゲ
ートが少なくとも５原子％の酸素をも含むセル。

（３）第（１）項に記載したセルにおいて、前記制御ゲ
ートが２０００八未満の厚さであるセル。

（４）第（１）項に記載したセルにおいて、上表面また
は下表面から５０人を越える距離だけ離れている前記制
御ゲ、−トの全ての部分は９０原子％を越える窒化チタ
ンからなるセル。

（５）第（１）項に記載されたセルにおいて、前記浮遊
ゲートは多結晶で、大きな割合のシリコンを含むセル。

（６）第（１）項に記載されたヒルにおいて、前記浮遊
ゲートが、主として二酸化シリコンと窒化シリコンの組
合せからなる薄膜絶縁体を介して前記υ１１１１ゲート
に結合されたセル。

（１）第（１）項〜第（６）項に記載のセルにおいて、
前記薄膜絶縁体は二酸化シリコン層上に窒化シリコン層
を含むセル。

（８）第（１）項に記載されたセルにおいて、さらに、
各々がその上の対応する浮遊ゲートを右する前記１−ラ
ンリスタチャンネル以外の複数のトランジスタチャンネ
ル、および複数の論理ブロックを含むセルであって、前
記論理ブロックは各々が、１つのアレイ内にあるメモリ
セルをアドレス指定またはリフレッシュ、する以外の所
定の論理機能を実現するために相Ｈ接続された複数の１
〜ランジスタを有し、前記論理ブロックの少なくとも１
つは、それの出力が前記各チャンネル上の前記浮遊ゲー
ト上の電荷蓄積の状態に一部が依存するような態様で前
記各チャンネルに接続されている、前記はル。

（９）不揮発性メモリであって、 トランジスタチャンネル領域、 そのチャンネル領域の−Ｆにあり、そこから絶縁され、
それ容量結合された浮遊ゲート、その浮遊ゲートのトに
あり、そこから絶縁され、それに￥￥小結合された、主
に窒化チタンからなる制御ゲー１−を有し、 前記浮遊ゲートは、少なくとも３０原子％のシリコンか
らなる第１のパターン形成薄膜導電性層の島領域であり
、 前記制御ゲートは主として窒化チタンからなる第２のパ
ターン形成簿膜導電性層の一部であり、その第２のパタ
ーン形成？７ｆＪ級導電性層の若干部分はｎη記第１の
パターン形成１膜導電性層の他の若干部と直接オーミッ
ク接触する、 前記不揮発メモリセル。

（１０）不揮発性メモリであって、 浮遊ゲートメモリセルのアレイにして、各セルはトラン
ジスタチャンネル領域とそのチャンネル領域の上にあり
、そこから絶縁され、それに容量結合された浮遊ゲート
とその浮遊ゲートの上にあり、そこから絶縁され、それ
に容量結合された制御ゲートを含む、前記アレイ、 検知回路を構成するために接続された複数の絶縁グー１
〜電界効果！・ランリスタからなる周辺論理を右し、 前記浮遊ゲートは、少なくとも３０原子％のシリコンか
らなる第１のパターン形成薄膜導電性層の各席部であり
、その第１のパターン形成薄膜導電性層の他の部分もま
た前記検知回路の前記絶縁ゲート電界効果トランジスタ
のゲートとなり、さらに 前記制御ゲートは主に窒化チタンからなる第２のパター
ン形成薄膜導電性層の各部である、ＩＮＩ　Ｆｊ２不揮
発性メモリ。

（１１）不揮発性メモリであって、 浮遊ゲートメモリセルのアレイにして、各セルはトラン
ジスタチャンネル領域とそのチャンネル領域の上にあり
、そこから絶縁され、それに容量結合された浮遊ゲート
とその浮遊ゲーｉ・の上にあり、そこから絶縁され、そ
れに容量結合された制御ゲートを含む前記アレイ、 検知回路を構成するために接続された複数の絶縁ゲート
電界効果トランジスタからなる周辺論理を有し、 前記浮遊ゲートは、少なくとも３０原子％のシリコンか
らなる第１のパターン形成薄膜導電性層の各島部であり
、その第１のパターン形成薄膜導電性病の他の部分もま
た前記検知回路の前記絶縁ゲート電界効果トランジスタ
のゲートとなり、また 前記制御ゲートは主に窒化チタンからなる第２のパター
ン形成薄膜導゛澄性層の各部であり、ざらに、 前記第２のパターン形成薄膜層の若干部は前記第１のパ
ターン形成薄膜導電性層の他の若干部と直接オーミック
接触する、 前記不揮発メモリセル。

（１２）第（１１）項に記載されたメモリにおいて、前
記周辺論理の前記トランジスタの各部は、金属で満たさ
れたコンタクトホールを有する層間絶縁体によってほぼ
被覆され、前記コンタクト内の前記金属がその底部で前
記第２の導電性層の各部と接触する、前記メモリ。

（１３）不揮発メモリであって、 浮遊ゲートメモリセルのアレイにして、各セルはトラン
ジスタチャンネル領域とそのチャンネル領域の上にあり
、そこから絶縁され、それに容量結合された浮遊ゲート
とその浮遊ゲートの上にあり、そこから絶縁され、それ
に容量結合されたｉ、ｌＪ御ゲートを含む前記アレイ、
および 検知回路を構成するために接続された複数の絶縁ゲート
電界効果トランジスタからなる周辺論理にして、前記検
知回路はｐ形、ｎ形両方の前記トランジスタを有し、各
ｐ形トランリスタはそれぞれｐ＋ソース／ドレインを有
し、各ｎ形トランリスタはそれぞれｎ＋ソース／トレイ
ンを有する、前記周辺−理、 前記浮遊ゲートは、少なくと６３０原子％のシリコンか
らなる第１のパターン形成ｎ導電電性層の各島部であり
、その第１のパターン形成薄膜導電性層の他の部分もま
た前記検知回路の前記絶縁ゲート電界効果トランジスタ
のゲートとなり、ま前記制御ゲートは主に窒化ブタンか
らなる第２のパターン形成薄膜導゛治性にりの各部であ
り、ざらに、 前記第２のパターン形成薄膜層の若干部は少なくとも１
つのｐ１ソース／ドレインから少なくとも１つのｒ１＋
ソース／ドレインへの電気的接続を形成する、 前記不揮発メモリ。

（１４）第（１３）項に記載されたメモリにおいて、前
記第２の５４定性層のいくつかの部分は前記第１の導電
性層の所定部分とオーミック接触する前記メモリ。

（１５）基板、 露出した半導体材料の所定モート区域を画定する装置隔
離領域、 該モート領域の表面近くにあり、第１のパターン形成１
ｌｉｌ膜導電層の各部を含む複数の能＃ＩＩｎ２および 主として窒化チタンからなるパターン形成薄膜を含む局
部相互接続層にして、 そのパターン形成局部相互接続薄膜のいくつかの部分は
前記装置隔離領域上で前記モート領域の所定の部分を相
σ接続し、 前記パターン形成局部相互接続薄膜のいくつかの部分は
前記第１のパターン形成薄膜導電性層の少なくともいく
つかの各部上に比較的薄い薄膜を重ねて容量を画定する
前記局部相互接続層、を有する集積回路装置 （１６）基板、 露出した半導体材料の所定のモー１〜領域を画定する装
置隔離領域、 該モート領域の表面近くにあり、第１のパターン形成薄
膜導電性層の各部を含む複数の能動装置、および 主として窒化チタンからなる第２のパターン形成？ｔｇ
導電電性層にして、 前記第２の導電性層のいくつかの部分は前記第１の導電
性層の所定の部分とオーミック接触し、前記第２の導電
性層のいくつかの部分は前記第１のパターン形成導電性
層の少なくともいくつかの各部上に比較的Ｒｅい簿膜を
重ねて容量を画定する前記第２のパターン形成薄膜導電
性層を有する集積回路装置。

（１７）基板、 露出した半導体材料の所定のモート領域を画定する装置
隔離領域、 該モート領域の表面近くにあり、第１のパターン形成薄
膜導電性層の各部を含む複数の能動装置、および 主として窒化チタンからなる第２のパターン形成薄膜導
電性層にして、 前記第２のＳ電性層のいくつかの部分は前記モート領域
の所定の部分とオーミック接触し、前記第２の導電性層
のいくつかの部分は前記モート領域の少なくともいくつ
かの各部、七に比較的薄い薄膜を重ねて容量を画定する
前記第２のパターン形成薄膜導電性層 を有する集積回路装置。

（１８）基板、 露出した半導体材料の所定のモート領域を画定する装置
隔離領域、 該モート領域の表面近くにあり、第１のパターン形成薄
膜導電性層の各部を含む複数の能動装置、Ｊ３よび 主として窒化チタンからなる第２のパターン形成薄膜導
電性層にして、 前記第２の導電性層のいくつかの部分は前記モート領域
の所定のｐ１各部とオーミック接触し、前記第２の導電
性層のいくつかの部分は前記モー１〜領域の所定のｎ＋
各部とオーミック接触し、前記第２の導電性層のいくつ
かの部分は前記第１の導電性層の所定の各部とオーミッ
ク接触し、前記第２の導電性層のいくつかの部分は前記
第１のパターン形成源Ｆｌ導電性層の少なくともいくつ
かの各部上に比較的薄い薄膜を重ねて容量を画定する前
記第２の導電性層、 を有する集積回路装置。

（１９）多結晶で、主にシリコンから／Ｚる第１の；ぷ
電性層、 その第１の導電性層の全部ではなくいくつかの領域を覆
う薄膜絶縁体、および 主に窒化チタンからなり、前記絶縁体が前記第１の導電
性層を覆う位置で前記絶縁体の少なくとら一部を覆う第
２の導電性層を有し、 前記第１の導電性層はさらに珪化金属を含む被覆層を有
し、その珪化金属層は、前記薄膜絶縁体または前記第２
の導電性層が第１の導電性層の上の位置する部分を除い
て前記第１の導電性のほとんど全てを覆う、 集積回路。

（２０）多結晶であり、５０原子％を越えるシリコンを
含む第１の導電性層、 その第１の、Ｉ＃導電性層少なくとも一部の上にかぶさ
る薄膜絶縁体にして、前記第１の多結晶導電性層との界
面近くの前記絶縁体の少なくとしいくつかの部分は主と
して、 化学量論的に近い組成変化を含む二酸化シリコン、 化学量論的に近い組成変化を含む窒化シリコン、ａ３よ
び それらのＵ合物 から４ｆるグループから選択された拐石からなる、前記
薄１１Ｑ絶縁体、ａ３　Ｊζび 主に窒化チタンからなり、前記絶縁体が上に位首ブる場
所で前記絶縁体の少なくとも−８１５を覆う第２の導電
性層 を右する集積回路容量 （２１）読取りトランジスタチャンネル領域を含む半導
体部を有する基板、 該ヂＶンネルに隣接する第１、第２のソース／ドレイン
領域、 ゲート絶縁体上にかぶさり、前記トランジスタチャンネ
ル領域から絶縁されまたゲート絶縁体を介してそれに容
ん結合され、さらに前記半導体部上のトンネル絶縁体の
上にかぶさる浮遊ゲー１へ、および 主に窒化チタンからなり、前記浮遊ゲート上にかぶさり
、そこから絶縁され、それに容量結合された制御ゲート を有する不蓮発メモリセル。

（２２）第（２１）項に記載したセルにおいて、前記ト
ンネル絶縁体の厚さは前記ゲート絶縁体のそれの７０％
未満の厚さであるセル。

（２３）第（２１）項に記載したセルにおいて、前記ト
ンネル絶縁体は主に成長させた二酸化シリコン層からな
るセル。

（２４）第（２１）ＩＩ’！に記載したセルにおいて、
前記絶縁体は１００ｎｌｌ１未満の厚さであるセル。

（２５）第（２１）項に記載したセルにおいて、前記制
御ゲートは少なくとも５原子％の酸素を含むセル。

（２６）以下の工程を含む方法によって製造された生成
物であって、その方法は、 （２）　単結晶シリコンからなる基板を与える工程、（
ハ）　所定パターンの装置隔離領域を与えて所定位置に
あるモート領域を画定する工程、 （ロ）　前記モート領域の所定の位置上を通る絶縁ゲー
トを含む第１のパターン形成薄ＦＡ導電性層を形成して
１−ランリスタを画定する工程、に）　前記第１の導電
性層の少なくともいくつかの部分上に薄膜絶縁体を備え
る工程、 （Ｃ）　　はぼチタンからなる金属を全体的にｗ！ｉ、
着する工程、 （ｆ）　　窒素を含む雰囲気中で加熱し、前記金属の一
部は前記基板の露出シリコン部分と反応して珪化チタン
を形成し、前記金属の他の部分は前記窒素雰囲気と反応
して大きな割合の窒化チタンを含む金属を形成するよう
にする工程、および（ロ）　前記第１のパターン形成薄
膜導゛腎性層、トの前記薄膜絶縁体の少なくともいくつ
かの位置に適所に前記窒化チタン層のいくつかの部分を
残して比較的高い固有容量を有する領域を画定しながら
、前記窒化チタン層の所定位置をエッチして所定パター
ンの局部相互接続を備える工程を含む、前記生成物。

（２７）以下の工程を含む方法によって製造された生成
物であって、その方法は （２）　単結晶シリコンからなる基板を与える工程、（
ハ）　所定パターンの装置隔離領域を与えて所定位置に
あるモート領域を画定する工程、 （ウ　そのゲートが第１のパターン形成薄膜′Ｓ電性層
の各部によって形成されるように絶縁ゲート電界効果ト
ランジスタを前記モート領域内の所定位置に形成する工
程、 ゆ　前記第１のパターン形成ｉ９導電雷性層の少なくと
もいくつかの部分上に薄膜絶縁体を備える工程、 ψ）　はぼチタンからなる金属を全体的に被着する工程
、 （ｆ）　　パターン形成薄膜キャップ層を備えて前記金
属層のいくつかの部分を被覆し、また比較的高い固有容
量値が望まれる所定の位置において前記第１のパターン
形成薄１１導電性層−Ｌの前記薄膜絶縁体の少なくとも
いくつかの位置上の前記金属層の各部をｂ被覆し、また
窒素雰囲気中で前記基板および前記金属を加熱して露出
シリコンと接触した前記金ＰＡ層の各部がシリコンと反
応して珪化チタンを形成するように、前記キャップ層に
よって露出された金属の各部が前記窒素雰囲気と反応し
てその金ｍ層の表面で大きな割合の窒化チタンを含む材
ｒ１を形成するようにする工程、およびＯ）＠記キャッ
プ層によって被覆されず、またシリコンと接触もしてい
なかった前記金属の各部の反応生成物をエッチ除去して
所定パターンの局部相互接続を与える工程を含む、 前記生成物。

（２８）　　集積回路を製造する方法であって、（ω　
少なくともいくつかの表面領域で主にシリコンからなる
単結晶半導体部を有する基板を与える工程、 υ　所定パターンの装置隔離領域を与えて、前記単結晶
半導体部の所定位置にある分離モート領域を画定する工
程、 （ハ）　そのゲートが第１のパターン形成薄膜導電性層
の各部によって形成されるように絶縁ゲート電界効果ト
ランジスタを前記モート領域内の所定位置に形成する工
程、 ＠　前記第１のパターン形成薄Ｉ！Ｊ導電性層の少なく
ともいくつかの部分上に＃収給縁体を備える工程、 （ｅ）　　はぼチタンからなる金属を全体的に被着する
工程、 （０前記基板および金属を窒素含有雰囲気中で加熱して
、前記金属の一部は前記基板の露出シリコン部分と反応
して珪化チタンを形成し、前記金属の他の部分は前記窒
素雰囲気と反応して大ぎな割合の窒化チタンを含む層を
その表面に形成するようにする工程、および 鋳　前記第１のパターン形成薄膜導電性層上の前記薄膜
絶縁体の少なくともいくつかの位置で適所に前記窒化チ
タン層のいくつかの部分を残して比較的高い固有古川を
有する領域を画定しながら、前記窒化チタン層の所定位
置をエッチして所定パターンの局部相互接続体を備える
工程、を含む前記方法。

（２９）第（２８）項に記載された方法において、前記
薄膜絶縁体は二酸化シリコンで５００人未満の厚さを有
している方法。

（３０）第（２８）項に記載された方法において、前記
薄膜絶縁体は主に、二酸化シリコンと窒化シリコンの組
合せからなる方法。

（３１）第（２８）項〜第（３０）項に記載された方法
にＪ３いて、前記薄膜絶縁体は二酸化シリコン層上に窒
化シリコン層を有する方法。

（３２）第（２８）項に記載された方法において、金属
を被着する前記工程の前に前記第１のパターン形成薄膜
導電性層の全部分ではなくいくつかの部分上で前記薄膜
絶縁体が適所に置かれる方法。

（３３）第（２８）項に記載された方法において、金属
を被着する前記工程の萌に前記第１のパターン形成ａ導
電電性層の全部分ではなくいくつかの部分上で前記薄膜
絶縁体が適所に置かれ、 前記第１のバター形成薄膜導電性層は少なくとも７０原
子％のシリコンからなり、 それによって前記第１のパターン形成薄膜導電性層の前
記部分のうちのいくつかの部分は、窒素含有雰囲気中の
前記加熱工程の間に珪化物を形成するよう反応する、 前記方法。

（３４）第（２８）項に記載された方法において、前記
珪化物化工程（ｅ）に続いて、 （ロ）　前記珪化物領域をアニールしてその抵抗率を低
下させる工程 をさらに含む方法。

（３５）第（２８）項〜第（３４）項に記載された方法
において、前記加熱工程（ｅ）は５００’〜７５０℃の
範囲の温度で実施され、前記珪化物アニール工程（ロ）
は７００℃〜８７５℃の範囲の高温度で実施される方法
。

（３６）第（２８）項に記載に記載された方法において
、前記チタン金属は２０００人未満の厚さで付着される
方法。

（３７）第（２８）項に記載された方法において、前記
工程（へ）において前記第１のパターン形成薄膜導電性
層は６０原子％を越えるシリコンを含み、前記工程（［
）において前記窒化チタン層は、前記ゲート領域の所定
のものから前記ソース／ドレイン領域の所定のちのへの
接続を与えるようにパターン形成される、 前記方法。

（３８）第（２８）項に記載されＩζ方法において、前
記工程（弓において前記第１のパターン形成薄膜導電性
層は６０原子％を越えるシリコンを含み、前記工程（「
）にＪ３いて前記窒化チタン層は、前記ゲー］へ領域の
所定のものから面記ｐ＋ソース／ドレイン領域の所定の
ちのへまた前記ｎ＋ソース／ドレイン領域の所定のもの
への接続を与えるようにパターン形成される、 前記方法。

（３つ）第（２８）項に記載された方法において、前記
工程（「）において前記窒化チタン層は所定のコンタク
トホール位置で適所に前記チタンを残すようにパターン
形成され、さらに、 （へ）　前記電界効果トランジスタ上に居間絶縁体を被
着する工程、 （ｉ）　　所定のコンタクトホール位置で前記層間絶縁
体を貫通するコンタクトホールをカットしてそのコンタ
クトホールの底部で前記チタンを露出させ“る工程、お
よび Ｏ）　前記コンタクトボールの底部で各窒化チタン層と
接触し、所定の相互接続を構成するようにパターン形成
金属層を備える工程を含む前記方法。

（４０）第（２８）項に記載された方法において、金属
を被着する前記工程（ｅ）は３０原子％以上のチタンを
含む金属を全体的に被ｉする工程である方法。

（４１）集積回路を製造する方法であって、（２）　少
なくともいくつかの表面領域で主にシリコンからなる単
結晶半導体部を有する基板を与える工程 （へ）　所定パターンの装首隔離領域を与えて、前記単
結晶半導体部の所定位置にある分離モート領域を画定す
る工程、 （ロ）　そのゲートが第１のパターン形成７ｙｊ膜導電
性層の各部によって形成されるように絶縁ゲート電界効
果トランジスタを前記モート領域内の所定位置に形成す
る工程、 幼　前記第１のパターン形成薄膜導電性層の少なくとも
いくつかの部分上に薄膜絶縁体を備える工程、 （ｅ）　　はぼチタンからなる金属を全体的に被着する
工程 （ｆ）　　パターン形成薄膜キャップ層を備えて前記金
属層のいくつかの部分を被覆し、また比較的高い固有容
量値が望まれる所定の位置において前記第１のパターン
形成薄膜導電性層上の前記薄膜絶縁体の少なくともいく
つかの位置上の前配金Ｉｉ！層の各部をも被着し、また
窒素雰囲気中で前記基板おにび前記金属を加熱して露出
シリコンと接触した前記金属層の各部がシリコンと反応
して珪化チタンを形成するように、前記キャップ層によ
って露出された金属の各部が前記゛窒素雰囲気と反応し
てその金属層の表面で大きな割合の窒化チタンを含む材
料を形成するようにする工程、およびＱ）　前記キャッ
プ層によって被着されない前記金属層の各部をエツチン
グ除去して所定パターンの局部相互接続を与える工程、 を含む前記方法。

（４２）第（４１）項に記載された方法において、ざら
に、 （へ）　前記キャップ層の残りの部分を除去する工程、
および （ｉ）　　前記金属層の残りの部分を窒素含有雰囲気中
でアニールする工程、 を含む方法。

（４３）集積回路を製造する方法であって、（ａ）　　
少なくともいくつかの表面領域で主にシリコンからなる
単結晶半導体部を有する基板を与える工程、 （へ）　所定パターンの装置隔離領域を与えて、前記単
結晶半導体部の所定位置にある分離モート領域を画定す
る工程、 （ロ）　多結品でかつ３０原子％を越えるシリコンを含
む第１のパターン形成簿膜導電性層の各部によってゲー
トが形成される絶縁ゲート電界効果トランジスタを前記
モート領域内に形成する工程、ゆ　前記第１のパターン
形成薄膜導電性層の少なくともいくつかの部分上に薄膜
絶縁体を備える工程、 （ｅ）　　金属を全体的に被着する工程、（「）　　前
記金属と接触した前記半導体および前記第１の導電性層
の全ての部分は珪化物を形成するように反応し、 前記金属の′ｆ！ｊ電性反応生成物は第２のパターン形
成簿膜導電性層を構成づるように適所に残され、前記第
２の導電性層が前記第１の層上の前記簿膜絶縁体上にか
ぶさる全ての位置で、その第２の導電性層が第１導電性
層に対して比較的高い固有容量を有する、 という条件の上で前記基板および金属を加熱し、その導
電性生成物を所定のパターンにエツチング除去する工程 を含む前記方法。

（４４）集積回路であって、 基板、 露出半導体材料の所定のモート領域を画定する装置隔離
領域、 前記モート領域の表面近くの第１の複数の能動装置にし
て、ゲートとして第１のパターン形成薄膜導電性層の各
部を含む絶縁ゲート電界効果トランジスタを有する能動
装置、および 主として窒化チタンからなる第２のパターン形成薄膜導
電性層にして、 前記第２のＭＳ電性層のいくつかの部分は前記モート領
域の所定の各部とオーミック接触し、前記第２の導電性
層のいくつかの部分は前記モート領域の少なくともいく
つかの部分上め比較的薄い薄膜絶縁体上を覆って前記モ
ー１〜領域の表面近くに第２の複数個の能動装置を画定
し、その第２の能１ＩＩＩ＋装置はゲートとして前記第
２のパターン形成薄膜導電性層の各部を含む絶縁ゲート
電界効果１〜ランジスタからなり、また第１の能ＩＪｌ
ｌ装置のグー１〜絶縁体の酸化物等化物の厚さの１５０
％を越えるゲート絶縁体の酸ｉヒ物等化カミを有する、
前記第２のパターン形成薄膜Ｓ電性層、を右する前記集
積回路。

（４５）集積回路の製造方法であって、（ω　少なくと
もいくつかの表面領域で主にシリコンからなる単結晶半
導体部を有する基板を与える工程、 （ハ）　所定パターンの装置隔離領域を与えて、前記単
結晶半導体部の所定位置にある分離モート領域を画定す
る工程、 （ロ）　第１のパターン形成薄膜導電性層の各部によっ
てゲートが形成される第１の複数の絶縁ゲーＩ・電界効
果トランジスタを前記モート領域内の所定位置に形成す
る工程、 幼　前記第１のパターン形成薄膜導電性層の少なくとも
いくつかの部分上に薄膜絶縁体を備え、また前記各モー
ト領域内の第２の複数個の絶縁グー１〜電界効果トラン
ジスタの所定の位置ヒに薄膜絶縁体を備える工程、 （ｅ）　　はぼチタンからなる金属を全体的に被着Ｊる
工程 （０前記基板および金属を窒素含有雰囲気中で加熱して
、前記金属の一部は前記基板の露出部と反応して珪化チ
タンを形成し、前記金属の伯の部分は前記窒素雰囲気と
反応して大きな割合の窒化チタンを含む層をその表面に
形成するようにする工程、および ＣＯ＞　　前記第２１〜ランジスタ位冒上の前記薄膜導
電体の少なくともいくつかの位首で適所に前記窒化チタ
ン層のいくつかの部分を残して前記トランジスタのゲー
１〜を画定しながら、前記窒化チタン層の所定位置をエ
ッチして所定パターンの局部相互接続体を備える工程、 を含む前記方法。

（４６）第（４５）項に記載され１ｃ方法において、前
記第２トランジスタの位置上の前記薄膜導電体の前記部
分は二酸シリコンで、３００八を越える厚を有する方法
。

（４７）第（４５）項に記載された方法において、前記
第２トランジスタの位置上の前記薄膜絶縁体は主に二酸
化シリコンと窒化シリコンの組合せからなる方法。

（４８）第（４５）項〜第（４７）項に記載された方法
において前記第２トランジスタの位置上の前記薄膜絶縁
体は二酸化シリコン層上に窒化シリコン層を含む方法。

（４９）第（４５）項に記載された方法において、前記
第２トランジスタの位置上の前記薄膜絶縁体は成長さぜ
た二酸化シリコン層上に窒化シリコン層を含む方法。

（５０）集積回路であって、 露出半導体材料の所定のモート領域を画定する装置Ｆａ
離領領域含む基板、 前記モート領域の表面近くにある第１の複数の能ωＪ表
装置して、ゲートとして第１のパターン形成薄膜導電性
層の各部を含む絶縁ゲート電界効果１ヘランジスタを有
する能動装置、 Ｊ３よび 主に窒化チタンからなる第２のパターン形成薄膜導電性
層にして、それのいくつかの部分が露出半導体月利の少
なくともいくつかの領域の各部上のグー１〜絶縁体を覆
って第２の複数の能動装置を画定する第２パターン形成
薄膜導電性層、を含み、前記第２の能動装置は前記半導
体材料内のチャンネルによって分離された第１、第２の
ソース／ドレインを有する絶縁ゲート電界効果トランジ
スタを含み、 前記第２の能動装置は前記第２のパターン形成薄膜導電
性層の各部分をゲートとして含み、各ゲートは、前記第
１のパターン形成薄膜導電性層の一部を含むゲート端部
延長部によって前記ソース／ドレイン領域の少なくとも
１つから横方向に分離されており、 前記ゲート端部延長部はゲートには容量結合されている
がそこにＤＣ結合はされておらず、また、前記ゲート端
部延長部は前記ソース／ドレインに容量結合されている
がそこにＤＣ結合はされていない、 前記集積回路装置。

（５１）第（５０）項に記載された装置において、前記
各第１の能動装置はそのゲートの側壁に側壁に側壁絶縁
性フィラメントを有し、 前記各第２の能動装置は前記ソース／ドレインに最も近
い前記ゲート端部延長部の側壁上に側壁絶縁性フィラメ
ントを有し、 前記第２の能動装置の前記ゲート端部延長部の側壁上の
前記側壁絶縁性フィラメントは前記第１の能動装置の前
記側壁絶縁性フィラメントとほぼ同じ寸法を有する、 前記装置。

（５２）第（５１）項に記載された装置において、前記
ゲート端部延長部はその両側の側壁上に前記側壁絶縁性
フィラメントを有する、装置。

（５３）第（５０）項に記載された装置において、前記
各第１の能動装置は、前記半導体のソース／ドレイン部
と前記ゲートの下にある半導体の部分との間で横方向に
延びる低濃度ドープドレイン延長領域を含み 前記各第２の能動装置は、前記ソース／ドレイン部と前
記ゲート端部延長部の下にある前記半導体の部分との間
で横方向に延びる低濃度ドープドレイン延長領域を含み
、 前記第２の能動装置の前記低濃度ドープドレイン領域は
前記第１の能りＪ装買の低濃度ドープ領域とほぼ同じ寸
法を有している、 前記装置。

（５４）　　Ｍ　（５０）項に記載された装置において
、前記第１の能動装置の前記ゲートは第１のゲ−ト絶縁
性層によって前記半導体から隔離され、前記第２の能動
装置の前記ゲート端部延長部は前記第１のグー１〜絶縁
性層の他の各部によって前記半導体から隔離され、 ボ１記第１のゲート絶縁性層の絶縁体厚の１５０％を越
える絶縁体厚を有する第２のゲート絶縁性層によって前
記第２の能ＩＪＪ装置の前記ゲートは前記半導体から隔
離されている、 前記装置。

（５５）第（５０）項に記載された装置において、前記
第２の各能動装置は第１、第２両方の前記ゲート端部延
長部を含む、装置。

（５６）第（５０）項に記載された装置において、前記
第２の各能動装置は、相互にＤＣ結合されていない第１
、第２両方の前記ゲート端部延長部を含む、装置。

（５７）第（５６）項に記載されたＶＡ＠において、前
記ゲート端部延長部の少なくとも１つは前記チャンネル
の上にない少なくとも１つの位置で前記ゲートと容量的
に結合され、前記第１のゲート端部の前記ゲー１−への
容量結合は前記第２のゲート端部延長部の前記ゲートへ
の容量結合と同じではない、装置。

（５８）第（５０）項に記載された装置において、前記
グーｌ延長部延良部は前記チＡ７ンネルの上にない少な
くとも１つの位置で前記ゲートに容量結合されている装
置。

（！ｉ９）　　集積回路メモリであって、露出半導体材
料のモート領域を画定する装置隔１１１領域を含む基板
、 複数個のメモリセルにして、各セルが 前記モー１〜各領域においてチャンネル、第１、第２の
ソース／ドレインを有する絶縁ゲート電界効果パストラ
ンジスタと、 下板、容量絶縁体およびその下板から容量絶縁体によっ
て絶縁された上板を有し、それらの板は前記装置Ｆ８離
領域のほぼ全体を覆う、記憶容量を含み、 前記パストランジスタの前記第１のソース／ドレインは
局部相互接続体を介して前記記憶容量の前記上板に接続
されている、前記メモリセル、を含み、 前記パストランジスタの各ゲートおよび前記各容積の前
記下板は、多結晶でかつ３０原子％を越えるシリコンを
含む第１のパターン形成薄Ｖ！導電性層の各部分を含み
、 前記局部相互ＷＬｖｃ体および前記各容量の上板は、主
に窒化チタンからなる第２のパターン形成簿膜導電性層
の各部分を含み、また、 前記バス１〜ランジスタの各部２のソース／ドレインに
接続された少なくとも１つのビットライン、および 前記パストランジスタの各ゲートに接続された少なくと
も１つのワードライン を含む１１を２集積回路メモリ。

（６０）第（５９）項に記載された装置にＪ５いて、前
記第２の導電性層は主として窒化チタンを含み、また少
なくとも５原子％の酸素も含む装置。

（６１）第（５９）項に記載された装置において、前記
第２の導電性層は２０００人未満の厚さである、装置。

（６２）第（５９）項に記載された装置において、前記
第２の導電性層は主として窒化チタンからなる装置。

（６３）第（５９）項に記載された装置において、前記
第１の導電性薄膜層は主にシリコンからなる装置。

（６４）第（５９）項に記載さ机た装置において、前記
第１の導電性薄膜層は珪化物層からなる装置。

（６５）第（５９）項〜第（６４）項に記載された装置
において、所定位置にある前記第１の４電性層の前記１
１化物と前記第２の導電性層がオーミック接触する装置
。

（６６）集積回路メモリであって、 結晶半導体材料の領域を含む基板、 複数個のメモリセルにして、各セルが 前記半導体材料内においてチャンネル、第１、第２のソ
ース／トレインを有する絶縁ゲート電界効果パストラン
ジスタと、 下根、容量絶縁体おにびその下板から容量絶縁体によっ
て絶縁された上板を有し、前記■板は前２半導体４４石
の上に横置され、フィールド板絶縁体によってそこから
隔１１８１１されている前記メ［リレルを含み、 前記パストランジスタの各ゲートおよび前記各容量の前
記下板は、多結晶でかつ３０原子％を越えるシリコンを
含む第１のパターン形成Ａ９導電電性層の各部を含み、 前記局部相互接続体および前記各容量の上板は、主に窒
化チタンからなる第２のパターン形成薄膜導電性層の各
部分を含み、また、 前記パス１−ランリスタの冬用２のソース／ドレインに
接続された少なくとも１つのビットライン、および 前記パストランジスタの各ゲートに接続された少なくと
も１つのワードライン を含む前記集積回路。

（６７）集積回路であって、 基板、 露出半導体材料の所定のモート領域を画定する装置隔離
領域、 前記モート領域の表面近くにある複数の能動装置にして
、多結晶でかつ３０原子％を越えるシリコンを含む第１
０簿股導電性層によって前記モートの前記半導体領域の
表面上の前記能動装置の各部が形成される能動装置、 主として窒化チタンからなるパターン形成薄膜を含む局
部相互接続層にして、その各部が所定の電気回路構成に
従がって前記能動装置の各部とオーミック接触した局部
相互接続層、 各部が所定の電気回路構成に従って前記能動装置の各部
とオルミック接触したパターン形成薄膜金属相互接続層
、および 少なくとも１つの容量にして、各容量は前記第１の薄膜
導電性層の各部を含む第１の板、その第１板の上に被覆
されかつそこから絶縁され、前記パターン形成局部相互
接続ｉ１膜層の各部を含む第２の板および その第２板の上に被覆されかつそこから絶縁され、前記
金属相互接続層の各部を含む第３の板を含む容量、 を含む前記！１１回路。

（６８）第（６７）項の装置において、前記金属層の前
記部分の少なくともいくつかは前記局部相互接続層の垂
直介在部を介して前記能動装置の各部とオーミック接触
する装置。

（６９）第（６７）項に記載された装置において、前記
相互接続層は前記各能動装置とオーミック接触するよう
前記第２板の少なくともいくつから直接に延びる装置。

（７０）第（６７）項に記載された装置において、前記
第２板から第３板への固有容量は前記第２板から第１板
へのそれの１／２を越えている装置。

（７１）第（６７）項に記載された装置において、前記
第２板から第３板への固有容量は前記第２板から第１板
へのそれの１／２を越え、第１板と第３板は接続されて
いる装置。

（７２）第（６７）項に記載された装置において、前記
第１板と第３板は接続されている装置。

（７３）第（６７）項に記載された装置において、前記
金属相互接続層は主にアルミニウムを含む装置。

（７４）集積回路の製造方法であって、（２）　少なく
ともいくつかの表面領域で主にシリコンからなる単結晶
半導体部を有する基板を与える工程、 ０　所定パターンの装置隔１１１ｆｆｉ域を与えて、前
記単結晶半導体部の所定位置にある分離モト領域を画定
する工程、 （ハ）　第１のパターン形成薄膜導電性層の各部によっ
てゲートが形成される絶縁ゲート電界効果トランジスタ
を前記モート領域内の所定位置に形成する工程、 ■　前記第１のパターン形成薄膜７ｓ電性層の少なくと
もいくつかの部分上に第１の容量絶縁体を備える工程、 （０）　　はぼチタンからなる金属を全体的に被着する
工程、 （「）前記基板および金属を窒素含有雰囲気中で加熱し
て、前記金属の一部は前記基板の露出部と反応して珪化
チタンを形成し、前記金属の他の部分は前記窒素雰囲気
と反応して大きな割合の窒化チタンを含む層をその表面
に形成するようにする工程、 （ロ）　所定の容量位置上において前記第１のパターン
形成薄膜導電性層上の前記第１の容量絶縁体の少なくと
もいくつかの位Ｖノ上の適所に前記窒化チタン層の各部
を残しながら、前記窒化チタン層の所定位置をエッチし
て所定パターンの局部相互接続体を備える工程、 を含む前記方法。

（へ）　前記能動装置および前記容量位置のほとんど全
部を被覆する居間絶縁体を備える工程、（ｉ）　　前記
層間絶縁体の第１の部分を除去して前記容量位置の少な
くともいくつかを露出し、ざらに第２の容量絶縁体を被
着する工程。

Ｏ）　前記層間絶縁体の第２の部分を除去して所定のオ
ーミック接触位置を露出する工程およびＱ　金属を被着
、エッチして所定形状のＦ７ＩＪＩＦＪ金属相互接続層
を画定し、前記各容量位置上の絶縁容量上板を画定する
工程 を含む前記方法。

【図面の簡単な説明】

第１ａ図は本発明によるサンプル浮遊ゲートメモリを示
す。 第１ｂ図は、第１ａ図に示されたようなメモリヒルアレ
イとともに共通チップ上で集積化されてアドレス指定、
検知論理を与えるＣＭＯ８周′！１論理装置のサンプル
実施例を示す。 第１Ｃ図は本発明による別のサンプル浮遊ゲートメモリ
セルを示す。 第２ａ図は、ＴｉＮ上板とポリシリコン下板を有する容
量を含む、本発明の別の部類の実施例によるサンプルア
ナログ回路を示し、第２ｂ図はＴｉＮ上板と（ソース／
ドレインインブラントでドープされた）高濁度ドープシ
リコン基板内の下板を有する容１を含む別のサンプルア
ナログ回路を示す。 第３図は本発明によるサンプル電気的消去可能不揮発性
メモリセルを示す。 第４ａ図および第４ｂ図は、ルベルだけのポリシリコン
が必要な、本発明ににって形成されたＤＲＡＭｔ？ルの
例を示す。 第５図は、ゲートが主に窒化チタンからなり、（図示の
例で）スプリットゲート構造が用いられている、本発明
のいくつかの実施例によるサンプル絶縁ゲー１−電界効
果トランジスタを示す。 第６図は、容量スタックを有する、本発明の一部類の実
施例の１つを示す。 １３４．１３８，１５２，４０８，８０８．８０８′・
・・・・・ソース／ドレイン；１２０・・・・・・浮遊
ゲート １２４・・・・・・第１パターン形成薄膜導電性層、１
３２・・・・・・層間絶縁体 １２９・・・・・・第２パターン形成薄膜導電性層１４
２・・・・・・制御ゲート １４０・・・・・・局部相互接続体 ５０６、　ゲート ５０４、　ゲート端部延長部

Claims (1)

【特許請求の範囲】
1. （１）基板、 露出した半導体材料の所定のモート領域を画定する装置
   隔離領域、 そのモート領域の表面近くにあり、第１のパターン形成
   薄膜導電性層の部分を含む複数の能動装置、および 主として窒化チタンからなるパターン形成薄膜を含む局
   部相互接続層にして、 そのパターン形成局部相互接続薄膜のいくつかの部分は
   前記装置隔離領域上で前記モート領域の所定の部分を相
   互接続し、 前記パターン形成局部相互接続薄膜のいくつかの部分は
   前記第１のパターン形成薄膜導電性層の少なくともいく
   つかの各部上に比較的薄い薄膜を重ねて容量を画定する
   前記局部相互接続層、を有する集積回路装置。