JPS6062163A - メモリ用半導体装置の製造方法 - Google Patents
メモリ用半導体装置の製造方法Info
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- JPS6062163A JPS6062163A JP58169147A JP16914783A JPS6062163A JP S6062163 A JPS6062163 A JP S6062163A JP 58169147 A JP58169147 A JP 58169147A JP 16914783 A JP16914783 A JP 16914783A JP S6062163 A JPS6062163 A JP S6062163A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は不揮発性半導体装置の製造に用いて好適なメモ
リ用半導体装置の製造方法に関するものである。
リ用半導体装置の製造方法に関するものである。
一般に７０−ティングゲートを備える不揮発性の半導体
装置ではこれらの各ゲートを多結晶シリコンで形成し℃
いる。この動作速度の向上を図るためには、近年ＭＩＳ
型電界効果トランジスタのゲート電極に使用されている
ようなメタル或はメタルシリサイドを前記コントロール
ゲートに使用することが考えられる。
装置ではこれらの各ゲートを多結晶シリコンで形成し℃
いる。この動作速度の向上を図るためには、近年ＭＩＳ
型電界効果トランジスタのゲート電極に使用されている
ようなメタル或はメタルシリサイドを前記コントロール
ゲートに使用することが考えられる。
ところで、不揮発性半導体装置では、フローティングゲ
ートに蓄積した電荷の保持性を向上させるために７０−
ティングゲートを熱酸化膜で覆うことが通常行なわれて
いる。このため、本発明者の検討によれば、コントロー
ルゲートなメタルやメタルシリサイドで形成したときに
は酸化膜を形成する際にコントロールゲートも酸化され
るため、ゲート抵抗が増大し、本来の目的である高速化
が達成できなくなる。このような抵抗の増大は特に段差
（ステップ）部において著しい。
ートに蓄積した電荷の保持性を向上させるために７０−
ティングゲートを熱酸化膜で覆うことが通常行なわれて
いる。このため、本発明者の検討によれば、コントロー
ルゲートなメタルやメタルシリサイドで形成したときに
は酸化膜を形成する際にコントロールゲートも酸化され
るため、ゲート抵抗が増大し、本来の目的である高速化
が達成できなくなる。このような抵抗の増大は特に段差
（ステップ）部において著しい。
本発明の目的は７０−ティングゲートを酸化膜または窒
化膜で覆ってデータ保持性能の向上を図る一方で、コン
トロールゲートの抵抗の増大を防止して高速動作を可能
にするメモリ用半導体装置の製造方法を提供することに
ある。
化膜で覆ってデータ保持性能の向上を図る一方で、コン
トロールゲートの抵抗の増大を防止して高速動作を可能
にするメモリ用半導体装置の製造方法を提供することに
ある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、メタルやメタルシリサイド等からなるコント
ロールゲート上にシリコン窒化（ナイトライド）膜を形
成しておき、その上でゲート部のバターニングと酸化ま
たは窒化を行なってコントロールゲートなシリコン酸化
膜またはシリコン窒化膜で覆うことにより、コントロー
ルゲートの酸化または窒化を防止して抵抗の増大を防ぎ
、高速動作を可能にする一方でデータ保持性の向上を達
成するものである。
ロールゲート上にシリコン窒化（ナイトライド）膜を形
成しておき、その上でゲート部のバターニングと酸化ま
たは窒化を行なってコントロールゲートなシリコン酸化
膜またはシリコン窒化膜で覆うことにより、コントロー
ルゲートの酸化または窒化を防止して抵抗の増大を防ぎ
、高速動作を可能にする一方でデータ保持性の向上を達
成するものである。
〔実施例１〕
第１図は本発明によるＥ Ｐ ＲＱ Ｍ （Ｅｒａｓａ
ｂｌｅＰｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）の製造方法
をその工程に沿って示す断面図である。
ｂｌｅＰｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）の製造方法
をその工程に沿って示す断面図である。
先ず第１図ｔａ＞のようにｐ型シリコン基板１の主面に
その表面の選択酸化によってフィールド酸化膜（ｓｉ□
、膜）２を形成して素子形成領域を形成する。この後、
このフィールド酸化膜２以外の領域上に薄いシリコン酸
化膜３を基板の熱酸化によりゲート絶縁膜として形成す
る。この後基板上全体に例えばＣＶＤ法（気相化学反応
法）により第１の多結晶シリコン層４を形成し、かつこ
れに燐等の不純物をドープさせて低抵抗化させる。
その表面の選択酸化によってフィールド酸化膜（ｓｉ□
、膜）２を形成して素子形成領域を形成する。この後、
このフィールド酸化膜２以外の領域上に薄いシリコン酸
化膜３を基板の熱酸化によりゲート絶縁膜として形成す
る。この後基板上全体に例えばＣＶＤ法（気相化学反応
法）により第１の多結晶シリコン層４を形成し、かつこ
れに燐等の不純物をドープさせて低抵抗化させる。
次に、多結晶シリコン層をフローティングゲートとして
形成するために、図示しない一部をフォトレジストをマ
スクとするエツチングにより除去する。これによって、
長方形状のフローティングゲートの四辺（端部）のうち
、フィールド酸化膜２上に位置し、後述するコントロー
ルゲートの延在する方向に直交する方向の二辺（端部）
が規定される。
形成するために、図示しない一部をフォトレジストをマ
スクとするエツチングにより除去する。これによって、
長方形状のフローティングゲートの四辺（端部）のうち
、フィールド酸化膜２上に位置し、後述するコントロー
ルゲートの延在する方向に直交する方向の二辺（端部）
が規定される。
コントロールゲートが延在する方向に直交する方向の端
部のみが規定（バターニング）された多結晶シリコン層
４０表面にシリコン酸化膜（Ｓｔｏｗ膜）５を形成する
。この方法としては、多結晶シリコン層４０表面の熱酸
化が用いられる。このとき、少なくともゲート酸化膜３
上は多結晶シリコン層４によって覆われている。なお、
シリコン酸化膜５はＣＶＤ法によって形成してもよい。
部のみが規定（バターニング）された多結晶シリコン層
４０表面にシリコン酸化膜（Ｓｔｏｗ膜）５を形成する
。この方法としては、多結晶シリコン層４０表面の熱酸
化が用いられる。このとき、少なくともゲート酸化膜３
上は多結晶シリコン層４によって覆われている。なお、
シリコン酸化膜５はＣＶＤ法によって形成してもよい。
更にその上にはスパッタリング法によりモリブデンシリ
サイド層６を形成し、次いでその上にＣＶＤ法によりシ
リコンナイトライド層（Ｓｉ３Ｎ４）７を形成する。
サイド層６を形成し、次いでその上にＣＶＤ法によりシ
リコンナイトライド層（Ｓｉ３Ｎ４）７を形成する。
次に、第１図（ｂ）のようにシリコンナイトライド層７
上に形成したホトレジスト８をコントロールゲート（お
よびワード線）形状にバターニングした後、これをマス
クとして前記シリコンナイトライド層７、モリブデンシ
リサイド層６、シリコン酸化層５および多結晶シリコン
層４を順次エツチングし、コントロールゲート（および
ワード線）を形成する。すなわち、このエツチングにょ
っ℃、フローティングゲートとワード線の一部であるコ
ントロールゲートカラ形成される。長方形状の７０−テ
ィングゲートは、コントロールゲートの延在する方向の
二辺（端部）が規定される。この端部はコントロールゲ
ートの端部に一致する。モリブデンシリサイド層６″は
、フローティングゲートで覆うように形成されてコント
ロールゲートとして働くとともに、フィールド酸化膜２
上に延在されてワード線として働く。
上に形成したホトレジスト８をコントロールゲート（お
よびワード線）形状にバターニングした後、これをマス
クとして前記シリコンナイトライド層７、モリブデンシ
リサイド層６、シリコン酸化層５および多結晶シリコン
層４を順次エツチングし、コントロールゲート（および
ワード線）を形成する。すなわち、このエツチングにょ
っ℃、フローティングゲートとワード線の一部であるコ
ントロールゲートカラ形成される。長方形状の７０−テ
ィングゲートは、コントロールゲートの延在する方向の
二辺（端部）が規定される。この端部はコントロールゲ
ートの端部に一致する。モリブデンシリサイド層６″は
、フローティングゲートで覆うように形成されてコント
ロールゲートとして働くとともに、フィールド酸化膜２
上に延在されてワード線として働く。
次いで、これを酸素雰囲気において軽く（ライト）酸化
させる。これにより、第１図（Ｃ）のように多結晶シリ
コン層４とモリブデンシリサイド層６の露呈された側面
が酸化され、これにより側面にシリコン酸化膜（Ｓｉ０
２膜）９が形成される。このとき、モリブデンシリサイ
ド層６の上面はシリコンナイトライド層７により被覆さ
れているために上面が酸化されることはない。
させる。これにより、第１図（Ｃ）のように多結晶シリ
コン層４とモリブデンシリサイド層６の露呈された側面
が酸化され、これにより側面にシリコン酸化膜（Ｓｉ０
２膜）９が形成される。このとき、モリブデンシリサイ
ド層６の上面はシリコンナイトライド層７により被覆さ
れているために上面が酸化されることはない。
したがって層厚（膜厚）が比較的に小さいステップ部に
おける酸化による抵抗の増大が防止できる。また、この
ライト酸化により、フローティングゲートとしての多結
晶シリコン４とコントロールゲートとしてのモリブデン
シリサイド６は側面がシリコン酸化膜９により被覆され
る。
おける酸化による抵抗の増大が防止できる。また、この
ライト酸化により、フローティングゲートとしての多結
晶シリコン４とコントロールゲートとしてのモリブデン
シリサイド６は側面がシリコン酸化膜９により被覆され
る。
次に、ヒ素や燐等の不純物を全面にイオン打込みして素
子形成領域のシリコン基板１にイオン打込層を形成し、
所定の熱処理を行なうことにより、第１図（ｄｌのよう
にソース領域又は、ドレイン領域１０．１１を形成する
。次いで、全面にリンシリケートガラス（ＰＳＧ）等の
層間絶縁層１２をＣＶＤ法により形成し、その上で層間
絶縁層１２に開窓されたコンタクトホール１３を形成し
かりＭ配線層１４を形成することにより第１図（ｅｌに
示すような不揮発性半導体装置を構成することができる
。この後、保護膜としてＰＥＧ膜又ｔＸｓｉｏ２膜等を
表面に形成して半導体装置を完成する。
子形成領域のシリコン基板１にイオン打込層を形成し、
所定の熱処理を行なうことにより、第１図（ｄｌのよう
にソース領域又は、ドレイン領域１０．１１を形成する
。次いで、全面にリンシリケートガラス（ＰＳＧ）等の
層間絶縁層１２をＣＶＤ法により形成し、その上で層間
絶縁層１２に開窓されたコンタクトホール１３を形成し
かりＭ配線層１４を形成することにより第１図（ｅｌに
示すような不揮発性半導体装置を構成することができる
。この後、保護膜としてＰＥＧ膜又ｔＸｓｉｏ２膜等を
表面に形成して半導体装置を完成する。
第２図（Ａ） 、 （Ｂｌは第１図（ａ）〜（ｅｌに示
した工程により製造した本発明によるＥＰＲＯＭの具体
例を示しており、第２口頭は平面図で図面の簡略化のた
め層間の絶縁膜は省略しである。第２図（Ｂｌはへ図の
ＢＢ線断面図である。前記の第１図＋ｅｌは第２図（Ａ
）のＡＡ線断面に相当し、第１図ｔａ）〜（ｅ）はこの
断面各工程における休憩を示すものである。これらの図
において、第１図ｊと同一の部分には同一符号を符し、
その説明を省略する。
した工程により製造した本発明によるＥＰＲＯＭの具体
例を示しており、第２口頭は平面図で図面の簡略化のた
め層間の絶縁膜は省略しである。第２図（Ｂｌはへ図の
ＢＢ線断面図である。前記の第１図＋ｅｌは第２図（Ａ
）のＡＡ線断面に相当し、第１図ｔａ）〜（ｅ）はこの
断面各工程における休憩を示すものである。これらの図
において、第１図ｊと同一の部分には同一符号を符し、
その説明を省略する。
ワード線の一部であるコントロールゲート６は図中横方
向に延在している。この下部に二点鎖線で示すフローテ
ィングゲート４が設けられている。
向に延在している。この下部に二点鎖線で示すフローテ
ィングゲート４が設けられている。
この２つのゲート電極の両側にソース、トレイン領域と
してのＮ＋＋半導体領域１０．１１が設けられている。
してのＮ＋＋半導体領域１０．１１が設けられている。
メモリ素子としてのフローティングゲート型ＭＩＳＦＥ
ＴＱＭは、コントロールゲート６、フローティングゲー
ト４．これらの間の絶縁膜５．ゲート酸化膜３．ソース
・ドレイン領域１０．１１とからなる。Ｎ＋型領領域１
０隣接する２つのＭＩＳＦＢＴＱＭに共通の領域であり
、ワード線６に直交するデータ線１４にコンタクトホー
ル１３を通して接続される。Ｎ＋型領領域１１０、Ｎ＋
型領領域１１連続した領域で、ＭＩＳＦＥ Ｔ ＱＭの
一つの電極を固定電位たとえば接地電位に接続する配線
領域として用いられる。Ｎ＋型領領域１１０、ＭＩＳＦ
ＥＴＱＭとこの領域を挾んで隣接するメモリ素子として
のＭＩＳＦＥＴ（図示せず）とに共通の領域であり、か
つ、この２つのＭＩＳＦＢＴの接続されたワード線に接
続されている他の複数のＭＩＳＦＥＴＫ共通の領域であ
る。フローティングゲートは、コントロールゲートであ
るワード線の下に、二点鎖線で示すフィールド酸化膜上
の位置まで延びている。二点鎖線で示す端部は、第１図
（ａｌに示した工程でエツチングされ規定される。この
端部も厚い酸化膜５によって、第２図（ｂｌに示すよう
に、完全に覆われている。
ＴＱＭは、コントロールゲート６、フローティングゲー
ト４．これらの間の絶縁膜５．ゲート酸化膜３．ソース
・ドレイン領域１０．１１とからなる。Ｎ＋型領領域１
０隣接する２つのＭＩＳＦＢＴＱＭに共通の領域であり
、ワード線６に直交するデータ線１４にコンタクトホー
ル１３を通して接続される。Ｎ＋型領領域１１０、Ｎ＋
型領領域１１連続した領域で、ＭＩＳＦＥ Ｔ ＱＭの
一つの電極を固定電位たとえば接地電位に接続する配線
領域として用いられる。Ｎ＋型領領域１１０、ＭＩＳＦ
ＥＴＱＭとこの領域を挾んで隣接するメモリ素子として
のＭＩＳＦＥＴ（図示せず）とに共通の領域であり、か
つ、この２つのＭＩＳＦＢＴの接続されたワード線に接
続されている他の複数のＭＩＳＦＥＴＫ共通の領域であ
る。フローティングゲートは、コントロールゲートであ
るワード線の下に、二点鎖線で示すフィールド酸化膜上
の位置まで延びている。二点鎖線で示す端部は、第１図
（ａｌに示した工程でエツチングされ規定される。この
端部も厚い酸化膜５によって、第２図（ｂｌに示すよう
に、完全に覆われている。
以上のようにして形成された不揮発性半導体装置によれ
ば、フローティングゲート４は四周囲をシリコン酸化膜
３．５．９によって被覆されているので、蓄積した電荷
、即ちデータの保持性が向上される。
ば、フローティングゲート４は四周囲をシリコン酸化膜
３．５．９によって被覆されているので、蓄積した電荷
、即ちデータの保持性が向上される。
一方、コントロールゲート６はモリブシリサイド、つま
りメタルシリサイドにて形成されているため動作の高速
化に有効となる。そしてこの場合、コントロールゲート
６の上面はシリコンナイトライド膜７で覆われた状態で
側面のライト酸化が行なわれ℃いるので、上面が酸化さ
れることはなく、したがって第２図（Ｂ）に示すステッ
プ部１５における膜厚の低減による抵抗の増加が生じる
ことばない。
りメタルシリサイドにて形成されているため動作の高速
化に有効となる。そしてこの場合、コントロールゲート
６の上面はシリコンナイトライド膜７で覆われた状態で
側面のライト酸化が行なわれ℃いるので、上面が酸化さ
れることはなく、したがって第２図（Ｂ）に示すステッ
プ部１５における膜厚の低減による抵抗の増加が生じる
ことばない。
なお、実施例では、酸化膜によりフローティングゲート
を覆っているが、アンモニア雰囲気中で熱処理すること
により形成したシリコン窒化膜によりフローティングゲ
ートを覆うことによっても同様の効果が得られる。また
、シリコンナイトライド７は層間絶縁層１２を形成する
前に除去しておいてもよい。
を覆っているが、アンモニア雰囲気中で熱処理すること
により形成したシリコン窒化膜によりフローティングゲ
ートを覆うことによっても同様の効果が得られる。また
、シリコンナイトライド７は層間絶縁層１２を形成する
前に除去しておいてもよい。
〔実施例２〕
第３図は本発明の他の実施例を工程順に示しており、図
中、第１図の実施例と同−若しくは均等な部分には同一
符号および添字を付した同一符号を付している。
中、第１図の実施例と同−若しくは均等な部分には同一
符号および添字を付した同一符号を付している。
先ず、第３図（ａｌに示すように、シリコン基板１上に
多結晶シリコンＭ４．シリコン酸化層５．モリブデンシ
リサイド層６ａおよびシリコ／ナイトライド層７を大略
第１図ｔａ）の場合と同様に形成する。次いで、ホトレ
ジスト８をマスクにして前記シリコンナイトライド層７
．モリブデンシリサイド層６ａおよびシリコン酸化層５
のみをゲート形状にエツチングし、多結晶シリコン層４
はそのまま残存させた第３図（ｂｌの構成とする。
多結晶シリコンＭ４．シリコン酸化層５．モリブデンシ
リサイド層６ａおよびシリコ／ナイトライド層７を大略
第１図ｔａ）の場合と同様に形成する。次いで、ホトレ
ジスト８をマスクにして前記シリコンナイトライド層７
．モリブデンシリサイド層６ａおよびシリコン酸化層５
のみをゲート形状にエツチングし、多結晶シリコン層４
はそのまま残存させた第３図（ｂｌの構成とする。
次に、第３図（Ｃ）のように、全面にシリコンナイトラ
イド層１５を形成し、ゲート形状にエツチングしたシリ
コンナイトライド層７はもとよりモリブデンシリサイド
層５ａ、シリコン酸化層５の側面を被覆する。しかる上
で、ＲＩＥ（反応性イオンエツチング）法によりこのシ
リコンナイトライド層１５をエツチングバックし、更に
多結晶シリコン層４を第３図（ｄ）のようにゲート形状
にエツチングする。
イド層１５を形成し、ゲート形状にエツチングしたシリ
コンナイトライド層７はもとよりモリブデンシリサイド
層５ａ、シリコン酸化層５の側面を被覆する。しかる上
で、ＲＩＥ（反応性イオンエツチング）法によりこのシ
リコンナイトライド層１５をエツチングバックし、更に
多結晶シリコン層４を第３図（ｄ）のようにゲート形状
にエツチングする。
次いで、第３図（ｅ）のように、これを酸化雰囲気内で
酸化させることにより多結晶シリコン層４はその露呈面
が酸化され、シリコン酸化膜９が形成される。以下、前
例と同様にソース又はドレイン領域１０．１１を形成し
、かつＰＳＧ膜等の層間絶縁層１２ 、 Ａ４配線層１
４を形成することにより第３図（ｆｌに示１不揮発性半
導体装置（ＥＦＲＯＭ）が構成されることになる。
酸化させることにより多結晶シリコン層４はその露呈面
が酸化され、シリコン酸化膜９が形成される。以下、前
例と同様にソース又はドレイン領域１０．１１を形成し
、かつＰＳＧ膜等の層間絶縁層１２ 、 Ａ４配線層１
４を形成することにより第３図（ｆｌに示１不揮発性半
導体装置（ＥＦＲＯＭ）が構成されることになる。
このような構成によれば、フローティングゲート４はそ
の四周囲がシリコン酸化膜３．５．９により被覆されて
いるのでデータ保持性は向上される。一方、コントロー
ルゲート６ａはモリブデンシリサイドからなりしかもシ
リコンナイトライド層７，１５によって被覆されでいる
ので、その上面および側面は全く酸化されることはなく
、抵抗の増加を確実に防止して動作の高速化を達成する
ことができる。また、実施例１と同様酸化膜の代わりに
窒化膜を使用することも可能である。
の四周囲がシリコン酸化膜３．５．９により被覆されて
いるのでデータ保持性は向上される。一方、コントロー
ルゲート６ａはモリブデンシリサイドからなりしかもシ
リコンナイトライド層７，１５によって被覆されでいる
ので、その上面および側面は全く酸化されることはなく
、抵抗の増加を確実に防止して動作の高速化を達成する
ことができる。また、実施例１と同様酸化膜の代わりに
窒化膜を使用することも可能である。
なお、実施例１および実施例２では、コントロールゲー
トとしてモリブデンシリサイドを用い℃いるが、タング
ステンシリサイド等の他の高融点メタルシリサイド層、
またはモリブデン、タングステン等の高融点のメタルあ
るいは、多結晶シリコン層とメタルシリサイド層または
、メタル層の二重層であってもよい。
トとしてモリブデンシリサイドを用い℃いるが、タング
ステンシリサイド等の他の高融点メタルシリサイド層、
またはモリブデン、タングステン等の高融点のメタルあ
るいは、多結晶シリコン層とメタルシリサイド層または
、メタル層の二重層であってもよい。
（１） コントロールゲートを構成するメタルやメタル
シリサイドの上面にシリコンナイトライド層を形成した
上で、ゲートを酸化または窒化させてゲート、特にフロ
ーティングゲートを酸化膜または窒化膜で覆っているの
で、コントロールゲートの上面の酸化または窒化を防止
できる。
シリサイドの上面にシリコンナイトライド層を形成した
上で、ゲートを酸化または窒化させてゲート、特にフロ
ーティングゲートを酸化膜または窒化膜で覆っているの
で、コントロールゲートの上面の酸化または窒化を防止
できる。
（２） コントロールゲートの上面のみならずエツチン
グ後に露呈される側面をもシリコンナイトライド層で覆
った上でフローティングゲートの酸化または窒化を行な
うので、コントロールゲートの上面、側面を全く酸化ま
たは窒化させることはない。
グ後に露呈される側面をもシリコンナイトライド層で覆
った上でフローティングゲートの酸化または窒化を行な
うので、コントロールゲートの上面、側面を全く酸化ま
たは窒化させることはない。
（３） コントロールゲートなメタルやメタルシリサイ
ドにて構成すると共にその酸化または蟹化な防止するこ
とができるので、ゲート抵抗の増大を防いで動作の高速
化を達成できる。
ドにて構成すると共にその酸化または蟹化な防止するこ
とができるので、ゲート抵抗の増大を防いで動作の高速
化を達成できる。
（４１フローティングゲートを酸化膜または窒化膜で覆
っているので、データ保持性を向上することができる。
っているので、データ保持性を向上することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である不揮発性半導体装置
に適用した場合について説明したが、それに限定される
ものではな（ＩＣメモリ全般に適用することができる。
をその背景となった利用分野である不揮発性半導体装置
に適用した場合について説明したが、それに限定される
ものではな（ＩＣメモリ全般に適用することができる。
第１図（ａｌ〜（ｅ）は本発明の第１実施例の工程断面
図、 第２図（ａ）および（ｂ）は製造された半導体装置の平
面図および断面図、 第３図（ａトベｆ）は他の実施例の工程断面図である。 １・・・シリコン基板、４・・・多結晶シリコン層（フ
ローティングゲート）、５・・・シリコン酸化層、６・
・・モリブデンシリサイド層（コントロールゲート）、
６ａ・・・タングステン層（コントロールケート）、７
・・・シリコンナイトライド層、９・・・シリコン酸化
膜、１０・・・ソース領域、１１・・・ドレイン領域、
１２＃＄ｆＲに４Ｉｗｉ± １＆橋明夫 第 １ 図 第 １ 図 第 ２ 図
図、 第２図（ａ）および（ｂ）は製造された半導体装置の平
面図および断面図、 第３図（ａトベｆ）は他の実施例の工程断面図である。 １・・・シリコン基板、４・・・多結晶シリコン層（フ
ローティングゲート）、５・・・シリコン酸化層、６・
・・モリブデンシリサイド層（コントロールゲート）、
６ａ・・・タングステン層（コントロールケート）、７
・・・シリコンナイトライド層、９・・・シリコン酸化
膜、１０・・・ソース領域、１１・・・ドレイン領域、
１２＃＄ｆＲに４Ｉｗｉ± １＆橋明夫 第 １ 図 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、絶縁ゲート型の構造を有するメモリ用半導体装置の
製造に際し、ゲートはメタル或はメタルシリサイドの層
上にシリコンナイトライド層を積層した上でこれらをパ
ターニングした後酸化または窒化することを特徴とする
メモリ用半導体装置の製造方法。 ２、ゲートはフローティングゲートとコントロールゲー
トとからなり、コントロールゲートの一部または全部を
メタル或はメタルシリサイドにて形成し、フローティン
グゲートを多結晶シリコンにて形成し、前記コントロー
ルゲートの上面にシリコンナイトライド層を積層した上
でコントロールゲート、フローティングゲートを順次パ
ターニングし、かつフローティングゲートのエツチング
面を酸化または窒化させてなる特許請求の範囲第１項記
載のメモリ用半導体装置の製造方法。 ３、ゲートはフローティングゲートとコントロールゲー
トとからなり、コントロールゲートの一部または全部を
メタル或はメタルシリサイドにて形成し、フローティン
グゲートを多結晶シリコンにて形成し、前記コントロー
ルゲートの上面にシリコンナイトライド層を積層した上
でこれをパターニングし、かつそのエツチング面をシリ
コンナイトライドで覆った後に７０−ティングゲートを
パターニングし、かつそのエツチング面を酸化または窒
化してなる特許請求の範囲第１項記載のメモリ用半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169147A JPS6062163A (ja) | 1983-09-16 | 1983-09-16 | メモリ用半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169147A JPS6062163A (ja) | 1983-09-16 | 1983-09-16 | メモリ用半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6062163A true JPS6062163A (ja) | 1985-04-10 |
Family
ID=15881154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169147A Pending JPS6062163A (ja) | 1983-09-16 | 1983-09-16 | メモリ用半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062163A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163188A (ja) * | 1986-01-14 | 1987-07-18 | Matsushita Electric Ind Co Ltd | Ｉｃカ−ドリ−ドライト装置 |
| JPS62252974A (ja) * | 1986-03-07 | 1987-11-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置 |
| US5397723A (en) * | 1990-07-13 | 1995-03-14 | Kabushiki Kaisha Toshiba | Process for forming arrayed field effect transistors highly integrated on substrate |
| US11178776B2 (en) | 2015-02-06 | 2021-11-16 | Masimo Corporation | Fold flex circuit for LNOP |
| US11437768B2 (en) | 2015-02-06 | 2022-09-06 | Masimo Corporation | Pogo pin connector |
-
1983
- 1983-09-16 JP JP58169147A patent/JPS6062163A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163188A (ja) * | 1986-01-14 | 1987-07-18 | Matsushita Electric Ind Co Ltd | Ｉｃカ−ドリ−ドライト装置 |
| JPS62252974A (ja) * | 1986-03-07 | 1987-11-04 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置 |
| US5397723A (en) * | 1990-07-13 | 1995-03-14 | Kabushiki Kaisha Toshiba | Process for forming arrayed field effect transistors highly integrated on substrate |
| US11178776B2 (en) | 2015-02-06 | 2021-11-16 | Masimo Corporation | Fold flex circuit for LNOP |
| US11437768B2 (en) | 2015-02-06 | 2022-09-06 | Masimo Corporation | Pogo pin connector |
| US11894640B2 (en) | 2015-02-06 | 2024-02-06 | Masimo Corporation | Pogo pin connector |
| US11903140B2 (en) | 2015-02-06 | 2024-02-13 | Masimo Corporation | Fold flex circuit for LNOP |
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