JP3149543B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JP3149543B2 JP3149543B2 JP16179092A JP16179092A JP3149543B2 JP 3149543 B2 JP3149543 B2 JP 3149543B2 JP 16179092 A JP16179092 A JP 16179092A JP 16179092 A JP16179092 A JP 16179092A JP 3149543 B2 JP3149543 B2 JP 3149543B2
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- Japan
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- semiconductor layer
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- low impurity
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Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタに
関する。
関する。
【０００２】
【従来の技術】薄膜トランジスタには、通常のＭＯＳ構
造の素子と比較して耐圧の向上等を図って高信頼性化し
た素子としてＬＤＤ（Lightly Doped Drain）構造と呼
ばれるものがある。従来のこのような薄膜トランジスタ
は、例えば図５に示すような構造となっている。
造の素子と比較して耐圧の向上等を図って高信頼性化し
た素子としてＬＤＤ（Lightly Doped Drain）構造と呼
ばれるものがある。従来のこのような薄膜トランジスタ
は、例えば図５に示すような構造となっている。
【０００３】すなわち、セラミック等からなる基板１上
にポリシリコン等からなる半導体層２がパターン形成さ
れており、この半導体層２は中央部分がチャンネル領域
２ａとなっている。また、半導体層２には、チャンネル
領域２ａの両側部分に低不純物濃度のソース・ドレイン
領域２ｂが形成されており、さらにこの低不純物濃度の
ソース・ドレイン領域２ｂの外側部分に高不純物濃度の
ソース・ドレイン領域２ｃが形成されている。そして、
この半導体層２上を含む基板１上の全面はゲート絶縁膜
３で覆われており、このゲート絶縁膜３上にはチャンネ
ル領域２ａに対応してゲート電極４が形成されている。
このような薄膜トランジスタは、チャンネル領域２ａと
高不純物濃度のソース・ドレイン領域２ｃ間に介在され
た低不純物濃度のソース・ドレイン領域２ｂで高電界の
緩和を図ることができ、これにより通常のＭＯＳ構造の
素子と比較して耐圧の向上等を図って高信頼性化した素
子が得られている。
にポリシリコン等からなる半導体層２がパターン形成さ
れており、この半導体層２は中央部分がチャンネル領域
２ａとなっている。また、半導体層２には、チャンネル
領域２ａの両側部分に低不純物濃度のソース・ドレイン
領域２ｂが形成されており、さらにこの低不純物濃度の
ソース・ドレイン領域２ｂの外側部分に高不純物濃度の
ソース・ドレイン領域２ｃが形成されている。そして、
この半導体層２上を含む基板１上の全面はゲート絶縁膜
３で覆われており、このゲート絶縁膜３上にはチャンネ
ル領域２ａに対応してゲート電極４が形成されている。
このような薄膜トランジスタは、チャンネル領域２ａと
高不純物濃度のソース・ドレイン領域２ｃ間に介在され
た低不純物濃度のソース・ドレイン領域２ｂで高電界の
緩和を図ることができ、これにより通常のＭＯＳ構造の
素子と比較して耐圧の向上等を図って高信頼性化した素
子が得られている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のＬＤＤ構造の薄膜トランジスタでは、半導
体層２のチャンネル領域２ａの両側に低不純物濃度のソ
ース・ドレイン領域２ｂが形成され、この低不純物濃度
のソース・ドレイン領域２ｂの外側に高不純物濃度のソ
ース・ドレイン領域２ｃが形成されているので、通常の
ＭＯＳ構造の素子と比較して、低不純物濃度のソース・
ドレイン領域２ｂの分（約３μｍ）だけ素子面積が大き
くなってしまうという問題点があった。また、低不純物
濃度のソース・ドレイン領域の長さは低不純物濃度のソ
ース・ドレイン領域２ｂの幅で決定され、この幅は製造
時のフォトリソ法で決定されるが、このフォトリソ法に
おけるマスクずれでソース側とドレイン側で異なってし
まうという問題点があった。さらにフォトリソ法の場合
は、その解像度により、低不純物濃度領域の長さを微細
に制御できないという問題点があった。
ような従来のＬＤＤ構造の薄膜トランジスタでは、半導
体層２のチャンネル領域２ａの両側に低不純物濃度のソ
ース・ドレイン領域２ｂが形成され、この低不純物濃度
のソース・ドレイン領域２ｂの外側に高不純物濃度のソ
ース・ドレイン領域２ｃが形成されているので、通常の
ＭＯＳ構造の素子と比較して、低不純物濃度のソース・
ドレイン領域２ｂの分（約３μｍ）だけ素子面積が大き
くなってしまうという問題点があった。また、低不純物
濃度のソース・ドレイン領域の長さは低不純物濃度のソ
ース・ドレイン領域２ｂの幅で決定され、この幅は製造
時のフォトリソ法で決定されるが、このフォトリソ法に
おけるマスクずれでソース側とドレイン側で異なってし
まうという問題点があった。さらにフォトリソ法の場合
は、その解像度により、低不純物濃度領域の長さを微細
に制御できないという問題点があった。
【０００５】この発明の目的は、ＬＤＤ構造において素
子面積を縮小でき、かつ低不純物濃度領域の長さをソー
ス側およびドレイン側とも均一に、しかも微細に形成で
きる薄膜トランジスタを提供することにある。
子面積を縮小でき、かつ低不純物濃度領域の長さをソー
ス側およびドレイン側とも均一に、しかも微細に形成で
きる薄膜トランジスタを提供することにある。
【０００６】
【課題を解決するための手段】この発明は、ほぼ中央部
にチャネル領域が形成され、その両側に低不純物濃度の
ソースおよびドレイン領域が形成された第１の半導体層
と、前記第１の半導体層のチャネル領域に対応して形成
された保護膜と、前記第１の半導体層の前記低不純物濃
度のソースおよびドレイン領域の全面を覆って積層され
且つ一端が前記保護膜上を覆う高不純物濃度のソースお
よびドレイン領域が形成された第２の半導体層とを備え
たものである。
にチャネル領域が形成され、その両側に低不純物濃度の
ソースおよびドレイン領域が形成された第１の半導体層
と、前記第１の半導体層のチャネル領域に対応して形成
された保護膜と、前記第１の半導体層の前記低不純物濃
度のソースおよびドレイン領域の全面を覆って積層され
且つ一端が前記保護膜上を覆う高不純物濃度のソースお
よびドレイン領域が形成された第２の半導体層とを備え
たものである。
【０００７】
【作用】この発明によれば、低不純物濃度のソース・ド
レイン領域と高不純物濃度のソース・ドレイン領域とが
積層されて設けられるので、低不純物濃度のソース・ド
レイン領域と高不純物濃度のソース・ドレイン領域とを
同一平面に並べて形成する場合に比較して素子面積を縮
小できる。また、低不純物濃度領域の長さは、低不純物
濃度のソース・ドレイン領域が形成された第１の半導体
層の膜厚により決定されるためソース側およびドレイン
側とも均一に、しかも微細に形成できる。
レイン領域と高不純物濃度のソース・ドレイン領域とが
積層されて設けられるので、低不純物濃度のソース・ド
レイン領域と高不純物濃度のソース・ドレイン領域とを
同一平面に並べて形成する場合に比較して素子面積を縮
小できる。また、低不純物濃度領域の長さは、低不純物
濃度のソース・ドレイン領域が形成された第１の半導体
層の膜厚により決定されるためソース側およびドレイン
側とも均一に、しかも微細に形成できる。
【０００８】
【実施例】図１ないし図４はこの発明の一実施例の薄膜
トランジスタを製造工程順に示す断面図である。これら
の図を参照して以下この発明の一実施例の薄膜トランジ
スタを製造工程順に説明する。まず図１に示すように、
セラミックなどからなる絶縁基板１１の上面に厚さ５０
０Å程度のクロムなどの金属によりゲート電極１２をパ
ターン形成する。次に、ゲート電極１２上を含む絶縁基
板１１上の全面にシリコン酸化膜からなるゲート絶縁膜
１３をスパッタ法により厚さ１０００Å程度に形成す
る。次に、ゲート絶縁膜１３上の全面にポリシリコンか
らなる第１の半導体層１４をプラズマＣＶＤ法で厚さ５
００Å程度に形成し、さらにその上にシリコン酸化膜１
５をスパッタ法により厚さ１０００Å程度に形成する。
しかる後、シリコン酸化膜１５を通常のフォトリソエッ
チング法でパターニングすることにより、第１の半導体
層１４のチャンネル領域１４ａ上の部分にシリコン酸化
膜パターン１５ａを形成する。
トランジスタを製造工程順に示す断面図である。これら
の図を参照して以下この発明の一実施例の薄膜トランジ
スタを製造工程順に説明する。まず図１に示すように、
セラミックなどからなる絶縁基板１１の上面に厚さ５０
０Å程度のクロムなどの金属によりゲート電極１２をパ
ターン形成する。次に、ゲート電極１２上を含む絶縁基
板１１上の全面にシリコン酸化膜からなるゲート絶縁膜
１３をスパッタ法により厚さ１０００Å程度に形成す
る。次に、ゲート絶縁膜１３上の全面にポリシリコンか
らなる第１の半導体層１４をプラズマＣＶＤ法で厚さ５
００Å程度に形成し、さらにその上にシリコン酸化膜１
５をスパッタ法により厚さ１０００Å程度に形成する。
しかる後、シリコン酸化膜１５を通常のフォトリソエッ
チング法でパターニングすることにより、第１の半導体
層１４のチャンネル領域１４ａ上の部分にシリコン酸化
膜パターン１５ａを形成する。
【０００９】次いで、シリコン酸化膜パターン１５ａを
マスクとして図２に示すように不純物のイオン注入を行
うことにより、第１の半導体層１４のチャンネル領域１
４ａ以外の部分に低不純物濃度のソース・ドレイン領域
１４ｂを形成する。その後、エキシマレーザーによる熱
処理により低不純物濃度のソース・ドレイン領域１４ｂ
の活性化を図る。その後、第１の半導体層１４を通常の
フォトリソエッチング法でパターニングして図３に示す
ようにデバイス領域にのみ残すことにより、ほぼ中央部
にチャンネル領域１４ａが形成され、その両側に低不純
物濃度のソース・ドレイン領域１４ｂが形成された第１
の半導体層１４を形成する。
マスクとして図２に示すように不純物のイオン注入を行
うことにより、第１の半導体層１４のチャンネル領域１
４ａ以外の部分に低不純物濃度のソース・ドレイン領域
１４ｂを形成する。その後、エキシマレーザーによる熱
処理により低不純物濃度のソース・ドレイン領域１４ｂ
の活性化を図る。その後、第１の半導体層１４を通常の
フォトリソエッチング法でパターニングして図３に示す
ようにデバイス領域にのみ残すことにより、ほぼ中央部
にチャンネル領域１４ａが形成され、その両側に低不純
物濃度のソース・ドレイン領域１４ｂが形成された第１
の半導体層１４を形成する。
【００１０】次に、図４に示すように、第１の半導体層
１４上を含む全面にポリシリコンからなる第２の半導体
層１６をプラズマＣＶＤ法で所定の厚さに形成する。こ
のとき、第２の半導体層１６には、高不純物濃度のソー
ス・ドレイン領域を形成するために不純物を高濃度に含
ませる。しかる後、第２の半導体層１６の高不純物濃度
の不純物を活性化するための熱処理をエキシマレーザー
あるいは熱アニール（窒素雰囲気中６００℃、２４時
間）により行う。その後、第２の半導体層１６を通常の
フォトリソエッチング法でパターニングすることによ
り、第１の半導体層１４の低不純物濃度のソース・ドレ
イン領域１４ｂ上に積層される一対の第２の半導体層１
６を形成し、この第２の半導体層１６で形成される高不
純物濃度のソース・ドレイン領域１６ａが低不純物濃度
のソース・ドレイン領域１４ｂ上に積層して設けられた
構造とする。このパターニング時、第１の半導体層１４
のチャンネル領域１４ａがエッチングされることは、そ
の上のシリコン酸化膜パターン１５ａにより防止され
る。かくして、ＬＤＤ構造の薄膜トランジスタが完成す
る。
１４上を含む全面にポリシリコンからなる第２の半導体
層１６をプラズマＣＶＤ法で所定の厚さに形成する。こ
のとき、第２の半導体層１６には、高不純物濃度のソー
ス・ドレイン領域を形成するために不純物を高濃度に含
ませる。しかる後、第２の半導体層１６の高不純物濃度
の不純物を活性化するための熱処理をエキシマレーザー
あるいは熱アニール（窒素雰囲気中６００℃、２４時
間）により行う。その後、第２の半導体層１６を通常の
フォトリソエッチング法でパターニングすることによ
り、第１の半導体層１４の低不純物濃度のソース・ドレ
イン領域１４ｂ上に積層される一対の第２の半導体層１
６を形成し、この第２の半導体層１６で形成される高不
純物濃度のソース・ドレイン領域１６ａが低不純物濃度
のソース・ドレイン領域１４ｂ上に積層して設けられた
構造とする。このパターニング時、第１の半導体層１４
のチャンネル領域１４ａがエッチングされることは、そ
の上のシリコン酸化膜パターン１５ａにより防止され
る。かくして、ＬＤＤ構造の薄膜トランジスタが完成す
る。
【００１１】このＬＤＤ構造の薄膜トランジスタでは、
低不純物濃度のソース・ドレイン領域１４ｂと高不純物
濃度のソース・ドレイン領域１６ａとが積層されて設け
られるので、低不純物濃度のソース・ドレイン領域と高
不純物濃度のソース・ドレイン領域とを同一平面に並べ
て形成した場合に比較して素子面積を小さくすることが
できる。さらに、低不純物濃度領域の長さは、低不純物
濃度のソース・ドレイン領域１４ｂが形成された第１の
半導体層１４の膜厚で決定されるため、この膜厚により
ソース側およびドレイン側とも均一に、しかも微細に形
成できる。
低不純物濃度のソース・ドレイン領域１４ｂと高不純物
濃度のソース・ドレイン領域１６ａとが積層されて設け
られるので、低不純物濃度のソース・ドレイン領域と高
不純物濃度のソース・ドレイン領域とを同一平面に並べ
て形成した場合に比較して素子面積を小さくすることが
できる。さらに、低不純物濃度領域の長さは、低不純物
濃度のソース・ドレイン領域１４ｂが形成された第１の
半導体層１４の膜厚で決定されるため、この膜厚により
ソース側およびドレイン側とも均一に、しかも微細に形
成できる。
【００１２】なお、上記の製造方法において、シリコン
酸化膜パターン１５ａは、不純物イオン注入時のマスク
およびチャンネル領域１４ａエッチング防止用の保護膜
として作用するが、このパターン１５ａをシリコン窒化
膜で形成することもできる。その場合は工程を一部変更
して、まず全面に形成された第１の半導体層１４をデバ
イス領域にのみ残すようにパターニングし、次にシリコ
ン窒化膜の全面形成とパターニングを行って、第１の半
導体層１４のチャンネル領域１４ａ上にシリコン窒化膜
パターンを形成し、その後シリコン窒化膜パターンをマ
スクとして不純物のイオン注入を行って第１の半導体層
１４に低不純物濃度のソース・ドレイン領域１４ｂを形
成するようにする。
酸化膜パターン１５ａは、不純物イオン注入時のマスク
およびチャンネル領域１４ａエッチング防止用の保護膜
として作用するが、このパターン１５ａをシリコン窒化
膜で形成することもできる。その場合は工程を一部変更
して、まず全面に形成された第１の半導体層１４をデバ
イス領域にのみ残すようにパターニングし、次にシリコ
ン窒化膜の全面形成とパターニングを行って、第１の半
導体層１４のチャンネル領域１４ａ上にシリコン窒化膜
パターンを形成し、その後シリコン窒化膜パターンをマ
スクとして不純物のイオン注入を行って第１の半導体層
１４に低不純物濃度のソース・ドレイン領域１４ｂを形
成するようにする。
【００１３】また、以上の説明は、この発明を逆スタガ
ー型の薄膜トランジスタに適用した場合であるが、この
発明は勿論スタガー型の薄膜トランジスタにも適用する
ことができる。
ー型の薄膜トランジスタに適用した場合であるが、この
発明は勿論スタガー型の薄膜トランジスタにも適用する
ことができる。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、低不純物濃度のソース・ドレイン領域と高不純物濃
度のソース・ドレイン領域とを積層して設けるようにし
たので、低不純物濃度のソース・ドレイン領域と高不純
物濃度のソース・ドレイン領域とを同一平面に並べて形
成する場合に比較して素子面積を縮小することができ、
高集積化を図ることができる。また、低不純物濃度領域
の長さは、低不純物濃度のソース・ドレイン領域が形成
される第１の半導体層の膜厚により決定されるため、ソ
ース側およびドレイン側とも均一に、しかも微細に形成
でき、素子性能の向上を図ることができる。
ば、低不純物濃度のソース・ドレイン領域と高不純物濃
度のソース・ドレイン領域とを積層して設けるようにし
たので、低不純物濃度のソース・ドレイン領域と高不純
物濃度のソース・ドレイン領域とを同一平面に並べて形
成する場合に比較して素子面積を縮小することができ、
高集積化を図ることができる。また、低不純物濃度領域
の長さは、低不純物濃度のソース・ドレイン領域が形成
される第１の半導体層の膜厚により決定されるため、ソ
ース側およびドレイン側とも均一に、しかも微細に形成
でき、素子性能の向上を図ることができる。
【図１】この発明の一実施例の薄膜トランジスタを製造
途中の状態で示す断面図。
途中の状態で示す断面図。
【図２】この発明の一実施例の薄膜トランジスタを図１
に続く製造途中の状態で示す断面図。
に続く製造途中の状態で示す断面図。
【図３】この発明の一実施例の薄膜トランジスタを図２
に続く製造途中の状態で示す断面図。
に続く製造途中の状態で示す断面図。
【図４】この発明の一実施例の薄膜トランジスタを製造
終了の状態で示す断面図。
終了の状態で示す断面図。
【図５】従来の薄膜トランジスタを示す断面図。
１４ 第１の半導体層 １４ａ チャンネル領域 １４ｂ 低不純物濃度のソース・ドレイン領域 １６ 第２の半導体層 １６ａ 高不純物濃度のソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (1)
- 【請求項１】ほぼ中央部にチャネル領域が形成され、そ
の両側に低不純物濃度のソースおよびドレイン領域が形
成された第１の半導体層と、前記第１の半導体層のチャ
ネル領域に対応して形成された保護膜と、前記第１の半
導体層の前記低不純物濃度のソースおよびドレイン領域
の全面を覆って積層され且つ一端が前記保護膜上を覆う
高不純物濃度のソースおよびドレイン領域が形成された
第２の半導体層とを具備することを特徴とする薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16179092A JP3149543B2 (ja) | 1992-05-29 | 1992-05-29 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16179092A JP3149543B2 (ja) | 1992-05-29 | 1992-05-29 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335579A JPH05335579A (ja) | 1993-12-17 |
| JP3149543B2 true JP3149543B2 (ja) | 2001-03-26 |
Family
ID=15741962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16179092A Expired - Lifetime JP3149543B2 (ja) | 1992-05-29 | 1992-05-29 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149543B2 (ja) |
-
1992
- 1992-05-29 JP JP16179092A patent/JP3149543B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335579A (ja) | 1993-12-17 |
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