JPH065856A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 微細化した際に、コンタクトの成形を改良
し、低抵抗のコンタクトによってデバイスの高集積化を
促進する半導体装置を提供する。 【構成】 基板１０の上部には突出部２０が形成されて
おり、この突出部２０の両側にはドレイン領域２２、ソ
ース領域２４が形成されて、この両領域に挟まれた領域
にチャネル領域２６が形成されている。そして、ドレイ
ン領域２２及びソース領域２４のそれぞれの上部からそ
の面に対して垂直方向に絶縁膜を選択的にエッチングし
てコンタクトホールが形成され、その部分にアルミニウ
ム電極１６を装着して、ドレイン領域２２及びソース領
域２４を覆うようにコンタクト１４、１５を形成する。
従って、コンタクト１４、１５は両領域の半導体上面１
４ａ、１５ａのみならず、両領域の半導体側壁１４ｂ、
１４ｃ、１４ｄ、１５ｂ、１５ｃ、１５ｄとも接触す
る。このため、コンタクト１４、１５の有効面積は実質
的に増大するので、コンタクト抵抗は低下し、デバイス
の高集積化が可能となる。
し、低抵抗のコンタクトによってデバイスの高集積化を
促進する半導体装置を提供する。 【構成】 基板１０の上部には突出部２０が形成されて
おり、この突出部２０の両側にはドレイン領域２２、ソ
ース領域２４が形成されて、この両領域に挟まれた領域
にチャネル領域２６が形成されている。そして、ドレイ
ン領域２２及びソース領域２４のそれぞれの上部からそ
の面に対して垂直方向に絶縁膜を選択的にエッチングし
てコンタクトホールが形成され、その部分にアルミニウ
ム電極１６を装着して、ドレイン領域２２及びソース領
域２４を覆うようにコンタクト１４、１５を形成する。
従って、コンタクト１４、１５は両領域の半導体上面１
４ａ、１５ａのみならず、両領域の半導体側壁１４ｂ、
１４ｃ、１４ｄ、１５ｂ、１５ｃ、１５ｄとも接触す
る。このため、コンタクト１４、１５の有効面積は実質
的に増大するので、コンタクト抵抗は低下し、デバイス
の高集積化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上にＭＯＳ
トランジスタなどの素子を形成する半導体装置に関す
る。
トランジスタなどの素子を形成する半導体装置に関す
る。
【０００２】
【従来の技術】従来より、各種の半導体装置が提案され
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
【０００３】ここで、通常の半導体装置は、図３に示さ
れるように、平板状の半導体基板（例えば、Ｓｉ基板）
の所定の領域に複数のＭＯＳトランジスタを形成してい
る場合が多い。この場合には、ゲート領域を薄い絶縁層
（通常、ゲート酸化膜）を介しゲート電極６２で覆った
状態でその両側の領域にイオンをドープして、ソース領
域５４、ドレイン領域５２を形成しＭＯＳトランジスタ
を半導体基板の所定領域に形成している。
れるように、平板状の半導体基板（例えば、Ｓｉ基板）
の所定の領域に複数のＭＯＳトランジスタを形成してい
る場合が多い。この場合には、ゲート領域を薄い絶縁層
（通常、ゲート酸化膜）を介しゲート電極６２で覆った
状態でその両側の領域にイオンをドープして、ソース領
域５４、ドレイン領域５２を形成しＭＯＳトランジスタ
を半導体基板の所定領域に形成している。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな半導体装置のＭＯＳトランジスタを微細化していく
と、各種の問題が生じる。すなわち、ゲート長を縮小さ
せるとチャネルの抵抗は小さくなるが、ソース・ドレイ
ン領域の面積が小さくなるためコンタクトの抵抗は増大
してしまうという問題があった。
うな半導体装置のＭＯＳトランジスタを微細化していく
と、各種の問題が生じる。すなわち、ゲート長を縮小さ
せるとチャネルの抵抗は小さくなるが、ソース・ドレイ
ン領域の面積が小さくなるためコンタクトの抵抗は増大
してしまうという問題があった。
【０００５】特に、工程の都合上、図３に示されるよう
に、ホールサイズは画一化されており、微細化に対応し
てコンタクト４４の面積を最小（例えば、１μｍ四方）
にする代わりに、複数個のコンタクト４４としている。
その際、コンタクト４４同士の間隔は最低１μｍ程度開
ける必要があり、そのように詰めてコンタクト４４を形
成したとしても、ソース領域５４またはドレイン領域５
２の全面にコンタクトを形成した場合に対して１／４程
度の面積効率となってしまう。従って、依然コンタクト
の抵抗値は大きく、デバイス性能が劣化してしまうとい
う問題点があった。従って、上述同様の方法で縦型超薄
膜トランジスタのコンタクトを形成した場合も同じ問題
が生じ、デバイスの超高集積化は望めないという問題点
があった。
に、ホールサイズは画一化されており、微細化に対応し
てコンタクト４４の面積を最小（例えば、１μｍ四方）
にする代わりに、複数個のコンタクト４４としている。
その際、コンタクト４４同士の間隔は最低１μｍ程度開
ける必要があり、そのように詰めてコンタクト４４を形
成したとしても、ソース領域５４またはドレイン領域５
２の全面にコンタクトを形成した場合に対して１／４程
度の面積効率となってしまう。従って、依然コンタクト
の抵抗値は大きく、デバイス性能が劣化してしまうとい
う問題点があった。従って、上述同様の方法で縦型超薄
膜トランジスタのコンタクトを形成した場合も同じ問題
が生じ、デバイスの超高集積化は望めないという問題点
があった。
【０００６】本発明は、上記問題点を解決することを課
題としてなされたものであり、微細化した際に、コンタ
クト形成を改良し、低抵抗のコンタクトによってデバイ
スの高集積化を促進する半導体装置を提供することを目
的とする。
題としてなされたものであり、微細化した際に、コンタ
クト形成を改良し、低抵抗のコンタクトによってデバイ
スの高集積化を促進する半導体装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に素子領域を突出形成し、ここにソー
ス領域と、ドレイン領域と、該ソース領域及びドレイン
領域間に挟まれたチャネル領域と、を備え、そのチャネ
ル領域に絶縁体膜を介して電界効果を及ぼすゲート電極
とを設けた電界トランジスタを有する半導体装置であっ
て、前記ソース領域及びドレイン領域の夫々に基板面と
垂直に設けられた側壁に接するように電極が形成されて
いることを特徴とする。
は、半導体基板上に素子領域を突出形成し、ここにソー
ス領域と、ドレイン領域と、該ソース領域及びドレイン
領域間に挟まれたチャネル領域と、を備え、そのチャネ
ル領域に絶縁体膜を介して電界効果を及ぼすゲート電極
とを設けた電界トランジスタを有する半導体装置であっ
て、前記ソース領域及びドレイン領域の夫々に基板面と
垂直に設けられた側壁に接するように電極が形成されて
いることを特徴とする。
【０００８】
【作用】本発明に係る半導体装置において、すなわち凸
型のトランジスタにおいて、ソース領域及びドレイン領
域の夫々の上部全面からその面に対して垂直方向に絶縁
膜のみを選択的にエッチングすることによって、コンタ
クトホールを形成し、その部分にコンタクト（電極）を
配置する。このため、両領域の半導体上面に加え半導体
側壁をコンタクトとの接面とすることができるので、実
質的にコンタクトの有効面積を増大できる。
型のトランジスタにおいて、ソース領域及びドレイン領
域の夫々の上部全面からその面に対して垂直方向に絶縁
膜のみを選択的にエッチングすることによって、コンタ
クトホールを形成し、その部分にコンタクト（電極）を
配置する。このため、両領域の半導体上面に加え半導体
側壁をコンタクトとの接面とすることができるので、実
質的にコンタクトの有効面積を増大できる。
【０００９】
【実施例】以下、本発明に係る半導体装置について、図
面に基づいて説明する。
面に基づいて説明する。
【００１０】図１は、製造された半導体装置の構成を説
明するための斜視図である。
明するための斜視図である。
【００１１】Ｓｉ基板１０の上部には、突出部２０が形
成されている。そして、この突出部２０の両側には、ド
レイン領域２２、ソース領域２４が形成されており、こ
のドレイン領域２２、ソース領域２４に挟まれた領域に
基板１０と同じ導電型のチャネル領域２６が形成されて
いる。そして、これらドレイン領域２２、ソース領域２
４、チャネル領域２６はその下端が突出部２０内に収ま
っており、突出部２０の下部には基板１０の一部である
素子分離部２８が形成されている。
成されている。そして、この突出部２０の両側には、ド
レイン領域２２、ソース領域２４が形成されており、こ
のドレイン領域２２、ソース領域２４に挟まれた領域に
基板１０と同じ導電型のチャネル領域２６が形成されて
いる。そして、これらドレイン領域２２、ソース領域２
４、チャネル領域２６はその下端が突出部２０内に収ま
っており、突出部２０の下部には基板１０の一部である
素子分離部２８が形成されている。
【００１２】また、ＳｉＯ2 で形成される酸化膜である
ゲート酸化膜がチャネル領域２６を覆って形成され、そ
の上にゲート電極３２が配置されている。
ゲート酸化膜がチャネル領域２６を覆って形成され、そ
の上にゲート電極３２が配置されている。
【００１３】次に、図２に示すように、突出部２０の両
側のドレイン領域２２及びソース領域２４のそれぞれの
上部からその面に対して垂直方向に絶縁膜を選択にエッ
チングすることにより、コンタクトホールが形成され、
その部分にアルミニウム電極１６がドレイン領域２２及
びソース領域２４を覆うように装着されて、コンタクト
１４、１５が形成される。
側のドレイン領域２２及びソース領域２４のそれぞれの
上部からその面に対して垂直方向に絶縁膜を選択にエッ
チングすることにより、コンタクトホールが形成され、
その部分にアルミニウム電極１６がドレイン領域２２及
びソース領域２４を覆うように装着されて、コンタクト
１４、１５が形成される。
【００１４】従って、コンタクト１４、１５は両領域の
半導体上面１４ａ、１５ａのみならず、両領域の半導体
側壁１４ｂ、１４ｃ、１４ｄ、１５ｂ、１５ｃ、１５ｄ
とも接している。このため、コンタクト１４、１５の有
効面積は実質的に増大するので、コンタクト抵抗は低下
し、デバイスの高集積化が可能となる。
半導体上面１４ａ、１５ａのみならず、両領域の半導体
側壁１４ｂ、１４ｃ、１４ｄ、１５ｂ、１５ｃ、１５ｄ
とも接している。このため、コンタクト１４、１５の有
効面積は実質的に増大するので、コンタクト抵抗は低下
し、デバイスの高集積化が可能となる。
【００１５】そして、このような半導体装置では、突出
部２０内に１つのＭＯＳトランジスタが構成されてい
る。従って、ドレイン領域２２、ソース領域２４にそれ
ぞれドレイン電極、ソース電極を接続すれば、ゲート電
極３２への電圧の印加によって、チャネル領域２６の電
位を制御しドレイン領域２２→ソース領域２４間の電流
を制御することができる。この例では、形成されている
ＭＯＳトランジスタがｎチャネルであるため、ゲート電
極に正の電圧を印加することによって、電流が流れる。
部２０内に１つのＭＯＳトランジスタが構成されてい
る。従って、ドレイン領域２２、ソース領域２４にそれ
ぞれドレイン電極、ソース電極を接続すれば、ゲート電
極３２への電圧の印加によって、チャネル領域２６の電
位を制御しドレイン領域２２→ソース領域２４間の電流
を制御することができる。この例では、形成されている
ＭＯＳトランジスタがｎチャネルであるため、ゲート電
極に正の電圧を印加することによって、電流が流れる。
【００１６】一方、前述の素子分離部２８は基板１０の
一部であるので、衝突電離によって発生する基板と同極
性の余剰キャリア（本例の場合、正孔）が基板１０に排
出されることになり、チャネル領域２６に溜まることが
ない。従って、余剰キャリアの蓄積に伴うキンク（Ｋｉ
ｎｋ）現象の発生がなく、また余剰の正孔による疑似短
チャネル効果の発生がない。また、消費電力により発生
した熱が基板１０に容易に拡散するため、チャネル領域
２６の加熱を防止することもできる。
一部であるので、衝突電離によって発生する基板と同極
性の余剰キャリア（本例の場合、正孔）が基板１０に排
出されることになり、チャネル領域２６に溜まることが
ない。従って、余剰キャリアの蓄積に伴うキンク（Ｋｉ
ｎｋ）現象の発生がなく、また余剰の正孔による疑似短
チャネル効果の発生がない。また、消費電力により発生
した熱が基板１０に容易に拡散するため、チャネル領域
２６の加熱を防止することもできる。
【００１７】さらに、トランジスタを縦型とし、チャネ
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
【００１８】また、本発明に係る半導体装置の製造方法
について図４（Ａ〜Ｉ）をもとに説明する。
について図４（Ａ〜Ｉ）をもとに説明する。
【００１９】まず、Ｓｉ単結晶からなる基板１０表面上
に、ＳｉＯ2 膜（またはＳｉＮ膜）による線幅０．１μ
ｍ程度の線状パターンを形成する（図４Ａ）。この線状
パターンの形成は、電子（ＥＢ）ビーム描画露光装置お
よび多層レジスト露光技術などを利用した超微細パター
ニング技術によって行う。そして、このＳｉＯ2 （また
はＳｉＮ）線状パターンをマスクとして、ＲＩＥ（Ｒｅ
ａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）などによって基
板１０に異方性エッチングを施し、所定の凹部４０を形
成して突出部２０を形成する（図４Ｂ）。次に、ＳｉＯ
2 パターンを除去して、基板１０の全表面を熱酸化しＳ
ｉＯ2 酸化膜を形成する（図４Ｃ）。なお、その部分の
酸化膜厚を厚くするために、ＳｉＯ2 パターンを除去し
なくともよい。そして、全表面にポリシリコン層Ｐｏｌ
ｙ−Ｓｉを形成した後（図４Ｄ）、通常のフォトリソグ
ラフィにより、ゲート電極３２を形成する（図４Ｅ）。
その後、イオン注入によりドレイン領域２２、ソース領
域２４を形成する（例えば、リンの注入によるｎ+ 領域
の形成（図４Ｆ））。ここで、このイオン注入は、不純
物の照射方向をマスク、電圧印加などによって斜め方向
のみに限定する斜入射イオン注入装置によって行う。そ
して、上述の工程の後、ＢＰＳＧ（ｂｏｒｏｎｐｈｏｓ
ｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）等の常圧ＣＶＤ
により基板全面を層間絶縁膜（主に、酸化膜を用いる）
で覆い（図４Ｇ）、ドレイン領域２２及びソース領域２
４上の層間絶縁膜にレジストでパターニングした後、異
方性エッチングによりコンタクトホールを形成する（図
４Ｈ）。
に、ＳｉＯ2 膜（またはＳｉＮ膜）による線幅０．１μ
ｍ程度の線状パターンを形成する（図４Ａ）。この線状
パターンの形成は、電子（ＥＢ）ビーム描画露光装置お
よび多層レジスト露光技術などを利用した超微細パター
ニング技術によって行う。そして、このＳｉＯ2 （また
はＳｉＮ）線状パターンをマスクとして、ＲＩＥ（Ｒｅ
ａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）などによって基
板１０に異方性エッチングを施し、所定の凹部４０を形
成して突出部２０を形成する（図４Ｂ）。次に、ＳｉＯ
2 パターンを除去して、基板１０の全表面を熱酸化しＳ
ｉＯ2 酸化膜を形成する（図４Ｃ）。なお、その部分の
酸化膜厚を厚くするために、ＳｉＯ2 パターンを除去し
なくともよい。そして、全表面にポリシリコン層Ｐｏｌ
ｙ−Ｓｉを形成した後（図４Ｄ）、通常のフォトリソグ
ラフィにより、ゲート電極３２を形成する（図４Ｅ）。
その後、イオン注入によりドレイン領域２２、ソース領
域２４を形成する（例えば、リンの注入によるｎ+ 領域
の形成（図４Ｆ））。ここで、このイオン注入は、不純
物の照射方向をマスク、電圧印加などによって斜め方向
のみに限定する斜入射イオン注入装置によって行う。そ
して、上述の工程の後、ＢＰＳＧ（ｂｏｒｏｎｐｈｏｓ
ｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）等の常圧ＣＶＤ
により基板全面を層間絶縁膜（主に、酸化膜を用いる）
で覆い（図４Ｇ）、ドレイン領域２２及びソース領域２
４上の層間絶縁膜にレジストでパターニングした後、異
方性エッチングによりコンタクトホールを形成する（図
４Ｈ）。
【００２０】本発明の特徴的なことは、コンタクトが以
下のように形成されていることである。すなわち、まず
コンタクトホール１７を、絶縁膜で覆われているドレイ
ン領域２２及びソース領域２４の上部全面からその面に
垂直方向に絶縁膜のみを選択的にエッチングして形成
し、ドレイン領域２２及びソース領域２４を露出させ、
その部分にアルゴンまたは窒素ガスを用いてアルミニウ
ム（Ａｌ）電極１６をスパッタリングにより装着し、コ
ンタクトを形成する（図４Ｉ）。
下のように形成されていることである。すなわち、まず
コンタクトホール１７を、絶縁膜で覆われているドレイ
ン領域２２及びソース領域２４の上部全面からその面に
垂直方向に絶縁膜のみを選択的にエッチングして形成
し、ドレイン領域２２及びソース領域２４を露出させ、
その部分にアルゴンまたは窒素ガスを用いてアルミニウ
ム（Ａｌ）電極１６をスパッタリングにより装着し、コ
ンタクトを形成する（図４Ｉ）。
【００２１】従って、図２に示すようにコンタクト１
４、１５は、ドレイン領域２２及びソース領域２４の上
面１４ａ、１５ａのみならず側壁１４ｂ、１４ｃ、１４
ｄ、１５ｂ、１５ｃ、１５ｄと接するので、実質的なコ
ンタクトの有効面積が増大する。これによって、コンタ
クトの抵抗を小さくすることができ、デバイスの高集積
化が促進される。
４、１５は、ドレイン領域２２及びソース領域２４の上
面１４ａ、１５ａのみならず側壁１４ｂ、１４ｃ、１４
ｄ、１５ｂ、１５ｃ、１５ｄと接するので、実質的なコ
ンタクトの有効面積が増大する。これによって、コンタ
クトの抵抗を小さくすることができ、デバイスの高集積
化が促進される。
【００２２】そして、コンタクトを形成した後、アルミ
ニウム電極１６をパターニングして、必要に応じて、ソ
ース及びドレイン領域の酸化膜を除去や、アニール処理
を行って各領域の構成を調整する。
ニウム電極１６をパターニングして、必要に応じて、ソ
ース及びドレイン領域の酸化膜を除去や、アニール処理
を行って各領域の構成を調整する。
【００２３】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、すなわち凸型のトランジスタによれ
ば、ソース領域及びドレイン領域の夫々の上部全面から
その面に対して垂直方向にエッチングすることによっ
て、コンタクトホールを形成し、その部分にコンタクト
を配置する。このため、両領域の半導体上面に加え半導
体側壁をコンタクトとの接面とすることができるので、
実質的にコンタクトの有効面積を増大できる。従って、
コンタクト抵抗は低下し、デバイスの高集積化が可能で
ある。
体装置によれば、すなわち凸型のトランジスタによれ
ば、ソース領域及びドレイン領域の夫々の上部全面から
その面に対して垂直方向にエッチングすることによっ
て、コンタクトホールを形成し、その部分にコンタクト
を配置する。このため、両領域の半導体上面に加え半導
体側壁をコンタクトとの接面とすることができるので、
実質的にコンタクトの有効面積を増大できる。従って、
コンタクト抵抗は低下し、デバイスの高集積化が可能で
ある。
【図１】半導体装置の構成を示す斜視図である。
【図２】半導体装置のＡｌ電極装着状態を説明する斜視
図である。
図である。
【図３】従来の半導体装置の構成を示す上方から見た平
面図である。
面図である。
【図４】本発明に係る半導体装置の製造工程の説明図で
ある。
ある。
１０ 基板 １４，１５ コンタクト １６ アルミニウム（Ａｌ）電極 １４ａ、１５ａ 半導体上面 １４ｂ、１４ｃ、１４ｄ、１５ｂ、１５ｃ、１５ｄ 半
導体側壁 ２０ 突出部 ２２ ドレイン領域 ２４ ソース領域 ２６ チャネル領域 ３２ ゲート電極
導体側壁 ２０ 突出部 ２２ ドレイン領域 ２４ ソース領域 ２６ チャネル領域 ３２ ゲート電極
Claims (1)
- 【請求項１】 半導体基板上に素子領域を突出形成し、
ここにソース領域と、ドレイン領域と、該ソース領域及
びドレイン領域間に挟まれたチャネル領域と、を備え、
そのチャネル領域に絶縁体膜を介して電界効果を及ぼす
ゲート電極とを設けた電界効果トランジスタを有する半
導体装置であって、 前記ソース領域及びドレイン領域の夫々に基板面と垂直
に設けられた側壁に接するように電極が形成されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16091192A JPH065856A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16091192A JPH065856A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065856A true JPH065856A (ja) | 1994-01-14 |
Family
ID=15724993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16091192A Pending JPH065856A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065856A (ja) |
Cited By (13)
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-
1992
- 1992-06-19 JP JP16091192A patent/JPH065856A/ja active Pending
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