KR100508026B1 - 다결정 규소 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

투명 기판 위에 다결정 규소를 증착하여 패터닝하고, 게이트 절연막을 형성한 후, 게이트 영역을 형성하기 위한 다결정 규소층을 형성한다. 다음, 한쪽 박막 트랜지스터 영역과 반대쪽 게이트 영역이 형성될 부분을 가리는 마스크를 사용하여 게이트 다결정 규소층을 패터닝하여 게이트 영역을 형성하고, 동일한 마스크를 이온 주입 마스크로 이용하여 다결정 규소층에 제1 도전형의 이온을 주입하여 제1 도전형의 소스와 드레인 영역을 형성한다. 그리고, 나머지 박막 트랜지스터 영역과 반대쪽 게이트 영역이 형성될 부분을 가리는 마스크를 사용하여 다시 게이트 다결정 규소층을 패터닝하여 나머지 하나의 게이트 영역을 형성하고, 이를 이온 주입 마스크로 하여 제2 도전형의 이온을 주입하여 제2 도전형의 소스와 드레인 영역을 형성한다. 이 때 사용되는 마스크의 형태는 양쪽으로 나누어 형성되는 게이트선이 만나는 부분에서 게이트선의 폭보다 넓은 연결부를 형성하여 오정렬이 일어나더라도 배선이 끊어지지 않도록 할 수 있다.

Description

다결정 규소 박막 트랜지스터 및 그 제조 방법
이 발명은 다결정 규소 박막 트랜지스터와 그 제조 방법에 관한 것으로서, 더 상세하게는 N형 박막 트랜지스터와 P형 박막 트랜지스터가 서로 연결된 CMOS 구조를 가진 다결정 규소 박막 트랜지스터와 그 제조 방법에 관한 것이다.
액정 표시 장치의 단위 화소의 스위칭 소자로 주로 이용되는 박막 트랜지스터는 박막 트랜지스터의 채널이 형성되는 채널층으로 비정질 규소(amorphous silicon)를 사용하는 것과 다결정 규소(polysilicon)를 사용하는 것이 있다.
다결정 규소 박막 트랜지스터는 비정질 규소 박막 트랜지스터에 비하여 전자 이동도가 높고, 기판 위에 구동 회로를 집적시키는 것이 가능하며, 광차단이 불필요하므로 대형, 고정세의 액정 표시 장치에 적합하다. 특히 구동 회로의 내장이 가능하기 때문에 가격을 낮출 수 있을 뿐 아니라 소형으로 만들 수 있다는 장점이 있다.
종래의 대표적인 다결정 규소 박막 트랜지스터는 자기 정렬(self-align) 방식의 구조 및 구동 회로를 구성할 수 있도록 N 채널 박막 트랜지스터와 P 채널 박막 트랜지스터가 서로 연결된 CMOS 구조를 가진다. 그런데, 이와 같은 다결정 규소 박막 트랜지스터를 제조하기 위해서는 N 채널 박막 트랜지스터와 P 채널 박막 트랜지스터를 함께 형성하여야 하므로 비정질 규소 박막 트랜지스터에 비해 사용되는 마스크의 수가 많다는 단점이 있다.
이 발명이 이루고자 하는 과제는 다결정 규소 박막 트랜지스터의 제조 공정을 단순하게 하는 것이다.
이와 같은 과제를 해결하기 위하여 이 발명에서는 두 개의 마스크를 이용하여 게이트 패턴 형성과 N 채널 및 P 채널 박막 트랜지스터를 형성하기 위한 이온 주입 공정을 실시한다.
마스크의 형태는 양쪽으로 나누어 형성되는 게이트선이 만나는 부분에서 게이트선의 폭보다 넓은 연결부를 형성하여 오정렬이 일어나더라도 배선이 끊어지지 않도록 할 수 있다.
연결부의 형태는 직사각형이 될 수 있으며, 직사각형의 가로 길이는 3 - 5 μm 정도, 게이트선 양쪽으로 튀어나온 길이 역시 3 - 5 μm 정도로 형성하는 것이 좋다.
이러한 마스크를 사용하여 다결정 규소 박막 트랜지스터 기판을 제조하기 위하여는, 투명 기판 위에 다결정 규소를 증착하여 패터닝하고, 게이트 절연막을 형성한 후, 게이트 영역을 형성하기 위한 도핑된 다결정 규소층을 형성한다. 다음, 한쪽 박막 트랜지스터 영역과 반대쪽 게이트 영역이 형성될 부분을 가리는 마스크를 사용하여 게이트 다결정 규소층을 패터닝하여 게이트 영역을 형성하고, 동일한 마스크를 이온 주입 마스크로 이용하여 다결정 규소층에 제1 도전형의 이온을 주입하여 제1 도전형의 소스와 드레인 영역을 형성한다. 그리고, 나머지 박막 트랜지스터 영역과 반대쪽 게이트 영역이 형성될 부분을 가리는 마스크를 사용하여 다시 게이트 다결정 규소층을 패터닝하여 나머지 하나의 게이트 영역을 형성하고, 이를 이온 주입 마스크로 하여 제2 도전형의 이온을 주입하여 제2 도전형의 소스와 드레인 영역을 형성한다.
게이트 영역은 다결정 규소 외에도 금속 등의 도전성 물질을 이용하여 형성될 수 있으며, 게이트 영역을 800 - 1,200Å 정도로 얇게 형성하고, 그 위에 절연막을 한 층 더 형성할 수도 있다.
이제 본 발명의 바람직한 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다.
먼저 본 발명의 실시예에 따른 다결정 규소 박막 트랜지스터의 구조에 대해 설명한다. 도 1은 본 발명의 제1 실시예에 따른 다결정 규소 박막 트랜지스터의 단면도이다.
도 1에 나타난 바와 같이, 투명한 절연 기판(100) 위에 버퍼층(20)이 형성되어 있으며 버퍼층(20) 위에는 다결정 규소층(31, 32)이 양쪽으로 형성되어 있다. 다결정 규소층(31, 32)은 가운데의 도핑되지 않은 영역(312, 322)과 양쪽의 도핑된 소스/드레인 영역(311, 313, 321, 323)으로 나뉘어져 있는데, 한쪽 다결정 규소층(31)의 소스/드레인 영역(311, 313)은 붕소(B) 등의 3B족 원소로 도핑되어 있고, 다른 쪽 다결정 규소층(32)의 소스/드레인 영역(321, 323)은 인(P) 등의 5B족 원소로 도핑되어 있다. 다결정 규소층(31, 32) 위에는 게이트 절연막(40)이 형성되어 있다. 게이트 절연막(40) 위에는 도핑된 다결정 규소나 금속으로 이루어진 게이트 영역(51, 52)이 형성되어 있는데, 게이트 영역(51, 52)은 다결정 규소층(31, 32)의 가운데 도핑되지 않은 영역(312, 322) 위에 형성되어 있다. 게이트 영역(51, 52) 위에는 층간 절연막(60)이 형성되어 있으며 층간 절연막(60)과 게이트 절연막(40)에는 각 다결정 규소층(31, 32)의 소스/드레인 영역(311, 313, 321, 323)을 노출시키는 접촉 구멍이 형성되어 있으며, 층간 절연막(60)에는 게이트 영역(51, 52)을 노출시키는 접촉 구멍이 형성되어 있다. 층간 절연막(60) 위에는 금속으로 이루어진 소스/드레인 전극(711, 713, 721, 723)과 게이트 전극(712, 722)이 형성되어 층간 절연막(60)과 게이트 절연막(40)에 형성되어 있는 접촉 구멍을 통해 각각 소스/드레인 영역(311, 313, 321, 323) 및 게이트 영역(312, 322)과 연결된다. 붕소(B) 등의 3B족 원소로 도핑되어 있는 다결정 규소층을 포함하는 한쪽은 P형 박막 트랜지스터를 이루고, 인(P) 등의 5B족 원소로 도핑되어 있는 다결정 규소층을 포함하는 다른 쪽은 N형 박막 트랜지스터를 이룬다. 두 박막 트랜지스터의 드레인 전극(713, 723)은 서로 연결되어 있다.
이제 이와 같은 다결정 규소 박막 트랜지스터 기판을 제조하는 방법에 대해 상세히 설명한다.
도 2a 내지 도 2j는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 제조하는 과정을 나타내는 단면도이고, 도 3a 내지 도 3j는 각각 도 2a 내지 도 2j에 나타난 박막 트랜지스터 기판의 평면도이다.
먼저, 도 2a와 도 3a에 나타난 바와 같이, 유리등의 투명한 절연 기판(100) 위에 버퍼층(20)을 형성하고, 그 위에 LPCVD(low pressure chemical vapor deposition) 공정 등을 사용하여 300 - 570℃ 정도의 온도로 비정질 규소층을 증착한다. 다음, 600℃ 정도의 온도에서 장시간 열처리하거나 ELA(excimer laser annealing) 처리하여 비정질 규소층을 결정화하여 다결정 규소층을 형성한 후 패터닝하여 박막 트랜지스터의 활성층(31, 32)을 형성한다. 다결정 규소층(31, 32) 위에 산화 규소 등을 증착하여 게이트 절연막(40)을 형성한다.
다음, 도 2b와 도 3b에 도시된 바와 같이, 도핑된 다결정 규소층(50)을 3,000 - 4,000Å 정도의 두께로 증착한다. 이 도핑된 다결정 규소층(50)을 패터닝하여 이후에 게이트 영역을 형성하게 된다.
그리고 도 2c와 도 3c에 나타난 바와 같이, 도핑된 게이트 다결정 규소층(50) 위에 포토레지스트(91)를 도포하고, 한쪽 박막 트랜지스터 부분(도 2c와 도 3c에서는 오른쪽)과 반대쪽 게이트 영역이 형성될 부분을 가리는 마스크를 사용하여 패터닝한다.
다음, 도 2d와 도 3d에 나타난 바와 같이, 패터닝된 포토레지스트(91)를 마스크로 도핑된 게이트 다결정 규소층(50)을 식각하여 한쪽 게이트 영역(51)을 형성하고, 붕소(B) 등의 3B족 이온을 주입하여 다결정 규소층(31)의 소스 영역(311)과 드레인 영역(313)을 도핑한다.
도 2e와 도 3e에 나타난 바와 같이, 남은 포토레지스트(91)를 제거한 후, 도 2f와 도 3f에 나타난 바와 같이, 다시 포토레지스트(92)를 한 층 도포한다.
다음에는, 도 2g와 도 3g에 나타난 바와 같이, 왼쪽 박막 트랜지스터 부분과 오른쪽 게이트 영역이 형성될 부분을 가리는 마스크를 사용하여 포토레지스트(92)를 패터닝하고, 도 2h와 도 3h에 나타난 바와 같이, 패터닝된 포토레지스트(92)를 마스크로 다시 게이트 다결정 규소층(50)을 식각하여 오른쪽 게이트 영역(52)을 형성하고, 인(P) 등의 5B족 이온을 주입하여 오른쪽 박막 트랜지스터의 소스와 드레인 영역(321, 323)을 형성한다.
도 2i와 도 3i에 나타난 바와 같이, 남은 포토레지스트(92)를 제거한 후, 도 2j와 도 3j에 나타난 바와 같이, 층간 절연막(60)을 5,000Å 정도의 두께로 두껍게 형성한다. 층간 절연막(60)에는 양쪽 박막 트랜지스터의 게이트 영역(51, 52), 소스와 드레인 영역(311, 313, 321, 323)을 노출시키는 접촉구(612, 622, 611, 613, 613, 623)를 각각 형성하고, 도 1에 나타난 바와 같이, 금속층을 증착하고 패터닝하여 게이트, 소스, 드레인 전극(712, 722, 711, 721, 713, 723)을 각각 형성한다.
이 발명의 실시예에서는 도핑된 다결정 규소를 이용하여 게이트 영역(51, 52)을 형성하였지만, 대신 금속을 이용하여 형성할 수도 있다.
도 4a와 도 4b는 이 발명의 제1 실시예에서 사용한 마스크의 모양을 나타낸 것이고, 도 5는 오정렬이 발생하지 않은 경우, 도 6과 도 7은 오정렬(mis-align)이 발생한 경우에 각각 형성된 게이트 패턴의 모양을 나타낸 것이다.
도 4a와 도 4b에 나타난 바와 같이, 이 발명의 실시예에서는 하나의 마스크를 이용하여 게이트 영역의 형성과 이온 주입을 하기 위하여 한쪽 박막 트랜지스터 영역과 반대쪽 게이트 영역이 형성될 부분을 가리도록 형성되어 있다. 즉, 게이트 영역과 두 게이트 영역을 연결하는 게이트선이 형성될 부분을 가리도록 선형으로 가운데가 꺾어져 형성된 부분(112, 113, 122, 123)과 박막 트랜지스터 영역을 가리도록 넓게 형성된 부분(111, 121)이 연결되어 있으며, 두 부분이 연결되는 부분에서는 게이트선 패턴(113, 123)보다 폭이 넓게 연결부(114, 124)가 형성되어 있다. 이 연결부(114, 124)는 게이트선 패턴(113, 123)보다 3 - 5μm 넓게 형성되어 있으며, 박막 트랜지스터 영역을 가리는 부분(111, 121)에서 3 - 5μm 정도 튀어나오도록 형성되어 있다.
오정렬이 발생하지 않고, 정확히 정렬된 경우 양쪽 게이트 영역(51, 52)을 형성한 후의 패턴 형태는 도 5와 같다. 즉, 두 패턴의 연결부가 직사각형 모양으로 정확히 합쳐져 게이트선(53) 가운데의 튀어나온 부분(54)을 이루게 된다.
오정렬이 발생하는 경우, 두 패턴의 연결부는 정확히 사각형으로 합쳐지지 않고, 도 6 또는 도 7과 같이 겹쳐지거나 늘어진 형태가 되지만, 양쪽의 연결부(114, 124)가 게이트선(53)의 폭보다 넓게 형성되어 있으므로 게이트선(53)이 끊어질 염려는 없다. 만일 게이트선 패턴을 이와 같이 하지 않고 일직선으로 형성한다면, 오정렬이 발생하는 경우 두 마스크가 연결되는 부분에서 패턴이 가늘어져 단선의 우려가 높다.
도 6은 왼쪽 게이트 영역(51)을 형성하고 이온 주입한 후, 오른쪽 게이트 영역(52)을 형성하는 과정에서 오정렬이 왼쪽과 아래쪽으로 1μm씩 일어난 경우의 평면도이다. 이 때, 두 마스크가 겹쳐지는 가운데 부분의 패턴(54)은 원래보다 작은 사각형을 이룬다.
도 7은 도 6의 경우와 반대로 오정렬이 오른쪽과 위쪽으로 1μm씩 일어난 경우의 평면도이다. 이 때 두 마스크 사이 부분의 패턴(54)은 오른쪽 위와 왼쪽 아래 부분이 튀어나온 형태로 형성된다.
통상 오정렬의 범위가 1μm 정도이므로 튀어나온 부분의 길이와 폭을 3 - 5μm로 형성하였지만, 오정렬의 범위가 달라질 경우 길이와 폭을 조절할 수 있음은 물론이다. 그리고, 이 실시예에서는 게이트선의 한가운데 부분을 잘라 연결부를 형성하였지만, 박막 트랜지스터 기판의 배치도상 공간에 여유가 있는 부분 어디에라도 이렇게 형성할 수 있다.
또한, 이 발명의 실시예에서는 게이트선이 나누어지는 부분에서의 연결부를 직사각형으로 형성하였지만, 타원형이나 마름모꼴 등 여러 가지 다른 모양으로 형성하는 것도 가능하다.
이제, 이 발명의 제2 실시예에서는 게이트 영역을 얇게 형성하여 기판 수축, 게이트 영역의 박리 등을 막을 수 있는 구조를 제시한다.
도 8에 이 발명의 제2 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 단면도가 나타나 있다.
도 8에 나타난 바와 같이, 투명한 절연 기판(100) 위에 버퍼층(20)이 형성되어 있으며 버퍼층(20) 위에는 다결정 규소층(31, 32)이 양쪽으로 형성되어 있다. 다결정 규소층(31, 32)은 가운데의 도핑되지 않은 영역(312, 322)과 양쪽의 도핑된 소스/드레인 영역(311, 313, 321, 323)으로 나뉘어져 있는데, 한쪽 다결정 규소층(31)의 소스/드레인 영역(311, 313)은 붕소(B) 등의 3B족 원소로 도핑되어 있고, 다른 쪽 다결정 규소층(32)의 소스/드레인 영역(321, 323)은 인(P) 등의 5B족 원소로 도핑되어 있다. 다결정 규소층(31, 32) 위에는 게이트 절연막(40)이 형성되어 있다. 게이트 절연막(40) 위에는 800 - 1200 Å 두께의 도핑된 다결정 규소나 금속으로 이루어진 게이트 영역(51, 52)이 형성되어 있는데, 게이트 영역(51, 52)은 다결정 규소층(31, 32)의 가운데 도핑되지 않은 영역(312, 322) 위에 형성되어 있다. 게이트 영역(51, 52) 위에는 절연막(80)이 게이트 영역과 동일한 두께로 형성되어 있으며, 그 위에 층간 절연막(60)이 형성되어 있다. 층간 절연막(60)과 게이트 절연막(40)에는 각 다결정 규소층(31, 32)의 소스/드레인 영역(311, 313, 321, 323)을 노출시키는 접촉 구멍이 형성되어 있으며, 층간 절연막(60)과 게이트 영역 위의 절연막(80)에는 게이트 영역(51, 52)을 노출시키는 접촉 구멍이 형성되어 있다. 층간 절연막(60) 위에는 금속으로 이루어진 소스/드레인 전극(711, 713, 721, 723)과 게이트 전극(712, 722)이 형성되어 층간 절연막(60)과 게이트 절연막(40)에 형성되어 있는 접촉 구멍을 통해 각각 소스/드레인 영역(311, 313, 321, 323) 및 게이트 영역(312, 322)과 연결된다. 붕소(B) 등의 3B족 원소로 도핑되어 있는 다결정 규소층을 포함하는 한쪽은 P형 박막 트랜지스터를 이루고, 인(P) 등의 5B족 원소로 도핑되어 있는 다결정 규소층을 포함하는 다른 쪽은 N형 박막 트랜지스터를 이룬다. 두 박막 트랜지스터의 드레인 전극(713, 723)은 서로 연결되어 있다.
이제 이와 같은 다결정 규소 박막 트랜지스터 기판을 제조하는 방법에 대해 상세히 설명한다.
도 9a 내지 도 9j는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판을 제조하는 과정을 나타내는 단면도이고, 도 10a 내지 도 10j는 각각 도 9a 내지 도 9j의 기판의 평면도이다.
먼저, 도 9a와 도 10a에 나타난 바와 같이, 유리등의 투명한 절연 기판(100) 위에 버퍼층(20)을 형성하고, 그 위에 LPCVD(low pressure chemical vapor deposition) 공정 등을 사용하여 300 - 570℃ 정도의 온도로 비정질 규소층을 증착한다. 다음, 600℃ 정도의 온도에서 장시간 열처리하거나 ELA(excimer laser annealing) 처리하여 비정질 규소층을 결정화하여 다결정 규소층을 형성한 후 패터닝하여 박막 트랜지스터의 활성층(31, 32)을 형성한다. 다결정 규소층(31, 32) 위에 산화 규소막을 형성하여 게이트 절연막(40)을 형성한다.
다음, 도 9b와 도 10b에 도시된 바와 같이, 도핑된 다결정 규소를 800 - 1,200Å 정도의 두께로 증착하여 게이트 다결정 규소층(50)을 형성하고, 이어 산화 규소 등을 증착하여 절연막(80)을 게이트 다결정 규소층(50)과 같은 두께로 형성한다. 이 때 형성되는 절연막(80)은 게이트 다결정 규소층(50)과 이후에 형성될 금속 전극과의 단락을 방지하기 위한 보조 수단이며, 층간 절연막에 접촉구를 형성할 때 두께의 불균일을 해소하기 위한 수단으로 이용된다.
그리고 도 9c와 도 10c에 나타난 바와 같이, 절연막(80) 위에 포토레지스트(91)를 도포하고, 도 4a에 나타난 바와 같은 한쪽 박막 트랜지스터 부분(도 2c와 도 3c에서는 오른쪽)과 반대쪽 게이트 영역이 형성될 부분을 가리는 마스크를 사용하여 패터닝한다.
다음, 도 9d와 도 10d에 나타난 바와 같이, 패터닝된 포토레지스트(91)를 마스크로 절연막(80)과 게이트 다결정 규소층(50)을 식각하여 한쪽 게이트 영역(51)을 형성하고, 붕소(B) 등의 이온을 주입하여 같은 쪽 다결정 규소층(31)의 소스 영역(311)과 드레인 영역(313)을 도핑한다. 이 때, 게이트 영역(51), 게이트 영역(51) 위에 형성되어 있는 절연막(80), 포토레지스트(91)로 덮여 있는 다결정 규소층(31)의 가운데 부분(312)은 도핑되지 않고 그대로 있다.
도 9e와 도 10e에 나타난 바와 같이, 포토레지스트 패턴(91)을 제거한 후, 도 9f와 도 10f에 나타난 바와 같이, 다시 포토레지스트(92)를 한 층 도포한다.
다음에는, 도 9g와 도 10g에 나타난 바와 같이, 도 4b에 나타난 바와 같은 왼쪽 박막 트랜지스터 부분과 오른쪽 게이트 영역이 형성될 부분을 가리는 마스크를 사용하여 포토레지스트(92)를 패터닝하고, 도 9h와 도 10h에 나타난 바와 같이, 패터닝된 포토레지스트(92)를 마스크로 다시 절연막(80)과 게이트 다결정 규소층(50)을 식각하여 오른쪽 게이트 영역(52)을 형성하고, 인(P) 등의 이온을 주입하여 오른쪽 박막 트랜지스터의 소스 영역(321)과 드레인 영역(323)을 형성한다.
도 9i와 도 10i에 나타난 바와 같이, 남은 포토레지스트(92)를 제거한 후, 도 9j와 도 10j에 나타난 바와 같이, 층간 절연막(60)을 5,000Å 정도의 두께로 두껍게 형성한다. 층간 절연막(60)에는 양쪽 박막 트랜지스터의 게이트 영역(51, 52), 소스와 드레인 영역(311, 313, 321, 323)을 노출시키는 접촉구(612, 622, 611, 613, 621, 623)를 각각 형성한다. 이 때 게이트 영역(51, 52) 위에는 게이트 영역(51, 52)과 같은 두께의 절연막(80)이 형성되어 있어, 게이트 영역(51, 52)위의 절연막(80, 60)의 두께와 소스/드레인 영역(311, 313, 321, 323) 위의 절연막(40, 60)의 두께의 차이가 제1 실시예에 비해 줄어든다. 이렇게 하면, 접촉구를 형성하는 과정에서 게이트 영역(51, 52)이 손상되거나 과도 식각(over etching)되는 등의 문제점을 없앨 수 있다.
마지막으로, 도 1에 나타난 바와 같이, 금속층을 증착하고 패터닝하여 게이트, 소스, 드레인 전극(712, 722, 711, 721, 713, 723)을 각각 형성한다.
이 발명의 실시예에서와 같이, CMOS 구조를 가진 박막 트랜지스터를 형성할 때 한쪽 게이트 영역의 형성과 이온 주입 공정에서 사용되는 마스크와 반대쪽 게이트 영역의 형성과 이온 주입 공정에서 사용되는 마스크에서 두 마스크의 게이트선이 연결되는 부분에 게이트선에 비해 폭이 넓은 연결부를 둠으로써 오정렬에 따른 단선의 위험을 줄일 수 있고, 공정을 단순화할 수 있다.
도 1은 이 발명의 제1 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 단면도이고,
도 2a 내지 도 2j는 이 발명의 제1 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도이고,
도 3a 내지 도 3j는 각각 도 2a 내지 도 2j에 나타난 박막 트랜지스터 기판의 평면도이고,
도 4a와 도 4b는 이 발명의 실시예에서 사용된 마스크를 나타낸 평면도이고,
도 5는 도 4a와 도 4b에 나타난 마스크를 사용하여 패터닝할 때 오정렬이 발생하지 않은 경우에 형성되는 패턴을 나타낸 것이고,
도 6과 도 7은 도 4a와 도 4b에 나타난 마스크를 사용하여 패터닝할 때 오정렬이 발생하는 경우에 형성되는 패턴을 나타낸 것이고,
도 8은 이 발명의 제2 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 단면도이고,
도 9a 내지 도 9j는 이 발명의 제2 실시예에 따른 다결정 규소 박막 트랜지스터 기판의 제조 방법을 나타낸 단면도이고,
도 10a 내지 도 10j는 각각 도 9a 내지 도 9j에 나타난 박막 트랜지스터 기판의 평면도이다.

Claims (14)

  1. 제1 박막 트랜지스터가 형성될 영역을 가리는 제1 부분,
    제2 박막 트랜지스터의 게이트 영역이 형성될 영역을 가리는 제2 부분,
    상기 제1 부분과 제2 부분 사이에 형성되어 있으며, 상기 제2 부분보다 폭이 넓은 연결부를 포함하는 다결정 규소 박막 트랜지스터 제조용 마스크.
  2. 제1항에서,
    상기 연결부는 직사각형으로 형성되어 있는 다결정 규소 박막 트랜지스터 제조용 마스크.
  3. 제2항에서,
    상기 연결부는 상기 제2 부분과 연결되어 있는 부분에서 상기 제2 부분의 양쪽으로 3 - 5μm 튀어나와 있는 다결정 규소 박막 트랜지스터 제조용 마스크.
  4. 제3항에서,
    상기 연결부는 상기 제1 부분과 연결되어 있는 부분에서 상기 제1 부분으로부터 3 - 5μm 튀어나와 있는 다결정 규소 박막 트랜지스터 제조용 마스크.
  5. 투명 기판 위에 제1 및 제2 다결정 규소층을 형성하는 단계,
    상기 다결정 규소층을 덮는 제1 절연막을 형성하는 단계,
    상기 제1 절연막 위에 게이트층을 형성하는 단계,
    상기 제1 다결정 규소층 전부를 가리는 제1 부분과 상기 제2 다결정 규소층의 일부를 가리는 제2 부분, 상기 제1 부분과 제2 부분 사이에 형성되어 있으며 상기 제2 부분보다 폭이 넓은 제1 연결부를 포함하는 제1 마스크를 이용하여 상기 게이트층을 패터닝하여 제1 게이트 영역을 형성하고, 상기 제2 다결정 규소층에 제1 도전형의 이온을 주입하는 단계,
    상기 제2 다결정 규소층 전부를 가리는 제3 부분과 상기 제1 다결정 규소층의 일부를 가리는 제4 부분, 상기 제3 부분과 제4 부분 사이에 형성되어 있으며 상기 제4 부분보다 폭이 넓은 제2 연결부를 포함하는 제2 마스크를 이용하여 상기 게이트층을 패터닝하여 제2 게이트 영역을 형성하고, 상기 제1 다결정 규소층에 제2 도전형의 이온을 주입하는 단계,
    상기 제1 및 제2 게이트 영역을 덮는 보호막을 형성하는 단계,
    상기 보호막 위에 금속 전극을 형성하는 단계를 포함하는 다결정 규소 박막 트랜지스터의 제조 방법.
  6. 제5항에서,
    상기 제1 및 제2 다결정 규소층을 형성하는 단계 이전에,
    상기 기판 위에 버퍼층을 형성하는 단계를 더 포함하며,
    상기 제1 및 제2 다결정 규소층은 상기 버퍼층 위에 형성하는 다결정 규소 박막 트랜지스터의 제조 방법.
  7. 제5항에서,
    상기 제1 및 제2 마스크는, 상기 제1 게이트 영역을 형성하고 상기 제2 다결정 규소층에 이온을 주입하는 단계와 상기 제2 게이트 영역을 형성하고 상기 제1 다결정 규소층에 이온을 주입하는 단계에서 오정렬이 일어나지 않는 경우, 상기 제1 연결부와 상기 제2 연결부가 겹쳐지도록 형성되어 있는 다결정 규소 박막 트랜지스터의 제조 방법.
  8. 제5항에서,
    상기 제1 및 제2 연결부는 직사각형으로 형성되어 있는 다결정 규소 박막 트랜지스터의 제조 방법.
  9. 제8항에서,
    상기 제1 연결부는 상기 제2 부분과 연결되어 있는 부분에서 상기 제2 부분의 양쪽으로 3 - 5μm 튀어나와 있고, 상기 제2 연결부는 상기 제4 부분과 연결되어 있는 부분에서 상기 제4 부분의 양쪽으로 3 - 5μm 튀어나와 있는 다결정 규소 박막 트랜지스터의 제조 방법.
  10. 제9항에서,
    상기 제1 연결부는 상기 제1 부분과 연결되어 있는 부분에서 상기 제1 부분으로부터 3 - 5μm 튀어나와 있고, 상기 제2 연결부는 상기 제3 부분과 연결되어 있는 부분에서 상기 제3 부분으로부터 3 - 5μm 튀어나와 있는 다결정 규소 박막 트랜지스터의 제조 방법.
  11. 제5항에서,
    상기 게이트층은 다결정 규소 또는 금속으로 형성하는 다결정 규소 박막 트랜지스터의 제조 방법.
  12. 제11항에서,
    상기 게이트층의 두께는 800 - 1,200Å으로 형성하고,
    상기 게이트층을 형성하는 단계 다음에 상기 게이트층을 덮는 제2 절연막을 형성하는 단계를 더 포함하는 다결정 규소 박막 트랜지스터의 제조 방법.
  13. 제12항에서,
    상기 제2 절연막의 두께는 800 - 1,200Å으로 형성하는 다결정 규소 박막 트랜지스터의 제조 방법.
  14. 제5항 내지 제13항 중 어느 한 항의 방법으로 제조된 다결정 규소 박막 트랜지스터.
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