KR100635067B1 - 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법 - Google Patents
엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100635067B1 KR100635067B1 KR1020040042342A KR20040042342A KR100635067B1 KR 100635067 B1 KR100635067 B1 KR 100635067B1 KR 1020040042342 A KR1020040042342 A KR 1020040042342A KR 20040042342 A KR20040042342 A KR 20040042342A KR 100635067 B1 KR100635067 B1 KR 100635067B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- concentration impurity
- insulating film
- semiconductor layer
- gate insulating
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title claims description 20
- 239000010408 film Substances 0.000 claims abstract description 65
- 239000012535 impurity Substances 0.000 claims abstract description 58
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 82
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 239000002356 single layer Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
LDD 구조를 갖는 박막트랜지스터 및 그의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하고, 상기 기판 상에 반도체층을 형성하는 것을 포함한다. 상기 반도체층 상에 절연막을 형성하고, 상기 절연막을 선택적으로 식각하여 제 1 영역 및 상기 제 1 영역보다 얇은 두께를 갖는 제 2 영역을 구비하는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 제 1 영역보다 좁은 폭을 갖는 게이트 전극을 형성한다. 상기 게이트 전극을 마스크로 하여 상기 반도체층에 불순물을 도핑함으로써, 상기 제 1 영역과 중첩되는 저농도 불순물 영역과 상기 제 2 영역과 중첩되는 고농도 불순물 영역을 동시에 형성한다.
박막트랜지스터, LDD 구조, 게이트 절연막
Description
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 LDD 구조를 갖는 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
10 : 기판 15 : 반도체층
15a : 고농도 불순물 영역 15b : 저농도 불순물 영역
본 발명은 박막트랜지스터에 관한 것으로, 특히 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
유기전계발광표시장치와 같은 평판표시장치는 N×M개의 단위화소가 매트릭스 형태로 위치하는데, 상기 N×M 개의 단위화소들을 구동하는 방식에 따라 수동 매트릭스(passive matrix)방식과 능동 매트릭스(active matrix)방식으로 나뉘어진다. 상기 능동 매트릭스 방식에 있어서 단위화소영역에는 발광영역을 정의하는 화소전극과 상기 화소전극에 전류 또는 전압을 인가하기 위한 단위화소구동회로가 위치하 는데, 상기 단위화소구동회로는 적어도 하나의 박막트랜지스터를 구비한다.
이러한 박막트랜지스터는 일반적으로 반도체층, 게이트 및 소오스/드레인 전극들을 구비하는데, 여기서 상기 반도체층은 소오스/드레인 영역들과 상기 소오스/드레인 영역들 사이에 개재된 채널 영역을 구비한다. 또한, 상기 반도체층은 다결정 실리콘(Poly Silicon) 또는 비정질 실리콘(Amorphous Silicon)으로 형성할 수 있으나, 상기 다결정 실리콘의 전자이동도가 비정질 실리콘의 그것보다 높아 현재는 다결정 실리콘을 주로 적용하고 있다.
그런데, 상기 다결정 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비하여 오프(off) 전류가 큰 단점이 있다. 이러한 다결정 실리콘 박막트랜지스터의 단점을 보완하기 위해, 다결정 실리콘 박막트랜지스터의 소오스/드레인 영역 즉, 고농도 불순물 영역(heavily doped region)과 채널 영역 사이에 저농도 불순물 영역(lightly doped region)을 형성하는 구조 즉, LDD(Lightly doped drain) 구조가 제안된 바 있다.
일반적으로, 이러한 LDD 구조를 갖는 박막트랜지스터를 제조하는 방법은 고농도 불순물 영역을 형성하는 이온도핑 공정과 저농도 불순물 영역을 형성하는 이온도핑 공정이라는 두 단계의 도핑 공정을 포함한다. 상기 두 단계의 도핑 공정을 수행함에 있어, 서로 다른 포토마스크를 사용하여 포토레지스트 패턴들을 형성하게 되는데, 이 경우 마스크를 얼라인함에 있어 미스얼라인이 발생할 수 있다. 이러한 마스크 미스얼라인은 상기 저농도 불순물 영역과 상기 고농도 불순물 영역의 미스얼라인을 유발하고 이는 박막트랜지스터의 특성을 저하시키는 요인이 될 수 있다. 또한, 상기 두 단계의 도핑공정은 작업처리량(throughput)을 감소시키는 요인이 되기도 한다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 작업처리량이 증가될 수 있고, 고농도 불순물 영역과 저농도 불순물 영역 간의 미스얼라인이 제거된 박막트랜지스터의 제조방법 및 그를 사용하여 제조된 박막트랜지스터를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면(one aspect)은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 기판을 포함한다. 상기 기판 상에 채널 영역, 저농도 불순물 영역 및 고농도 불순물 영역을 구비하는 반도체층이 위치한다. 상기 반도체층 상에 상기 저농도 불순물 영역과 중첩되는 제 1 영역 및 상기 고농도 불순물 영역과 중첩되고 상기 제 1 영역보다 얇은 제 2 영역을 갖는 게이트 절연막이 위치한다. 상기 게이트 절연막 상에 상기 채널 영역에 대응하여 게이트 전극이 위치한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면(another aspect)은 박막트랜지스터의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하고, 상기 기판 상에 반도체층을 형성하는 것을 포함한다. 상기 반도체층 상에 절연막을 형성하고, 상기 절연막을 선택적으로 식각하여 제 1 영역 및 상기 제 1 영역보다 얇은 두께를 갖는 제 2 영역을 구비하는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 제 1 영역보다 좁은 폭을 갖는 게이트 전극을 형성한다. 상기 게이트 전극을 마스크로 하여 상기 반도체층에 불순물을 도핑함으로써, 상기 제 1 영역과 중첩되는 저농도 불순물 영역과 상기 제 2 영역과 중첩되는 고농도 불순물 영역을 동시에 형성한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1d는 본 발명의 일 실시예에 따른 LDD 구조를 갖는 박막트랜지스터를 나타낸 단면도이다.
도 1d를 참조하면, 기판(10) 상에 채널 영역(15c), 상기 채널 영역(15c)의 양측에 위치하는 고농도 불순물 영역들(15a) 및 상기 채널 영역(15c)과 상기 고농도 불순물 영역들(15a) 사이에 각각 개재된 저농도 불순물 영역들(15b)을 구비하는 반도체층(15)이 위치한다. 상기 반도체층(15)은 다결정 실리콘 반도체층일 수 있다.
상기 반도체층(15) 상에 상기 반도체층(15)을 덮는 게이트 절연막(23)이 위치한다. 상기 게이트 절연막(23)은 상기 저농도 불순물 영역(15b)과 중첩되고 제 1 두께(T1)를 갖는 제 1 영역 및 상기 고농도 불순물 영역(15a)과 중첩되고 상기 제 1 두께(T1)보다 얇은 제 2 두께(T2)를 갖는 제 2 영역을 구비한다. 상기 제 1 두께(T1)는 상기 제 2 두께(T2)의 4/3배 이상일 수 있다. 이로써, 상기 저농도 불순물 영역(15b)의 불순물 농도를 상기 고농도 불순물 영역(15a)의 불순물 농도의 0.01배 이하로 구현할 수 있다.
상기 게이트 절연막(23)은 단일층일 수 있다. 상기 단일층인 게이트 절연막(23)은 실리콘 산화막으로 형성될 수 있다.
이와는 달리, 상기 게이트 절연막(23)은 서로 다른 물질로 이루어진 이중층을 구비할 수 있다. 더욱 자세하게는 상기 제 1 영역은 제 1 게이트 절연막(23a)과 상기 제 1 게이트 절연막(23a) 상에 적층된 제 2 게이트 절연막(23b)으로 이루어진 이중층이고, 상기 제 2 영역은 상기 제 1 게이트 절연막(23a)으로 이루어진 단일층일 수 있다. 더 나아가서, 상기 제 1 게이트 절연막(23a)은 상기 반도체층(15)과 계면특성이 우수한 실리콘 산화막일 수 있고, 상기 제 2 게이트 절연막(23b)은 실리콘 질화막 일 수 있다. 이로써, 상기 게이트 절연막(23)의 절연내압을 향상시킬 수 있으며, 유동전하(mobile charge)에 의한 영향을 줄여 박막트랜지스터의 전기적 특성을 향상시킬 수 있다.
상기 게이트 절연막(23) 상에 상기 채널 영역(15c)에 대응하여 게이트 전극(30)이 위치한다. 상기 게이트 전극(30) 상에 상기 게이트 전극(30)을 덮는 층간절연막(35)이 위치한다. 상기 층간절연막(35) 상에 상기 층간절연막(35) 및 상기 게이트 절연막(23)을 관통하여 상기 고농도 불순물 영역(15a)과 접하는 소오스/드레인 전극(40)이 위치한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 LDD 구조를 갖는 박막트랜지스터의 제조방법을 공정단계 별로 설명하기 위한 단면도들이다.
도 1a을 참조하면, 기판(10) 상에 완충막(미도시)을 형성할 수 있다. 상기 완충막은 상기 기판(10)으로부터 유출되는 불순물로부터 후속하는 공정에서 형성되는 박막트랜지스터를 보호하기 위한 층으로, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막으로 이루어진 군에서 선택되는 적어도 하나의 층으로 형성할 수 있다. 상기 완충막 상에 반도체층(15)을 형성한다. 상기 반도체층(15)은 상기 완충막 상에 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Lateral Crystallization)법을 사용하여 결정화하고, 이를 패터닝한 다결정 실리콘층으로 형성할 수 있다.
상기 반도체층(15) 상에 절연막(20)을 형성한다. 상기 절연막(20)은 단일막으로 형성할 수 있다. 상기 절연막(20)을 단일막으로 형성하는 것은 실리콘 산화막을 사용하여 수행할 수 있다.
한편, 상기 절연막(20)은 서로 다른 물질로 이루어진 이중막 즉, 제 1 절연막(20a)과 상기 제 1 절연막(20a) 상에 적층된 제 2 절연막(20b)으로 형성할 수 있다. 구체적으로 상기 제 1 절연막(20a)은 상기 반도체층(15)과 계면특성이 좋은 실리콘 산화막이고, 상기 제 2 절연막(20b)은 실리콘 질화막일 수 있다.
이어서, 상기 절연막(20) 상에 포토레지스트막을 적층한다. 상기 포토레지스트막을 하프-톤 마스크(미도시)를 사용하여 노광하고 현상함으로써, 포토레지스트 패턴(90)을 형성한다. 상기 포토레지스트 패턴(90)은 상기 반도체층(15)을 적어도 덮도록 형성된다. 또한, 상기 포토레지스트 패턴(90)은 상기 반도체층(15)의 중앙부에 대응하는 두꺼운 영역과 상기 두꺼운 영역의 양측부에 위치하는 얇은 영역을 구비한다.
도 1b를 참조하면, 상기 포토레지스트 패턴(90)을 마스크로 하여 상기 절연막(20)을 식각함으로써, 게이트 절연막(23)을 형성한다. 이 때, 상기 절연막(20)은 서로 다른 두께를 갖는 영역들을 구비하는 상기 포토레지스트 패턴(90)을 마스크로 하여 선택적으로 식각된다. 즉, 상기 절연막(20)의 상기 포토레지스트 패턴(90)에 의해 노출된 영역은 완전히 식각되며, 상기 절연막(20)의 상기 포토레지스트 패턴(90)의 얇은 영역에 대응하는 부분은 부분적으로 식각되고, 상기 절연막(20)의 상기 포토레지스트 패턴(90)의 두꺼운 영역에 대응하는 부분은 잔존한다. 이로써, 상기 게이트 절연막(23)은 제 1 두께(T1)를 갖는 제 1 영역 및 상기 제 1 두께(T1) 보다 얇은 제 2 두께(T2)를 갖는 제 2 영역을 구비한다.
더 나아가서, 상기 절연막(20)이 상기 제 1 절연막(20a)과 상기 제 2 절연막(20b)의 적층구조를 갖는 경우, 상기 절연막(20)의 상기 포토레지스트 패턴(90)에 의해 노출된 영역은 완전히 식각되고, 상기 절연막(20)의 상기 포토레지스트 패턴(90)의 얇은 영역에 대응하는 부분은 상기 제 2 절연막(20b) 만이 부분적으로 식각되며, 상기 절연막(20)의 상기 포토레지스트 패턴(90)의 두꺼운 영역에 대응하는 부분은 잔존되도록 할 수 있다. 이로써, 상기 게이트 절연막(23)은 상기 제 1 영역에서 제 1 게이트 절연막(23a)과 제 2 게이트 절연막(23b)이 차례로 적층된 이중층으로 형성되고, 상기 제 2 영역에서 상기 제 1 게이트 절연막(23a)의 단일층으로 형성된다.
도 1c를 참조하면, 상기 게이트 절연막(23) 상에 게이트 전극(30)을 형성한 다. 상기 게이트 전극(30)은 상기 제 1 영역의 폭 보다 좁은 폭을 갖도록 형성함으로써, 상기 게이트 전극(30)의 양측에 상기 제 1 영역을 일부 노출시킨다. 상기 게이트 전극(30)을 마스크로 하여, 상기 반도체층(15)에 불순물을 도핑한다. 이 때, 상기 반도체층(15)에 도핑된 불순물의 농도는 그와 중첩되는 게이트 절연막(23)의 두께에 의해 영향을 받는다. 따라서, 상기 반도체층(15)의 상기 게이트 절연막(23)의 제 1 영역과 중첩되는 부분은 저농도 불순물 영역(15b)이 형성되고, 상기 게이트 절연막(23)의 제 2 영역과 중첩되는 부분은 고농도 불순물 영역(15a)이 형성된다. 또한, 상기 반도체층(15)의 상기 게이트 전극(30) 및 상기 게이트 절연막(23)의 제 1 영역과 동시에 중첩되는 부분은 불순물이 차단되어 채널 영역(15c)으로 정의된다. 결과적으로 상기 서로 두께를 달리하는 게이트 절연막(23)을 형성함으로써, 상기 고농도 불순물 영역(15a)과 상기 저농도 불순물 영역(15b)을 동시에 또한 자기정합적으로 형성할 수 있다. 상기 고농도 불순물 영역(15a)과 상기 저농도 불순물 영역(15b)에 있어서, 고농도 및 저농도는 절대적인 불순물의 농도를 의미하는 것이 아니라, 상대적인 불순물의 농도 차이를 의미한다.
상기 제 1 영역의 두께 즉, 상기 제 1 두께(T1)는 상기 제 2 영역의 두께 즉, 상기 제 2 두께(T2)의 4/3배 이상일 수 있다. 이로써, 상기 저농도 불순물 영역(15b)의 불순물 농도를 상기 고농도 불순물 영역(15a)의 불순물 농도의 0.01배 이하로 구현할 수 있다. 이로 인해, 오프 전류가 효과적으로 저감된 박막트랜지스터를 구현할 수 있다.
상기 불순물을 도핑하는 것은 이온 샤워링 또는 이온 임플란테이션법을 사용 할 수 있다. 바람직하게는 저온에서 진행가능한 이온 샤워링법을 사용하여 수행한다. 상기 불순물은 B(boron), P(phosphorus) 또는 As(arsenic)일 수 있다.
도 1d를 참조하면, 상기 게이트 전극(30)을 덮는 층간절연막(35)을 형성한다. 상기 층간절연막(35)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복합막으로 형성할 수 있다. 이어서, 상기 층간절연막(35) 및 상기 게이트 절연막(23) 내에 콘택홀을 형성한다. 상기 콘택홀 내에는 상기 반도체층(15)의 고농도 불순물 영역(15a)이 노출된다. 상기 콘택홀이 형성된 기판 상에 도전막을 적층하고 패터닝함으로써, 상기 노출된 고농도 불순물 영역(15a)에 접하는 소오스/드레인 전극(40)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 고농도 불순물 영역과 저농도 불순물 영역을 한 번의 불순물 도핑공정을 통해 수행함으로써, 작업처리량을 증가시킬 수 있다. 또한, 고농도 불순물 영역과 저농도 불순물 영역을 동시에 형성함으로써, 고농도 불순물 영역과 저농도 불순물 영역간의 미스얼라인을 제거할 수 있다.
Claims (10)
- 기판;상기 기판 상에 채널 영역, 저농도 불순물 영역 및 고농도 불순물 영역을 구비하는 반도체층;상기 반도체층 상에 상기 저농도 불순물 영역과 중첩되는 서로 다른 물질로 이루어진 이중층의 제 1 영역 및 상기 고농도 불순물 영역과 중첩되고 상기 제 1 영역보다 얇은 단일층으로 이루어진 제 2 영역을 갖는 게이트 절연막; 및상기 게이트 절연막 상에 상기 채널 영역에 대응하여 위치하는 게이트 전극을 포함하고, 상기 제 1 영역의 두께는 상기 제 2 영역의 두께의 4/3배 이상인 것을 특징으로 하는 박막트랜지스터.
- 삭제
- 제 1 항에 있어서,상기 게이트 절연막은 실리콘 산화막인 것을 특징으로 하는 박막트랜지스터.
- 삭제
- 제 4 항에 있어서,상기 제 1 영역은 실리콘 산화막과 실리콘 절연막의 이중층인 것을 특징으로 하는 박막트랜지스터.
- 제 5 항에 있어서,상기 제 2 영역은 실리콘 산화막의 단일층인 것을 특징으로 하는 박막트랜지스터.
- 기판을 제공하고,상기 기판 상에 반도체층을 형성하고,상기 반도체층 상에 서로 다른 물질로 이루어진 이중층의 절연막을 형성하고,상기 절연막을 선택적으로 식각하여 서로 다른 물질로 이루어진 이중층의 제 1 영역 및 단일층으로 이루어진 상기 제 1 영역보다 얇은 두께를 갖는 제 2 영역을 구비하는 게이트 절연막을 형성하고,상기 게이트 절연막 상에 상기 제 1 영역보다 좁은 폭을 갖는 게이트 전극을 형성하고;상기 게이트 전극을 마스크로 하여 상기 반도체층에 불순물을 도핑함으로써, 상기 제 1 영역과 중첩되는 저농도 불순물 영역과 상기 제 2 영역과 중첩되는 고농도 불순물 영역을 동시에 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 제 1 영역 및 제 2 영역을 갖는 게이트 절연막을 형성하는 것은 하프톤 마스크를 사용하여 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 제 1 영역의 두께는 상기 제 2 영역의 두께의 4/3배 이상인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7 항에 있어서,상기 절연막을 형성하는 것은 상기 반도체층 상에 실리콘 산화막을 형성하고, 상기 실리콘 산화막 상에 실리콘 질화막을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040042342A KR100635067B1 (ko) | 2004-06-09 | 2004-06-09 | 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040042342A KR100635067B1 (ko) | 2004-06-09 | 2004-06-09 | 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050117128A KR20050117128A (ko) | 2005-12-14 |
| KR100635067B1 true KR100635067B1 (ko) | 2006-10-16 |
Family
ID=37290579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040042342A KR100635067B1 (ko) | 2004-06-09 | 2004-06-09 | 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100635067B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100770263B1 (ko) * | 2006-05-03 | 2007-10-25 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그의 제조 방법 |
| KR100867921B1 (ko) * | 2006-11-29 | 2008-11-10 | 삼성에스디아이 주식회사 | 박막 트랜지스터의 제조방법 |
| KR100848338B1 (ko) | 2007-01-09 | 2008-07-25 | 삼성에스디아이 주식회사 | 박막트랜지스터, 그의 제조방법 및 이를 포함하는평판표시장치 |
| CN104882482A (zh) * | 2015-03-31 | 2015-09-02 | 上海和辉光电有限公司 | 一种半导体结构及其制备方法 |
| KR102448033B1 (ko) * | 2015-12-21 | 2022-09-28 | 삼성디스플레이 주식회사 | 박막 트랜지스터의 제조 방법, 박막 트랜지스터 기판, 및 평판 표시 장치 |
-
2004
- 2004-06-09 KR KR1020040042342A patent/KR100635067B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050117128A (ko) | 2005-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4309362B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100307456B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| US7572690B2 (en) | Method of fabricating CMOS thin film transistor (TFT) and CMOS TFT fabricated using the same | |
| WO2017020358A1 (zh) | 低温多晶硅薄膜晶体管的制作方法及低温多晶硅薄膜晶体管 | |
| US7476896B2 (en) | Thin film transistor and method of fabricating the same | |
| US20050116305A1 (en) | Thin film transistor | |
| KR100659761B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR100307457B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| KR100776362B1 (ko) | 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법 | |
| KR100635067B1 (ko) | 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법 | |
| KR100667066B1 (ko) | 박막트랜지스터 제조 방법 | |
| KR100486717B1 (ko) | 액정표시장치및그제조방법 | |
| US20050110090A1 (en) | Thin film transistor, method of fabricating the same, and flat panel display using the thin film transistor | |
| KR100870017B1 (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| KR100867921B1 (ko) | 박막 트랜지스터의 제조방법 | |
| KR100205523B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100441436B1 (ko) | 투과율이 향상된 평판표시장치 및 그의 제조방법 | |
| KR100308852B1 (ko) | 액정표시장치의트랜지스터제조방법 | |
| KR100656493B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100600869B1 (ko) | Ｌｄｄ 영역 및 ｇｏｌｄｄ 영역을 구비하는박막트랜지스터 | |
| KR101018752B1 (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR101128100B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR20060028520A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR101018757B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR100992126B1 (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170928 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20181001 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20191001 Year of fee payment: 14 |