JP4309362B2 - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法 Download PDF

Info

Publication number
JP4309362B2
JP4309362B2 JP2005072012A JP2005072012A JP4309362B2 JP 4309362 B2 JP4309362 B2 JP 4309362B2 JP 2005072012 A JP2005072012 A JP 2005072012A JP 2005072012 A JP2005072012 A JP 2005072012A JP 4309362 B2 JP4309362 B2 JP 4309362B2
Authority
JP
Japan
Prior art keywords
region
electrode
insulating film
gate insulating
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005072012A
Other languages
English (en)
Other versions
JP2006013432A (ja
Inventor
炳建 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Mobile Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Mobile Display Co Ltd filed Critical Samsung Mobile Display Co Ltd
Publication of JP2006013432A publication Critical patent/JP2006013432A/ja
Application granted granted Critical
Publication of JP4309362B2 publication Critical patent/JP4309362B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Description

本発明は、薄膜トランジスタ及びその製造方法に関し、より具体的には、有機エレクトロルミネセンス素子でキャパシタの誘電体膜の厚さを減少させ、静電容量の大きさを減少させることなくキャパシタの表面積を減少させることができ、有機エレクトロルミネセンス表示素子の開口率を増加させることのできる薄膜トランジスタ及びその製造方法に関する。
通常的に、アクティブマトリックスの有機エレクトロルミネセンス素子のような平板表示装置は、各単位画素が基本的にゲートライン、データライン及び電源供給ラインに繋がれる薄膜トランジスタ及びキャパシタ並びに有機エレクトロルミネセンス表示素子を具備する。前記キャパシタは、ゲートライン及びゲート電極、データライン、ソース/ドレイン電極及び電源供給層並びにアノード電極などを形成するために多数の導電層が用いられる。このような導電層は、導電層間に形成される絶縁層にコンタクトホールを形成した後、導電層を埋め込んで電気的に接続させる。
図１は、従来の有機エレクトロルミネセンス表示素子の平面図である。
図１を参照すれば、従来のアクティブマトリックスの有機エレクトロルミネセンス表示装置は、多数のゲートライン３１０、多数のデータライン３２０及び多数の電源供給ライン３３０、並びに前記ゲートライン３１０、データライン３２０及び電源供給ライン３３０に連結、構成される多数の画素を具備する。
前記各画素は、多数のゲートライン３１０のうちの該当する一つのゲートラインと多数のデータライン３２０のうちの該当する一つのデータラインとに繋がれるスイッチング用薄膜トランジスタ３７０と、前記電源供給ライン３３０に繋がれる電界発光素子３６０駆動用の薄膜トランジスタ３５０と、前記駆動用の薄膜トランジスタ３５０のゲート−ソース間電圧を維持させるためのキャパシタ３４０と、電界発光素子と、などからなる。
前記駆動用の薄膜トランジスタ３５０は、ソース/ドレイン領域を備えた半導体層３５２と、ゲート電極３５４と、前記ソース/ドレイン領域とコンタクトホール３５５a、３５５bとを通じてそれぞれ繋がれるソース/ドレイン電極３５６a、３５６bと、を具備し、前記スイッチング用薄膜トランジスタ３７０も同じ構造を持つ。
前記キャパシタ３４０は、前記スイッチング用薄膜トランジスタ３７０のソース/ドレイン電極の一つ、例えばソース電極と駆動用の薄膜トランジスタ３５０のゲートとに繋がれる下部電極３４４と、前記駆動用の薄膜トランジスタ３５０のソース/ドレイン電極の一つ、例えばソース電極３５６aと共通電源ライン３３０とに繋がれる上部電極１４６と、を具備する。開口部３６５を具備する電界発光素子のアノード電極である画素電極３６０、３６１は、ビアホール３５８を通じて前記駆動用の薄膜トランジスタ３５０のソース/ドレイン電極３５６a、３５６bの一つ、例えばドレイン電極３５６bに繋がれる。
図２Ａ及び図２Ｂは、従来技術に係る薄膜トランジスタの形成手順を示す断面図である。
まず、第１の領域(A)と第２の領域(B)とに区分される基板１００の全面にプラズマ強化化学気相蒸着(Plasma Enhanced Chemical Vapor Deposition、PECVD)法を実施して、シリコン酸化物からなる所定厚さの緩衝膜１１０を形成する。この時、前記緩衝膜１１０は、後工程で形成される非晶質シリコン層の結晶化工程時に、前記基板１００内の不純物が拡散することを防止する。
次に、前記緩衝膜１１０上部に、所定厚さの非晶質シリコン層(不図示)を蒸着する。続いて、前記非晶質シリコン層をELA(Excimer Laser Annealing)、SLS(Sequential Lateral Solidification)、MIC(Metal Induced Crystallization)又はMILC(Metal Induced Lateral Crystallization)法などを用いて結晶化し、写真エッチング工程でパターニングして、単位画素内の第１の領域(A)と第２の領域(B)とに多結晶シリコン層パターン１２０を形成する。
次に、全表面上部に第１のゲート絶縁膜１３０を形成する。この時、前記第１のゲート絶縁膜１３０は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、４００〜１０００Åの厚さで形成する。
次いで、前記第１のゲート絶縁膜１３０上部に、ゲート電極と、トランジスタのチャンネル領域として予定される部分を保護する感光膜パターン(不図示)とを形成する。そして、前記感光膜パターンをイオン注入マスクとして用いて前記多結晶シリコン層パターン１２０に不純物をイオン注入して、第１の領域(A)にソース/ドレイン領域１２２を形成し、第２の領域(B)に下部キャパシタ(C１)の下部電極として用いられる第１の電極１２４を形成する。その後、前記感光膜パターンを取り除く。
次に、前記第１のゲート絶縁膜１３０上部に、第２のゲート絶縁膜１３２を形成する。前記第２のゲート絶縁膜１３２は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、２００〜８００Åの厚さで形成する。一方、前記第２のゲート絶縁膜１３２は、感光膜パターンをイオン注入マスクとして用いて前記多結晶シリコン層パターン１２０に不純物をイオン注入して、第１の領域(A)にソース/ドレイン領域１２２を形成し、第２の領域(B)に下部キャパシタ(C１)の下部電極として用いられる第１の電極１２４を形成する段階前に形成することができる。
次いで、前記第２のゲート絶縁膜１３２上部に、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、上に言及した金属らの二重層でゲート電極用の金属層(不図示)を形成する。続いて、写真エッチング工程で前記ゲート電極用の金属層をエッチングして、前記第１の領域(A)にはゲート電極１３４を形成し、第２の領域(B)には下部キャパシタ(C１)の上部電極として用いられる第２の電極１３６を形成する。この時、前記第２の電極１３６は、下部キャパシタ(C１)の上部電極として用いられると共に、上部キャパシタ(C２)の下部電極として用いられ、前記第１の電極１２４と第２の電極１３６との間に介在される第１のゲート絶縁膜１３０と第２のゲート絶縁膜１３２との積層構造(d)は、下部キャパシタ(C１)の誘電体膜として用いられる。
次に、全表面上部に所定厚さの層間絶縁膜１４０を形成する。ここで、前記層間絶縁膜１４０は、シリコン酸化膜、シリコン窒化膜、及びその積層構造を用いて、３０００〜５０００Å位の厚さで形成される。
次いで、写真エッチング工程で前記層間絶縁膜１４０、第１のゲート絶縁膜１３０及び第２のゲート絶縁膜１３２をエッチングして、前記ソース/ドレイン領域１２２を露出させるコンタクトホール(不図示)を形成する。
次いで、前記コンタクトホールを含む全表面上部に電極物質を形成し、写真エッチング工程で前記電極物質をエッチングして、前記第１の領域(A)には、前記ソース/ドレイン領域１２２に接続されるソース/ドレイン電極１５０、１５２を形成し、第２の領域(B)には、上部キャパシタ(C２)の上部電極として用いられる第３電極１５４を形成する。この時、前記電極物質には、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、上に言及した金属らの二重層などが用いられる。
その後、全表面上部に、所定厚さのシリコン窒化膜などの無機絶縁膜により保護膜１６０を形成する。
前記したような構造を有する薄膜トランジスタの製造方法は、多結晶シリコン層パターン、ゲート絶縁膜及びゲート電極を下部キャパシタ(C１)として使用し、ゲート電極、層間絶縁膜及びソース/ドレイン電極を上部キャパシタ(C２)として使用している。前記下部キャパシタ(C１)と上部キャパシタ(C２)とは同じ面積内に形成される。前記下部キャパシタ(C１)は、二重ゲート絶縁膜を誘電体膜として使用しており、上部キャパシタ(C２)は、層間絶縁膜を誘電体膜として使用している。単位セル内においてキャパシタは比較的広い面積を占めており、素子の高集積化に伴って、高容量のキャパシタが要求されている。高容量のキャパシタが必要であるほど、単位セル内においてキャパシタの表面積が占める面積が増加し、このため、有機エレクトロルミネセンス素子の開口率の減少が不可避である。
本発明の目的は、前記した従来技術の問題点を解決するためのものであって、本発明は、二重ゲート絶縁膜を用いる有機エレクトロルミネセンス素子の製造工程時に、ゲート絶縁膜の厚さを部分的に減少させてキャパシタの静電容量を増加させ、キャパシタの表面積を減少させることができ、有機エレクトロルミネセンス素子の開口率を増加させることのできる薄膜トランジスタ及びその製造方法を提供することにその目的がある。
前記したような目的を達成するために、本発明に係る薄膜トランジスタは、
第１の領域と第２の領域とが定義された基板と、
前記基板の第１の領域及び第２の領域にそれぞれ具備される半導体層パターンと、
前記第１の領域の半導体層パターンのチャンネル領域上に具備される第１のゲート絶縁膜パターンと、
全表面上部に具備される第２のゲート絶縁膜と、
前記第１の領域のチャンネル領域の上側及び第２の領域の半導体層パターンの上側にそれぞれ具備される第１の導電層パターンと、
全表面上部に具備される層間絶縁膜と、
前記第１の領域の層間絶縁膜及び第２のゲート絶縁膜を通じて前記半導体層パターンに接続され、第２の領域の第１の導電層パターンの上側に具備される第２の導電層パターンと、を含むことと、
前記半導体層パターンは、多結晶シリコン層パターンであることと、
前記第１の領域の半導体層パターンは、薄膜トランジスタのチャンネル領域及びソース/ドレイン領域であり、前記第２の領域の半導体層パターンは、下部キャパシタの下部電極であることと、
前記第１のゲート絶縁膜パターンは、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第１のゲート絶縁膜パターンは、４００〜１０００Åの厚さで形成されることと、
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第２のゲート絶縁膜は、２００〜８００Åの厚さで形成されることと、
前記第１の領域の第１の導電層パターンは、ゲート電極であり、第２の領域の第１の導電層パターンは、下部キャパシタの上部電極であると共に、上部キャパシタの下部電極であることと、
前記第１の領域の第２の導電層パターンは、ソース/ドレイン電極であり、第２の領域の第２の導電層パターンは、上部キャパシタの上部電極であることと、を特徴とする。
前記したような目的を達成するために、本発明に係る薄膜トランジスタの製造方法は、
基板上部の第１の領域及び第２の領域に多結晶シリコン層パターンをそれぞれ形成する工程と、
全表面上部に第１のゲート絶縁膜を形成する工程と、
前記第１の領域の第１のゲート絶縁膜上部にトランジスタのチャンネル領域を保護する感光膜パターンを形成する工程と、
前記感光膜パターンをイオン注入マスクとして用いて、前記多結晶シリコン層パターンに不純物をイオン注入して、前記第１の領域にソース/ドレイン領域を形成すると共に、前記第２の領域に第１の電極を形成する工程と、
前記感光膜パターンをエッチングマスクとして前記第１のゲート絶縁膜をエッチングして第１のゲート絶縁膜パターンを形成した後、前記感光膜パターンを取り除く工程と、
全表面上部に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜の第１の領域にゲート電極を形成し、前記第２の領域に第２の電極を形成する工程と、
全表面上部に層間絶縁膜を形成する工程と、
写真エッチング工程で前記第１の領域の層間絶縁膜及び第２のゲート絶縁膜をエッチングして、前記ソース/ドレイン領域を露出させるコンタクトホールを形成する工程と、
前記第１の領域のコンタクトホールを通じてソース/ドレイン領域に接続されるソース/ドレイン電極を形成し、前記第２の領域に第３電極を形成する工程と、を含むことと、
前記第１の電極は、下部キャパシタの下部電極として用いられることと、
前記第１のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第１のゲート絶縁膜は、４００〜１０００Åの厚さで形成されることと、
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることと、
前記第２のゲート絶縁膜は、２００〜８００Åの厚さで形成されることと、
前記第２の電極は、下部キャパシタの上部電極として用いられると共に、上部キャパシタの下部電極として用いられることと、
前記第３電極は、上部キャパシタの上部電極であることと、を特徴とする。
以下、本発明の実施例を添付の図面を参照して説明すると、下記の通りである。
図３Ａ乃至図３Ｇは、本発明に係る薄膜トランジスタの製造方法による工程断面図であって、NMOS 薄膜トランジスタ、PMOS 薄膜トランジスタ又はCMOS 薄膜トランジスタに区分することなく図示する。
先に、第１の領域(A)と第２の領域(B)とに区分される基板２００の全面に、シリコン酸化物をプラズマ-強化化学気相蒸着(Plasma Enhanced Chemical Vapor Deposition、PECVD)法で所定厚さの緩衝膜２１０を形成する。この時、前記緩衝膜２１０は、後工程で形成される非晶質シリコン層の結晶化工程時に、前記基板２００内の不純物が拡散することを防止する。
次に、前記緩衝膜２１０上部に、半導体層である非晶質シリコン層(不図示)を所定厚さで蒸着する。続いて、前記非晶質シリコン層をELA(Excimer Laser Annealing)、SLS(Sequential Lateral Solidification)、MIC(Metal Induced Crystallization)又はMILC(Metal Induced Lateral Crystallization)法などを用いて結晶化し、写真エッチング工程でパターニングして単位画素内の第１の領域(A)と第２の領域(B)とに半導体層パターンである多結晶シリコン層パターン２２０a、２２０bを形成する。
次に、全表面上部に第１のゲート絶縁膜２３０を形成する。この時、前記第１のゲート絶縁膜２３０は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、４００〜１０００Åの厚さ、好ましくは、８００Å位の厚さで形成する。
次いで、前記第１の領域(A)の第１のゲート絶縁膜２３０上部に、ゲート電極と、トランジスタのチャンネル領域として予定される部分を保護する感光膜パターン２３８とを形成する。そして、前記感光膜パターン２３８をイオン注入マスクとして用いて前記多結晶シリコン層パターン２２０に不純物をイオン注入して、ソース/ドレイン領域２２２a及び下部キャパシタ(C１)の下部電極として用いられる第１の電極２２２bを形成する。この時、前記イオン注入工程は、n+又はp+不純物をドーパントとして用いて行われる。前記薄膜トランジスタがCMOS薄膜トランジスタの場合、前記第１の電極２２２bにはn+不純物がイオン注入されることが有利である。
続いて、前記感光膜パターン２３８をエッチングマスクとして前記第１のゲート絶縁膜２３０をエッチングして、トランジスタのチャンネル領域上部に第１のゲート絶縁膜パターン２３１を形成する。
その後、前記感光膜パターン２３８を取り除く。
一方、LDD領域が必要であるNMOS薄膜トランジスタの場合、前記第１のゲート絶縁膜パターン２３１は、チャンネル領域の他、LDD領域まで延長して具備される。
次に、全表面上部に第２のゲート絶縁膜２３２を形成する。前記第２のゲート絶縁膜２３２は、シリコン酸化膜(SiO２)又はシリコン窒化膜(SiNx)を用いて、２００〜８００Åの厚さ、好ましくは、シリコン窒化膜(SiNx)を用いて４００Å位の厚さで形成する。
次いで、前記第２のゲート絶縁膜２３２上部に、第１の導電層として、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、先に言及した金属らの二重層ゲート電極用の金属層(不図示)を形成する。続いて、写真エッチング工程で前記ゲート電極用の金属層をエッチングして、第１の導電層パターンを形成し、前記第１の領域(A)にはゲート電極２３４を形成し、第２の領域(B)には下部キャパシタ(C１)の上部電極として用いられる第２の電極２３６を形成する。この時、前記第２の電極２３６は、下部キャパシタ(C１)の上部電極として用いられると共に、上部キャパシタ(C２)の下部電極として用いられる。前記第１の領域(A)には第１のゲート絶縁膜パターン２３１と第２のゲート絶縁膜２３４とがゲート絶縁膜(d′)として用いられ、６００〜１８００Åの厚さで形成される。そして、前記第２の領域(B)には第２のゲート絶縁膜２３４が下部キャパシタ(C１)の誘電体膜(d″)として用いられ、２００〜８００Åの厚さ、好ましくは、４００Å位の厚さで形成される。
次に、全表面上部に所定厚さの層間絶縁膜２４０を形成する。前記層間絶縁膜２４０は、シリコン酸化膜を用いて３０００〜５０００Å、好ましくは、４０００Å位の厚さで形成される。
次いで、写真エッチング工程で前記層間絶縁膜２４０及び第２のゲート絶縁膜２３２をエッチングして、前記ソース/ドレイン領域２２２を露出させるコンタクトホール(不図示)を形成する。
次に、前記コンタクトホールを含む全表面上部に、第２の導電層として電極物質を形成し、写真エッチング工程で前記電極物質をエッチングして第２の導電層パターンを形成し、前記第１の領域(A)には前記ソース/ドレイン領域２２２に接続されるソース/ドレイン電極２５０、２５２を形成し、第２の領域(B)には上部キャパシタ(C２)の上部電極として用いられる第３電極２５４を形成する。この時、前記電極物質には、モリブデン(Mo)又はモリブデン−タングステン(Mo-W)のような合金の単一層、アルミニウム(Al)又はアルミニウム-ネオジム(Al-Nd)のようなアルミニウム合金の単一層、あるいは、先に言及した金属らの二重層が用いられる。
その後、全表面上部に、所定厚さのシリコン窒化膜などの無機絶縁膜で保護膜２６０を形成する。
前記したように形成されたキャパシタは、図３Ｇに示されるように、下部キャパシタ(C１)と上部キャパシタ(C２)とが同じ大きさの面積内に垂直に形成される。
例えば、前記第１のゲート絶縁膜２３０の厚さが８００Åであり、第２のゲート絶縁膜２３２の厚さが４００Åであり、層間絶縁膜２４０の厚さが１２００Åである場合、本発明に係るキャパシタの表面積は、下記式(１)のように表現できる。
Figure 0004309362
(εは誘電定数、dは誘電体膜の厚さ、Cは静電容量、ILDは層間絶縁膜、GI１は第１のゲート絶縁膜、GI２は第２のゲート絶縁膜)
ここで、下部キャパシタ(C１)が第２のゲート絶縁膜２３２のみを誘電体膜として使用(GI１= ０)するので、キャパシタの表面積は、下記式(２)の通りである。
Figure 0004309362
前記のような条件で、当社の５tr+２cap 構造を平板表示装置、例えば、有機エレクトロルミネッセンス表示装置に適用した場合、キャパシタの表面積は、２７％程度減少し、それによる開口率は、１０％以上向上する。
また、当社の２tr+１cap 構造を適用した場合には、キャパシタの面積が２７％程度減少し、それによる開口率は２.７％以上向上する。
［発明の効果］
前記したような本発明の実施例によれば、二重ゲート絶縁膜を用いる有機エレクトロルミネセンス素子の製造時に、薄膜トランジスタ領域とキャパシタ領域とに形成されるゲート絶縁膜の厚さを異なって形成する。これによって、ゲート電極の電気的特性も維持し、キャパシタの静電容量を変化させることなく、表面積を減らすことができる。前記のように、キャパシタの表面積を減らすことで、有機エレクトロルミネセンス素子の開口率を向上させることができ、リーク電流の減少のために静電容量を増加させる場合に、開口率の向上効果は更に増大するという利点がある。
従来の有機エレクトロルミネセンス表示素子の平面図である。 従来技術に係る薄膜トランジスタの形成手順を示す断面図である。 従来技術に係る薄膜トランジスタの形成手順を示す断面図である。 本発明に係る薄膜トランジスタの形成手順を示す断面図である。 本発明に係る薄膜トランジスタの形成手順を示す断面図である。 本発明に係る薄膜トランジスタの形成手順を示す断面図である。 本発明に係る薄膜トランジスタの形成手順を示す断面図である。 本発明に係る薄膜トランジスタの形成手順を示す断面図である。 本発明に係る薄膜トランジスタの形成手順を示す断面図である。 本発明に係る薄膜トランジスタの形成手順を示す断面図である。
符号の説明
１００、２００ 基板
１１０、２１０ 緩衝膜
１２０、２２０a、２２０b 多結晶シリコン層パターン
１２２、２２２a ソース/ドレイン領域
１２４、２２２b 第１の電極
１３０、２３０ 第１のゲート絶縁膜
１３２、２３２ 第２のゲート絶縁膜
１３４ ゲート電極
１３６、２３６ 第２の電極
１４０、２４０ 層間絶縁膜
１５０、２５０ ソース電極
１５２、２５２ ドレイン電極
１５４、２５４ 第３電極
１６０、２６０ 保護膜
２３１ 第１のゲート絶縁膜パターン

Claims (8)

  1. 基板上部の第１の領域及び第２の領域に多結晶シリコン層パターンをそれぞれ形成する工程と、
    全表面上部に第１のゲート絶縁膜を形成する工程と、
    前記第１の領域の第１のゲート絶縁膜上部にトランジスタのチャンネル領域を保護する感光膜パターンを形成する工程と、
    前記感光膜パターンをイオン注入マスクとして用いて、前記多結晶シリコン層パターンに不純物をイオン注入して、前記第１の領域にソース/ドレイン領域を形成すると共に、前記第２の領域に第１の電極を形成する工程と、
    前記感光膜パターンをエッチングマスクとして前記第１のゲート絶縁膜をエッチングして第１のゲート絶縁膜パターンを形成した後、前記感光膜パターンを取り除く工程と、
    全表面上部に第２のゲート絶縁膜を形成する工程と、
    前記第２のゲート絶縁膜の第１の領域にゲート電極を形成し、前記第２の領域に第２の電極を形成する工程と、
    全表面上部に層間絶縁膜を形成する工程と、
    写真エッチング工程で前記第１の領域の層間絶縁膜及び第２のゲート絶縁膜をエッチングして、前記ソース/ドレイン領域を露出させるコンタクトホールを形成する工程と、
    前記第１の領域のコンタクトホールを通じてソース/ドレイン領域に接続されるソース/ドレイン電極を形成し、前記第２の領域に第３電極を形成する工程と、
    を含むことを特徴とする薄膜トランジスタの製造方法。
  2. 前記第１の電極は、下部キャパシタの下部電極として用いられることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記第１のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  4. 前記第１のゲート絶縁膜は、４００〜１０００Åの厚さで形成されることを特徴とする請求項３に記載の薄膜トランジスタの製造方法。
  5. 前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン窒化膜から形成されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  6. 前記第２のゲート絶縁膜は、２００〜８００Åの厚さで形成されることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
  7. 前記第２の電極は、下部キャパシタの上部電極として用いられると共に、上部キャパシタの下部電極として用いられることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  8. 前記第３電極は、上部キャパシタの上部電極であることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
JP2005072012A 2004-06-29 2005-03-14 薄膜トランジスタの製造方法 Active JP4309362B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040049823A KR100600878B1 (ko) 2004-06-29 2004-06-29 박막트랜지스터 및 그 제조방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008328543A Division JP2009124159A (ja) 2004-06-29 2008-12-24 薄膜トランジスタ

Publications (2)

Publication Number Publication Date
JP2006013432A JP2006013432A (ja) 2006-01-12
JP4309362B2 true JP4309362B2 (ja) 2009-08-05

Family

ID=35504720

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2005072012A Active JP4309362B2 (ja) 2004-06-29 2005-03-14 薄膜トランジスタの製造方法
JP2008328543A Pending JP2009124159A (ja) 2004-06-29 2008-12-24 薄膜トランジスタ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2008328543A Pending JP2009124159A (ja) 2004-06-29 2008-12-24 薄膜トランジスタ

Country Status (4)

Country Link
US (2) US9070716B2 (ja)
JP (2) JP4309362B2 (ja)
KR (1) KR100600878B1 (ja)
CN (1) CN100481513C (ja)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100659761B1 (ko) * 2004-10-12 2006-12-19 삼성에스디아이 주식회사 반도체소자 및 그 제조방법
KR100754138B1 (ko) * 2006-02-20 2007-08-31 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조방법
KR100782461B1 (ko) * 2006-04-05 2007-12-05 삼성에스디아이 주식회사 Ｔｆｔ패널 및 이의 제조 방법, 그리고 이를 구비하는 유기전계 발광 표시 장치
KR100796608B1 (ko) * 2006-08-11 2008-01-22 삼성에스디아이 주식회사 박막 트랜지스터 어레이 기판의 제조방법
KR100847661B1 (ko) * 2007-03-21 2008-07-21 삼성에스디아이 주식회사 반도체 장치의 제조 방법
KR100864886B1 (ko) 2007-03-28 2008-10-22 삼성에스디아이 주식회사 평판 표시장치 및 그 제조방법
KR100823199B1 (ko) * 2007-04-05 2008-04-18 삼성에스디아이 주식회사 유기 발광 표시 장치
JP2008287135A (ja) * 2007-05-21 2008-11-27 Sony Corp 画素回路および表示装置
KR101499233B1 (ko) 2008-09-03 2015-03-06 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101022652B1 (ko) 2009-04-02 2011-03-22 삼성모바일디스플레이주식회사 박막 트랜지스터 기판 제조방법 및 유기 발광 디스플레이 장치 제조방법
JP2010249935A (ja) 2009-04-13 2010-11-04 Sony Corp 表示装置
KR101065413B1 (ko) * 2009-07-03 2011-09-16 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101073163B1 (ko) 2009-07-30 2011-10-12 삼성모바일디스플레이주식회사 유기전계 발광 표시장치
KR101073174B1 (ko) 2009-07-31 2011-10-12 삼성모바일디스플레이주식회사 화소 및 이를 구비한 유기전계발광 표시장치
KR101117727B1 (ko) * 2009-12-16 2012-03-07 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
KR101210146B1 (ko) * 2010-04-05 2012-12-07 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20110121890A (ko) * 2010-05-03 2011-11-09 삼성모바일디스플레이주식회사 표시 장치 및 그의 제조 방법
TWI449004B (zh) * 2010-08-30 2014-08-11 Au Optronics Corp 畫素結構及其製造方法
KR101786801B1 (ko) * 2010-12-22 2017-10-19 엘지디스플레이 주식회사 유기전계 발광소자용 기판 및 그 제조 방법
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5888990B2 (ja) * 2011-01-12 2016-03-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102015986B1 (ko) * 2012-01-06 2019-08-30 삼성디스플레이 주식회사 유기발광 표시장치
CN103137708B (zh) * 2012-04-13 2015-09-02 友达光电股份有限公司 主动元件及其制造方法
US9035364B2 (en) 2012-04-13 2015-05-19 Au Optronics Corporation Active device and fabricating method thereof
KR101939547B1 (ko) * 2012-06-15 2019-01-16 소니 주식회사 표시 장치, 반도체 장치 및 표시 장치의 제조 방법
CN102956713B (zh) * 2012-10-19 2016-03-09 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
KR102305310B1 (ko) * 2012-12-28 2021-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR102029169B1 (ko) * 2013-04-17 2019-10-07 엘지디스플레이 주식회사 디스플레이 장치와 이의 제조방법
TWI518382B (zh) * 2013-06-26 2016-01-21 友達光電股份有限公司 畫素結構及具有此畫素結構的顯示面板
JP2015015440A (ja) * 2013-07-08 2015-01-22 ソニー株式会社 半導体装置およびその製造方法、並びに表示装置および電子機器
CN103390592B (zh) * 2013-07-17 2016-02-24 京东方科技集团股份有限公司 阵列基板制备方法、阵列基板以及显示装置
CN104576651A (zh) * 2013-10-16 2015-04-29 昆山国显光电有限公司 一种阵列基板及其制备方法
KR102188690B1 (ko) * 2014-01-20 2020-12-09 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
JP6330220B2 (ja) * 2014-03-27 2018-05-30 株式会社Ｊｏｌｅｄ 表示装置、電子機器および基板
CN104022076B (zh) * 2014-05-27 2017-01-25 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR102298336B1 (ko) * 2014-06-20 2021-09-08 엘지디스플레이 주식회사 유기발광다이오드 표시장치
CN104134674B (zh) * 2014-07-18 2017-02-01 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管阵列基板及其制备方法、显示装置
KR102265751B1 (ko) * 2014-08-22 2021-06-17 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102240760B1 (ko) 2014-09-15 2021-04-15 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102322014B1 (ko) * 2014-10-24 2021-11-05 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR102396288B1 (ko) 2014-10-27 2022-05-10 삼성디스플레이 주식회사 유기 발광 표시 장치
CN104409413B (zh) * 2014-11-06 2017-12-08 京东方科技集团股份有限公司 阵列基板制备方法
CN104538403B (zh) * 2014-12-30 2017-11-17 厦门天马微电子有限公司 阵列基板单元结构、阵列基板、显示装置以及制作方法
CN104752345B (zh) * 2015-04-27 2018-01-30 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其制作方法
CN104752344A (zh) * 2015-04-27 2015-07-01 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其制作方法
JP6887243B2 (ja) * 2015-12-11 2021-06-16 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、電子機器及び半導ウエハ
JP6758884B2 (ja) * 2016-04-01 2020-09-23 株式会社ジャパンディスプレイ 表示装置
CN105914229B (zh) 2016-06-24 2017-12-15 京东方科技集团股份有限公司 一种amoled显示基板及其制作方法、显示装置
JP6756560B2 (ja) * 2016-09-27 2020-09-16 株式会社ジャパンディスプレイ 表示装置
CN106505072B (zh) * 2016-10-31 2019-07-26 昆山工研院新型平板显示技术中心有限公司 柔性显示面板及柔性显示装置
US10896885B2 (en) * 2017-09-13 2021-01-19 Polar Semiconductor, Llc High-voltage MOSFET structures
KR102615707B1 (ko) * 2017-12-29 2023-12-18 엘지디스플레이 주식회사 유기발광표시패널 및 이를 이용한 유기발광표시장치
CN108257977B (zh) * 2018-01-10 2021-01-01 京东方科技集团股份有限公司 显示背板及其制作方法、显示面板和显示装置
CN108459444A (zh) * 2018-03-28 2018-08-28 惠科股份有限公司 显示面板及显示装置
CN111668242A (zh) 2020-07-02 2020-09-15 深圳市华星光电半导体显示技术有限公司 Oled显示面板及其制备方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3829888A (en) * 1971-01-08 1974-08-13 Hitachi Ltd Semiconductor device and the method of making the same
US5698864A (en) 1982-04-13 1997-12-16 Seiko Epson Corporation Method of manufacturing a liquid crystal device having field effect transistors
JPS6177359A (ja) * 1984-09-21 1986-04-19 Fujitsu Ltd 半導体記憶装置
JP2618534B2 (ja) 1990-12-20 1997-06-11 シャープ株式会社 アクティブマトリクス表示装置の製造方法
JP2625268B2 (ja) 1991-03-19 1997-07-02 シャープ株式会社 アクティブマトリクス基板
JPH0529622A (ja) 1991-07-25 1993-02-05 Nec Corp 薄膜トランジスタ及びその製造方法
JP3645379B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3472024B2 (ja) * 1996-02-26 2003-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5872029A (en) * 1996-11-07 1999-02-16 Advanced Micro Devices, Inc. Method for forming an ultra high density inverter using a stacked transistor arrangement
KR100226494B1 (ko) 1997-02-20 1999-10-15 김영환 액정표시장치 및 그 제조방법
TW583433B (en) * 1998-02-09 2004-04-11 Seiko Epson Corp An electro-optical apparatus and a projection type apparatus
US6593592B1 (en) * 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
JP2000332258A (ja) 1999-03-16 2000-11-30 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
JP4402197B2 (ja) * 1999-05-24 2010-01-20 シャープ株式会社 アクティブマトリクス型表示装置
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP2002359252A (ja) 2000-09-29 2002-12-13 Toshiba Corp 平面表示装置及びその製造方法
JP4982918B2 (ja) 2000-10-13 2012-07-25 日本電気株式会社 液晶表示用基板及びその製造方法
KR100496420B1 (ko) * 2001-03-02 2005-06-17 삼성에스디아이 주식회사 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터 및그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자및 그의 제조방법
KR100566894B1 (ko) * 2001-11-02 2006-04-04 네오폴리((주)) Ｍｉｌｃ를 이용한 결정질 실리콘 ｔｆｔ 패널 및 제작방법
KR100684176B1 (ko) * 2004-12-16 2007-02-20 한국전자통신연구원 저온 능동 구동 표시 소자 및 그 제조 방법
US20070296003A1 (en) * 2006-06-08 2007-12-27 Samsung Electronics Co., Ltd. Thin Film Transistor Substrate and Method for Manufacturing the Same
US20080237743A1 (en) * 2007-03-30 2008-10-02 Texas Instruments Incorporated Integration Scheme for Dual Work Function Metal Gates

Also Published As

Publication number Publication date
US9947771B2 (en) 2018-04-17
US9070716B2 (en) 2015-06-30
US20050285197A1 (en) 2005-12-29
KR20060000848A (ko) 2006-01-06
CN100481513C (zh) 2009-04-22
KR100600878B1 (ko) 2006-07-14
US20150263135A1 (en) 2015-09-17
JP2009124159A (ja) 2009-06-04
CN1716635A (zh) 2006-01-04
JP2006013432A (ja) 2006-01-12

Similar Documents

Publication Publication Date Title
JP4309362B2 (ja) 薄膜トランジスタの製造方法
JP4377355B2 (ja) 半導体素子の製造方法
KR101233348B1 (ko) 표시 장치 및 그 제조 방법
TWI401802B (zh) 薄膜電晶體板及其製造方法
US7387920B2 (en) Method of manufacturing thin film transistor array panel
US20050121673A1 (en) Manufacturing method of thin film transistor substrate
JP6503459B2 (ja) 半導体装置及びその製造方法
KR102169014B1 (ko) 박막트랜지스터 어레이 기판 및 그 제조방법
JP2008147516A (ja) 薄膜トランジスタ及びその製造方法
KR100913794B1 (ko) 유기 전계 발광 표시 장치 및 그 제조방법
KR100811997B1 (ko) 박막트랜지스터 및 그 제조방법과 이를 포함한평판표시장치
US8754416B2 (en) Method for fabrication of active-matrix display panels
JP4441299B2 (ja) 表示装置の製造方法
KR100635067B1 (ko) 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법
KR101172015B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR101419239B1 (ko) 박막 트랜지스터, 이의 제조 방법 및 이를 이용한 표시장치의 제조 방법
KR20060028520A (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
JP2009010242A (ja) 表示装置及びその製造方法
KR100656493B1 (ko) 박막트랜지스터 및 그 제조방법
JP2007142059A (ja) 表示装置の製造方法
KR100590250B1 (ko) 박막 트랜지스터, 이의 제조 방법 및 이를 이용한 평판표시 장치
KR101351402B1 (ko) 박막 트랜지스터의 제조 방법 및 이를 이용한 표시 장치의제조 방법
JP4855511B2 (ja) 表示装置
JP4535921B2 (ja) 薄膜トランジスタおよびその製造方法
KR20050061803A (ko) 박막 트랜지스터의 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080603

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080924

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090225

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090313

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090407

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090507

R150 Certificate of patent or registration of utility model

Ref document number: 4309362

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130515

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130515

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130515

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250