JP2015015440A - 半導体装置およびその製造方法、並びに表示装置および電子機器 - Google Patents

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Abstract

【課題】容量素子の電極間の絶縁性を維持しつつ、その容量値を向上させることが可能な半導体装置およびその製造方法、並びに表示装置および電子機器を提供する。
【解決手段】下部電極と上部電極との間に第１絶縁膜を有する容量素子と、前記下部電極の周縁の少なくとも一部と前記第１絶縁膜との間の第２絶縁膜および半導体膜を含む第１積層構造とを備えた半導体装置。
【選択図】図１

Description

本技術は、容量素子を有する半導体装置およびその製造方法、並びに表示装置および電子機器に関する。
亜鉛（Ｚｎ）やインジウム（Ｉｎ）を含む酸化物は、半導体デバイスの活性層として優れた性質を示し、近年、ＴＦＴ，発光デバイス，透明導電膜などへの応用を目指して開発が進められている。特に、Ｚｎ，Ｉｎ，Ｇａの複合酸化物を用いたＴＦＴは、液晶ディスプレイなどに一般的に使用される非晶質シリコン（ａ−Ｓｉ：Ｈ）を用いたＴＦＴと比較してその電子移動度が大きく、優れた電気特性を示す。
このような酸化物半導体を用いたＴＦＴ（Thin Film Transistor）では、ボトムゲート型およびトップゲート型のＴＦＴがこれまでに報告されている。ボトムゲート型の構造は、ゲート電極上にゲート絶縁膜を間にして酸化物半導体の薄膜層を設けたものである。この構造は、現在事業化されている、非晶質シリコンをチャネルとして用いたＴＦＴ構造と類似している。このため、既存の非晶質シリコンによるＴＦＴの製造プロセスを転用し易く、酸化物半導体を利用したＴＦＴにおいても、ボトムゲート型の構造が多く用いられている。
例えば、表示装置には、表示素子を駆動させるためのＴＦＴと共に、容量素子が設けられている（例えば、特許文献１）。容量素子は一対の電極（上部電極および下部電極）の間に誘電体膜として絶縁膜を有している。
特開２０１１−１０００９１号公報
この容量素子では、電極間の絶縁性を維持しつつ、容量値を増加させることが望まれる。
本技術はかかる問題点に鑑みてなされたもので、その目的は、容量素子の電極間の絶縁性を維持しつつ、その容量値を向上させることが可能な半導体装置およびその製造方法、並びに表示装置および電子機器を提供することにある。
本技術による半導体装置は、下部電極と上部電極との間に第１絶縁膜を有する容量素子と、下部電極の周縁の少なくとも一部と第１絶縁膜との間の第２絶縁膜および半導体膜を含む第１積層構造とを備えたものである。
本技術の半導体装置では、下部電極の周縁に第２絶縁膜および半導体膜の第１積層構造が設けられているので、下部電極の周縁部には、下部電極と上部電極との間の絶縁膜として、第１絶縁膜に加えて第２絶縁膜が配置される。下部電極の周縁部は、電極形成時にその形状が乱れ易い。この下部電極の周縁部が、第１絶縁膜および第２絶縁膜により覆われる。
本技術による表示装置は、表示層を駆動するための半導体装置として、上記本技術の半導体装置を備えたものである。
本技術による電子機器は、上記本技術の表示装置を備えたものである。
本技術による半導体装置の製造方法は、上記本技術の半導体装置の製造方法であり、下部電極を形成し、下部電極の周縁の少なくとも一部に、絶縁膜（第２絶縁膜）および半導体膜を含む積層構造を形成し、下部電極上および積層構造上に第１絶縁膜を間にして上部電極を対向させ、容量素子を形成するものである。
本技術の半導体装置およびその製造方法、並びに表示装置および電子機器では、下部電極の周縁に、下部電極と上部電極との間の第１絶縁膜に加えて、第２絶縁膜および半導体膜を含む第１積層構造を設けるようにしたので、この部分（下部電極の周縁部）の電極間の絶縁膜の厚みを、他の部分に比べて厚くすることができる。よって、電極間の絶縁性を維持しつつ、容量値を増加させることが可能となる。
本技術の第１の実施の形態に係る半導体装置の構成を表す断面図である。 図１に示した半導体装置を有する表示装置の全体構成の一例を表す図である。 図２に示した画素駆動回路の一例を表す図である。 図１に示した半導体装置の平面構成について説明するための図である。 図１に示した半導体装置の製造工程を表す断面図である。 図５Ａに続く工程を表す断面図である。 図５Ｂに続く工程を表す断面図である。 図１に示した半導体装置の製造工程を表す断面図である。 図６Ａに続く工程を表す断面図である。 図６Ｂに続く工程を表す断面図である。 比較例１に係る半導体装置の構成を表す断面図である。 容量素子の構成の一例を表す断面図である。 容量素子の構成の他の例を表す断面図である。 容量素子の構成のその他の例を表す断面図である。 図８Ａ〜図８Ｃに示した容量素子の印加電圧と容量値との関係を表す図である。 比較例２に係る半導体装置の構成を表す断面図である。 図１に示したトランジスタのＩＶ特性の一例を表す図である。 図７に示した半導体装置の製造工程を表す断面図である。 図１２Ａに続く工程を表す断面図である。 図１等に示した表示装置を含むモジュールの概略構成を表す平面図である。 適用例１の外観を表す斜視図である。 適用例２の表側から見た外観を表す斜視図である。 適用例２の裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 適用例５の閉じた状態を表す図である。 適用例５の開いた状態を表す図である。 図１に示した半導体装置の他の例を表す図である。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。
＜実施の形態＞
図１は本技術の実施の形態に係る半導体装置（半導体装置１０）の断面構成を表している。半導体装置１０は、例えば表示装置（後述の図２の表示装置１）の表示素子（後述の図３の表示素子１００Ｄ）を駆動するために用いられるものであり、基板１１上にトランジスタ１０Ｔ、容量素子１０Ｃおよび各種配線（第１配線１２Ｄ，第２配線１６Ｄ，第３配線１２Ｅ，第４配線１６Ｅ）を有している。
図２は、半導体装置１０を利用した表示装置（表示装置１）の全体構成の一例を表したものである。表示装置１は、基板１１と対向基板２５との間に例えば液晶層または有機ＥＬ（Electroluminescence）層等の表示層を含んでおり、この表示層が半導体装置１０により画素１００毎に駆動されるようになっている。表示領域１１０には、画素１００がマトリクス状に二次元配置されると共に画素１００を駆動するための画素駆動回路１４０が設けられている。画素駆動回路１４０において、列方向（Ｙ方向）には複数の信号線１２０Ａ（１２０Ａ１，１２０Ａ２，・・・，１２０Ａｍ，・・・）が配置され、行方向（Ｘ方向）には複数の走査線１３０Ａ（１３０Ａ１，・・・，１３０Ａｎ，・・・）が配置されている。信号線１２０Ａと走査線１３０Ａとの交差点に、一の画素１００が設けられている。信号線１２０Ａはその両端が信号線駆動回路１２０に接続され、走査線１３０Ａはその両端が走査線駆動回路１３０に接続されている。
信号線駆動回路１２０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧を、信号線１２０Ａを介して選択された画素１００に供給するものである。走査線駆動回路１３０は、入力されるクロックパルスに同期してスタートパルスを順にシフト（転送）するシフトレジスタなどによって構成されている。走査線駆動回路１３０は、各画素１００への映像信号の書き込みに際し行単位でそれらを走査し、各走査線１３０Ａに走査信号を順次供給するものである。信号線１２０Ａには信号線駆動回路１２０からの信号電圧が、走査線１３０Ａには走査線駆動回路１３０からの走査信号がそれぞれ供給されるようになっている。
図３に画素駆動回路１４０の一構成例を表す。上記半導体装置１０は、例えばこの画素駆動回路１４０を構成するものである。画素駆動回路１４０は、駆動トランジスタＴｒ１および書込トランジスタＴｒ２と、その間のキャパシタ（容量素子１０Ｃ）と、例えば有機ＥＬ素子等の表示素子１００Ｄとを有するアクティブ型の駆動回路である。表示素子１００Ｄは、駆動トランジスタＴｒ１と直列に接続されている。駆動トランジスタＴｒ１または書込トランジスタＴｒ２のうちの少なくとも一方が半導体装置１０のトランジスタ１０Ｔにより構成されている。
[半導体装置の要部構成]
次に、再び図１を参照して、半導体装置１０の詳細な構成について説明する。
トランジスタ１０Ｔは、基板１１上に、ゲート電極１２Ｔ、ゲート絶縁膜１３Ｔ、チャネル膜１４Ｔおよびソース・ドレイン電極１６Ａ，１６Ｂをこの順に有するボトムゲート型（逆スタガ型）の薄膜トランジスタである。チャネル膜１４Ｔの中央部はチャネル保護膜１５Ｔに覆われている。
基板１１は、ガラス基板やプラスチックフィルムなどにより構成されている。プラスチック材料としては、例えばＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）などが挙げられる。スパッタリング法等により、基板１１を加熱することなく半導体層１４を成膜することが可能であれば、基板１１に安価なプラスチックフィルムを用いることも可能である。
ゲート電極１２Ｔは、トランジスタ１０Ｔにゲート電圧を印加し、このゲート電圧によりチャネル膜１４Ｔ中のキャリア密度を制御する役割を有するものである。ゲート電極１２Ｔは基板１１上の選択的な領域に、例えば１００ｎｍ〜５００ｎｍの厚みで設けられている。ゲート電極１２Ｔは、例えば白金（Ｐｔ），チタン（Ｔｉ），ルテニウム（Ｒｕ），モリブデン（Ｍｏ），銅（Ｃｕ），タングステン（Ｗ），ニッケル（Ｎｉ），アルミニウム（Ａｌ）およびタンタル（Ｔａ）等の金属単体または合金により構成されている。また、ゲート電極１２Ｔをインジウム錫酸化物(ＩＴＯ)、インジウム亜鉛酸化物(ＩＺＯ)、酸化亜鉛(ＺｎＯ)等の透明導電性薄膜により構成してもよい。ゲート電極１２Ｔは、例えばテーパ状であり、ゲート電極１２Ｔの側面は基板１１に対して傾斜している。
ゲート絶縁膜１３Ｔはゲート電極１２Ｔを覆っており、ゲート電極１２Ｔとチャネル膜１４Ｔとの間に例えば、厚み１００ｎｍ〜５００ｎｍの範囲で設けられている。ゲート絶縁膜１３Ｔは、チャネル膜１４Ｔと同じ平面形状にパターニングされている。このゲート絶縁膜１３Ｔは、例えばシリコン酸化膜，シリコン窒化膜，シリコン酸窒化膜，ハフニウム酸化膜，アルミニウム酸化膜，アルミニウム窒化膜，タンタル酸化膜，ジルコニウム酸化膜，ハフニウム酸窒化膜，ハフニウムシリコン酸窒化膜,アルミニウム酸窒化膜，タンタル酸窒化膜およびジルコニウム酸窒化膜のうちの少なくとも１つを含む絶縁膜により形成される。ゲート絶縁膜１３Ｔは単層構造としてもよく、または２種類以上の積層構造としてしてもよい。ゲート絶縁膜１３Ｔを２種類以上の積層構造とした場合、チャネル膜１４Ｔとの界面特性を改善したり、外気からチャネル膜１４Ｔへの不純物の混入を抑制することが可能である。
島状のチャネル膜１４Ｔはゲート絶縁膜１３Ｔを間にしてゲート電極１２Ｔに対向すると共に、ソース・ドレイン電極１６Ａ，１６Ｂに接している。このチャネル膜１４Ｔでは、ソース・ドレイン電極１６Ａとソース・ドレイン電極１６Ｂとの間のゲート電極１２Ｔに対向する位置にチャネル領域が形成されるようになっている。チャネル膜１４Ｔは、例えばインジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），ジルコニウム（Ｚｒ），アルミニウム（Ａｌ）およびチタン（Ｔｉ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体により構成されている。具体的には、酸化亜鉛を主成分とする透明な酸化物半導体、例えば酸化インジウムガリウム亜鉛（ＩＧＺＯ），酸化亜鉛，アルミニウムドープ酸化亜鉛（ＡＺＯ）またはガリウムドープ酸化亜鉛（ＧＺＯ）等である。チャネル膜１４Ｔの厚みは、製造工程でのアニールによる酸素供給効率を考慮すると、例えば５ｎｍ〜１００ｎｍであることが好ましい。チャネル膜１４Ｔは非晶質状態であっても、結晶状態であってもよいが、結晶状態であればエッチング溶液に対する耐性が高くなり、デバイス構造形成への応用が容易となる。例えば、インジウムあるいはスズの比率を他の構成元素よりも高くすることで、結晶性を高めることが可能となる。
チャネル保護膜１５Ｔは、チャネル膜１４Ｔのチャネル領域上に設けられ、ソース・ドレイン電極１６Ａ，１６Ｂの形成時にチャネル膜１４Ｔの損傷を防止するものである。酸化物半導体材料からなるチャネル膜１４Ｔは、製造工程中で酸化還元反応が起こり、その特性が変化し易い。特に、ボトムゲート型のトランジスタ１０Ｔでは、ソース・ドレイン電極１６Ａ，１６Ｂを形成する際のバックチャネルエッチングにより、チャネル膜１４Ｔが劣化し、トランジスタ１０Ｔの電気的特性および信頼性が低下する虞がある。チャネル保護膜１５Ｔはこのようなチャネル膜１４Ｔの劣化を防ぐためのものであり、例えば、厚み５０ｎｍ〜４００ｎｍのシリコン酸化膜，シリコン窒化膜またはアルミニウム酸化膜等により構成されている。チャネル保護膜１５Ｔの厚みはゲート絶縁膜１３Ｔよりも薄くすることが好ましい。複数の種類の絶縁膜を積層させてチャネル保護膜１５Ｔを構成するようにしてもよい。
ソース・ドレイン電極１６Ａ，１６Ｂは、チャネル保護膜１５Ｔの端部からチャネル膜１４Ｔを覆うように設けられ、チャネル膜１４Ｔに電気的に接続されている。即ち、ソース・ドレイン電極１６Ａ，１６Ｂの互いの対向面はチャネル保護膜１５Ｔ上に配置されており、ソース・ドレイン電極１６Ａ，１６Ｂはゲート電極１２Ｔに重なる領域を有している。このようなソース・ドレイン電極１６Ａ，１６Ｂは、例えばモリブデン，アルミニウム，銅，チタン，ＩＴＯまたはこれらの合金からなる金属膜の単層膜あるいは２種以上のこれらの金属膜よりなる積層膜により構成されている。例えば、モリブデン、アルミニウム、モリブデンの順に５０ｎｍ、５００ｎｍ、５０ｎｍの膜厚で積層した３層膜にすると、チャネル膜１４Ｔの電気特性を安定して保持することができる。また、モリブデンの他、ＩＴＯあるいは酸化チタン等の酸素を含む金属膜がチャネル膜１４Ｔに接触するように構成されていてもよい。酸化物半導体材料からなるチャネル膜１４Ｔが酸素を引き抜き易い金属膜と接触すると、酸化物半導体の酸素が引き抜かれ、欠陥が形成されてしまう。よって、ソース・ドレイン電極１６Ａ，１６Ｂのうち、チャネル膜１４Ｔに接触する部分に酸素を含む金属膜を用いることによりトランジスタ１０Ｔの電気特性を安定化させることができる。
容量素子１０Ｃは、下部電極１２Ｃ、上部電極１６Ｃおよびこれらの間の誘電体層（第１絶縁膜１５）により構成されている。このような容量素子１０Ｃは、例えばトランジスタ１０Ｔと隣り合う位置に配置されている。容量素子１０Ｃの下部電極１２Ｃは例えば、トランジスタ１０Ｔのゲート電極１２Ｔと同層に配置され、上部電極１６Ｃはソース・ドレイン電極１６Ｂに一体化して設けられている。下部電極１２Ｃは例えばゲート電極１２Ｔと同じ導電材料により構成され、ゲート電極１２Ｔと略同じ厚みを有している。この下部電極１２Ｃは、ゲート電極１２Ｔと同様に例えばテーパ形状を有している。
本実施の形態では、この下部電極１２Ｃの周縁部１２ＣＥに、第２絶縁膜１３Ｃおよび半導体膜１４Ｃからなる積層構造１０ＬＣ（第１積層構造）が設けられている。即ち、下部電極１２Ｃの周縁部１２ＣＥを積層構造１０ＬＣが覆っており、下部電極１２Ｃの周縁部１２ＣＥでは、下部電極１２Ｃと上部電極１６Ｃとの間に第１絶縁膜１５に加えて積層構造１０Ｌが介在している。周縁部１２ＣＥ以外の領域では、下部電極１２Ｃおよび上部電極１６Ｃに第１絶縁膜１５が接している。詳細は後述するが、これにより、容量素子１０Ｃの絶縁性を維持しつつ、容量素子１０Ｃの容量値を向上させることが可能となる。なお、下部電極１２Ｃの周縁部１２ＣＥとは、少なくとも下部電極１２Ｃの内側の部分を含む部分であるが、下部電極１２Ｃの外側の領域が含まれていてもよい。
積層構造１０ＬＣを構成する第２絶縁膜１３Ｃおよび半導体膜１４Ｃの平面形状は同じである。第２絶縁膜１３Ｃの平面形状と半導体膜１４Ｃの平面形状とは、例えば製造誤差等により、多少異なるものであってもよい。このような積層構造１０ＬＣが下部電極１２Ｃの上面（上部電極１６Ｃとの対向面）から側面にかけて設けられており、テーパ形状の下部電極１２Ｃの側面全面が積層構造１０Ｌにより覆われていることが好ましい。下部電極１２Ｃの周縁部１２ＣＥでは、下部電極１２Ｃ、第２絶縁膜１３Ｃ、半導体膜１４Ｃ、第１絶縁膜１５および上部電極１６Ｃが、この順に設けられている。第２絶縁膜１３Ｃにはゲート絶縁膜１３Ｔと同様の材料を用いることができ、半導体膜１４Ｃにはチャネル膜１４Ｔと同様の材料を用いることができる。例えば、第２絶縁膜１３Ｃとゲート絶縁膜１３Ｔ、半導体膜１４Ｃとチャネル膜１４Ｔ、はそれぞれ同じ材料により構成されている。第２絶縁膜１３Ｃの厚みは、例えばゲート絶縁膜１３Ｔの厚みと略同じであり、半導体膜１４Ｃの厚みは、例えばチャネル膜１４Ｔの厚みと略同じである。
図４（Ａ）は、トランジスタ１０Ｔおよび容量素子１０Ｂの断面構成を表したものであり、図４（Ｂ）はこれらの平面構成を表したものである。上部電極１６Ｃは、その一部が下部電極１２Ｃの周縁よりも外側に張り出し、トランジスタ１０Ｔのソース・ドレイン電極１６Ｂに連結されている。換言すれば、下部電極１２Ｃでは、周縁の一部が上部電極１６Ｃの張り出し部に覆われている。積層構造１０ＬＣは、下部電極１２Ｃの周縁のうち、この上部電極１６Ｃの張り出し部に対向する領域を含む周縁部１２ＣＥに設けられている。ソース・ドレイン電極１６Ｂとの連結部分以外の部分では、上部電極１６Ｃは、下部電極１２Ｃよりも内側に配置されている。上部電極１６Ｃには、ソース・ドレイン電極１６Ａ，１６Ｂと同様の材料を用いることが可能であり、例えば上部電極１６Ｃはソース・ドレイン電極１６Ａ，１６Ｂと同じ材料により構成されている。
第１絶縁膜１５はトランジスタ１０Ｔのチャネル膜１４Ｔの端部を覆うと共に、下部電極１２Ｃと上部電極１６Ｃとの間に延在している。即ち、トランジスタ１０Ｔのチャネル膜１４Ｔと積層構造１０ＬＣの半導体膜１４Ｃとの間には第１絶縁膜１５が設けられている。下部電極１２Ｃと上部電極１６Ｃとの間の第１絶縁膜１５の厚みは、例えば５０ｎｍ〜３００ｎｍであり、第２絶縁膜１３Ｃの厚みよりも小さいことが好ましい。第１絶縁膜１５の厚みと第２絶縁膜１３Ｃの厚みとの比は、例えば１：１０〜１：１．２である。第１絶縁膜１５は、例えばチャネル保護膜１５Ｔと同じ材料により構成されている。
半導体装置１０は、容量素子１０Ｃの下部電極１２Ｃおよびトランジスタ１０Ｔのゲート電極１２Ｔと同層に、例えば第１配線１２Ｄおよび第３配線１２Ｅを有している。第１配線１２Ｄの上層には第２配線１６Ｄが延在しており、対向する第１配線１２Ｄと第２配線１６Ｄとの間には積層構造１０ＬＤ（第２積層構造）および第１絶縁膜１５が介在している。この第１配線１２Ｄと第２配線１６Ｄとの間の積層構造１０ＬＤは、上記下部電極１２Ｃの周縁部１２ＣＥに設けられた積層構造１０ＬＣと同様のものであり、第２絶縁膜１３Ｄおよび半導体膜１４Ｄにより構成されている。第２絶縁膜１３Ｄ、半導体膜１４Ｄにはそれぞれ、第２絶縁膜１３Ｃ、半導体膜１４Ｃと同様の材料を用いることができ、例えば、第２絶縁膜１３Ｄ、半導体膜１４Ｄはそれぞれ第２絶縁膜１３Ｃ、半導体膜１４Ｃと同じ材料により構成されている。
第３配線１２Ｅには、第１絶縁膜１５を貫通する接続孔Ｈを介して第４配線１６Ｅが電気的に接続されている。第４配線１６Ｅは、例えば接続孔Ｈに埋設されている。第１配線１２Ｄおよび第３配線１２Ｅには、例えば下部電極１２Ｃと同様の材料を用いることが可能であり、第２配線１６Ｄおよび第４配線１６Ｅには、例えば上部電極１６Ｃと同様の材料を用いることが可能である。
トランジスタ１０Ｔ、容量素子１０Ｃ、第２配線１６Ｄおよび第４配線１６Ｅはパッシベーション膜１７により覆われている。パッシベーション膜１７は、トランジスタ１０Ｔ、容量素子１０Ｃおよび配線（第１配線１２Ｄ、第２配線１６Ｄ、第３配線１２Ｅおよび第４配線１６Ｅ）を保護するためのものであり、例えば、酸化アルミニウムおよび酸化チタン等の金属酸化物等により構成されている。パッシベーション膜１７には、酸窒化アルミニウムおよび酸窒化チタン等の金属酸窒化物を用いるようにしてもよい。
このような半導体装置１０は、例えば次のようにして製造することができる（図５Ａ〜図６Ｃ）。
まず基板１１の全面に例えばスパッタリング法やＣＶＤ（Chemical Vapor Deposition；化学気相成長）法を用いて例えば金属薄膜を成膜する。次いで、この金属薄膜をフォトリソグラフィおよびエッチング法を用いてパターニングして、ゲート電極１２Ｔ、下部電極１２Ｃ、第１配線１２Ｄおよび第３配線１２Ｅを形成する（図５Ａ）。
続いて、図５Ｂに示したように、ゲート電極１２Ｔ、下部電極１２Ｃ、第１配線１２Ｄおよび第３配線１２Ｅが設けられた基板１１の全面に、例えばプラズマＣＶＤ法によりシリコン窒化膜およびシリコン酸化膜の積層膜よりなる絶縁材料膜１３Ｍを形成する。このプラズマＣＶＤ法による絶縁材料膜１３Ｍの形成は、例えば原料ガスとしてシラン，アンモニア（ＮＨ3）および窒素（Ｎ2）等のガスを用いてシリコン窒化膜を成膜し、例えば原料ガスとしてシランおよび一酸化二窒素等を含むガスを用いてシリコン酸化膜を成膜して行う。また、プラズマＣＶＤ法に代えて、スパッタリング法により絶縁材料膜１３Ｍを形成してもよい。スパッタリング法では、例えばターゲットとしてシリコンを用い、スパッタリングの放電雰囲気中に酸素，水蒸気，窒素等を流して反応性プラズマスパッタリングとすることでシリコン酸化膜あるいはシリコン窒化膜等からなる絶縁材料膜１３Ｍを形成する。
絶縁材料膜１３Ｍを設けた後、図５Ｃに示したように、例えばスパッタリング法により、絶縁材料膜１３Ｍ上の全面に例えば酸化物半導体材料からなる半導体材料膜１４Ｍを成膜する。酸化物半導体材料として酸化インジウムガリウム亜鉛を用いる場合には、酸化インジウムガリウム亜鉛のセラミックをターゲットとしたＤＣ（Direct Current;直流）スパッタリング法を用い、アルゴン（Ａｒ）と酸素（Ｏ2）との混合ガスによりプラズマ放電を行う。なお、アルゴンおよび酸素ガスの導入は、プラズマ放電前に、真空容器内を真空度が１×１０-4Ｐａ以下になるまで排気した後に行う。
また、酸化物半導体材料として酸化亜鉛を用いる場合には、酸化亜鉛のセラミックをターゲットとしたＲＦ（Radio Frequency；高周波）スパッタリング法を行う。または、亜鉛の金属ターゲットを用いてアルゴンおよび酸素を含むガス雰囲気中でＤＣ電源を用いたスパッタリング法を行うようにしてもよい。
このとき、半導体材料膜１４Ｍのキャリア濃度は、酸化物形成の際のアルゴンおよび酸素の流量比を変化させることで制御することが可能である。
更に、酸化物半導体材料に結晶性酸化物半導体を用いた場合には、酸化物半導体材料の成膜後に、例えばレーザ光の照射等による結晶化アニール処理を施すようにしてもよい。結晶性材料としては、例えば酸化亜鉛，インジウム，ガリウム，ジルコニウムおよびスズ等からなり、このうちのインジウムまたはスズの比率が他のものよりも高い酸化物半導体が挙げられる。
半導体材料膜１４Ｍを成膜した後、図６Ａに示したように、この半導体材料膜１４Ｍと絶縁材料膜１３Ｍとを同じマスクでパターニングする。これにより、ゲート電極１２Ｔ上のゲート絶縁膜１３Ｔおよびチャネル膜１４Ｔと共に、第２絶縁膜１３Ｃ，１３Ｄおよび半導体膜１４Ｃ，１４Ｄからなる積層構造１０ＬＣ，１０ＬＤが形成される。換言すれば、ゲート絶縁膜１３Ｔおよびチャネル膜１４Ｔの形成部分と積層構造１０ＬＣ，１０ＬＤの形成部分以外の半導体材料膜１４Ｍおよび絶縁材料膜１３Ｍは除去される。従って、第３配線１２Ｅ上の絶縁材料膜１３Ｍも除去される。半導体材料膜１４Ｍおよび絶縁材料膜１３Ｍのパターニングには、例えばフォトリソグラフィおよびエッチング法を用いる。エッチングは、ウェットエッチングおよびドライエッチングのどちらを用いるようにしてもよい。酸化物半導体材料は酸およびアルカリに容易に溶解するため、半導体材料膜１４Ｍにはウェットエッチングを行い、絶縁材料膜１３Ｍにはドライエッチングを行うようにしてもよい。
半導体材料膜１４Ｍおよび絶縁材料膜１３Ｍをパターニングした後、図６Ｂに示したように、チャネル保護膜１５Ｔおよび第１絶縁膜１５を形成する。チャネル保護膜１５Ｔおよび第１絶縁膜１５は、基板１１の全面に例えばシリコン酸化膜またはシリコン窒化膜等の絶縁膜（図示せず）を成膜した後、この絶縁膜を共通のマスクを用い、フォトリソグラフィおよびエッチングによりパターニングして形成すればよい。このとき、第１絶縁膜１５には配線１２Ｅに達する接続孔Ｈを形成しておく。
チャネル保護膜１５Ｔおよび第１絶縁膜１５を設けた後、基板１１の全面に例えばスパッタリング法により金属膜を成膜する。この金属膜をエッチング法によりパターニングして、図６Ｃに示したように、ソース・ドレイン電極１６Ａ，１６Ｂ、上部電極１６Ｃ、第２配線１６Ｄおよび第４配線１６Ｅを形成する。これにより、トランジスタ１０Ｔおよび容量素子１０Ｃが形成され、第４配線１６Ｅは接続孔Ｈを介して第３配線１２Ｅに電気的に接続される。金属膜のエッチングとしては、例えば、リン酸、硝酸および酢酸を含む混合液を用いたウェットエッチングを行うことが可能である。
トランジスタ１０Ｔおよび容量素子１０Ｃを設けた後、パッシベーション膜１７を形成する。パッシベーション膜１７は、例えば、スパッタリング法により形成することが可能であり、具体的には、金属のターゲット、または金属酸化物に不純物を添加した導電性ターゲットにより、酸素を含むアルゴンあるいは窒素雰囲気で成膜を行うようにすればよい。成膜密度を高めることにより、酸素および水素の透過性が低くなり、保護膜としての性能を向上させることができる。
以上の工程により、図１に示した半導体装置１０が完成する。例えば、このようにして半導体装置１０を含む画素駆動回路１４０を設けた後、表示層を形成して表示装置１を製造する。
この表示装置１では、各画素１０に対して走査線駆動回路１３０から書込トランジスタＴｒ２のゲート電極を介して走査信号が供給されると共に、信号線駆動回路１２０から画像信号が書込トランジスタＴｒ２を介して容量素子１０Ｃに保持される。すなわち、この容量素子１０Ｃに保持された信号に応じて駆動トランジスタＴｒ１がオンオフ制御され、これにより画素１００に駆動電流が注入される。これらトランジスタＴｒ１，Ｔｒ２（トランジスタ１０Ｔ）では、ゲート電極１２Ｔにしきい値電圧以上の電圧（ゲート電圧）が印加されると、ソース・ドレイン電極１６Ａとソース・ドレイン電極１６Ｂとの間のチャネル膜１４Ｔのチャネル領域中に電流（ドレイン電流）が生じ、上述のように駆動を行う。
ここでは、下部電極１２Ｃの周縁部１２ＣＥに積層構造１０ＬＣが設けられているので、下部電極１２Ｃと上部電極１６Ｃとの間の絶縁性を維持しつつ、容量素子１０Ｃの容量値を向上させることが可能となる。以下、これについて詳細に説明する。
図７は比較例に係る半導体装置（半導体装置１１０）の断面構成を表したものである。この半導体装置１１０の容量素子１１０Ｃでは、下部電極１２Ｃと上部電極１６Ｃとの間に第２絶縁膜１３０および半導体膜１４０Ｃが設けられている。第２絶縁膜１３０は、トランジスタ１０Ｔのゲート絶縁膜としても機能するものであり、基板１１の全面に設けられている。半導体装置１１０のトランジスタ１０Ｔには、半導体装置１０と同様にチャネル保護膜１５Ｔが設けられている。
このような、チャネル保護膜１５Ｔを有するトランジスタ１０Ｔでは、ゲート電極１２Ｔに対して、ソース・ドレイン電極１６Ａ，１６Ｂと共にチャネル保護膜１５Ｔを精確に配置しなければならない。このため、これらゲート電極１２Ｔ、チャネル保護膜１５Ｔおよびソース・ドレイン電極１６Ａ，１６Ｂ間の位置ずれを考慮したマージン部分が必要となる。即ち、ゲート電極１２Ｔとソース・ドレイン電極１６Ａ，１６Ｂとが重なる領域が広くなり、ゲート電極１２Ｔとソース・ドレイン電極１６Ａ，１６Ｂとの間の寄生容量が大きくなり易い。このような寄生容量は表示ムラ等を引き起こす虞があるので、トランジスタ１０Ｔと共に半導体装置１１０を構成する容量素子１１０Ｃの容量値を高めることが必要となる。
例えば、下部電極１２Ｃ上の半導体膜１４０Ｃを導体化して容量素子１００Ｃの容量値を向上させることが考えられる。半導体膜１４０Ｃの導体化は、例えばプラズマ処理により行う。このようにして導体化された半導体膜１４０Ｃの導電性は不安定であり、容量素子１００Ｃの容量値を安定して維持することが困難である。
また、容量素子１１０Ｃの容量値を増加させるためには、例えば、容量素子１１０Ｃの面積を大きくすることが考えられるが、この方法は画素レイアウトを考慮すると実現困難である。
第２絶縁膜１３０の膜厚を小さくする、あるいは、第２絶縁膜１３０の膜質を変えて誘電率を上げることによっても容量素子１００Ｃの容量値は向上する。以下、下部電極１２Ｃと上部電極１６Ｃとの間の絶縁膜を変えた各容量素子（後述の容量素子１０ＣＲ，１１０ＣＲ，１１１ＣＲ）の容量値について説明する。
図８Ａ，図８Ｂおよび図８Ｃは、下部電極１２Ｃと上部電極１６Ｃとの間の絶縁膜の構成が互いに異なる容量素子１０ＣＲ，１１０ＣＲ，１１１ＣＲの断面構成を表したものである。下部電極１２Ｃと上部電極１６Ｃとの間に、容量素子１０ＣＲは第１絶縁膜１５Ｒ（図８Ａ）、容量素子１１０ＣＲは第２絶縁膜１３Ｒおよび半導体膜１４Ｒ（図８Ｂ）、容量素子１１１ＣＲは第２絶縁膜１３Ｒ、半導体膜１４Ｒおよび第１絶縁膜１５Ｒ（図８Ｃ）をそれぞれ有している。第２絶縁膜１３Ｒ、第１絶縁膜１５Ｒ共にシリコン酸化膜により構成されており、第２絶縁膜１３Ｒと第１絶縁膜１５Ｒとの膜厚比は第２絶縁膜１３Ｒ：第１絶縁膜１５Ｒ＝４：３である。第２絶縁膜１３Ｒの膜質と第１絶縁膜１５Ｒの膜質とは互いに異なるものである。膜質は、例えば成膜方法（プロセスレシピ）、成膜装置、後処理プロセス等により制御される。
図９は、容量素子１１０ＣＲの容量値を１として、容量素子１０ＣＲ，１１１ＣＲの容量値を表したものである。下部電極１２Ｃと上部電極１６Ｃとの間に、第２絶縁膜１３Ｒおよび半導体膜１４Ｒに加えて第１絶縁膜１５Ｒを有する容量素子１１１ＣＲでは、その容量値が容量素子１１０ＣＲの６０％程度に低下するのに対し、下部電極１２Ｃと上部電極１６Ｃとの間に第１絶縁膜１５Ｒのみを有する容量素子１０ＣＲの容量値は、容量素子１１０ＣＲの倍近くに向上する。図９では、第２絶縁膜１３Ｒと第１絶縁膜１５Ｒとの膜厚および膜質を変えた場合について示したが、第２絶縁膜１３Ｒおよび第１絶縁膜１５Ｒの膜質、即ち誘電率を同一にして、これらの膜厚のみを変えるようにしても、容量素子１０ＣＲの容量値は、容量素子１１０ＣＲよりも３０％程度向上する。
このように、下部電極１２Ｃと上部電極１６Ｃとの間の絶縁膜の膜厚あるいは誘電率を変えることにより、容量素子の容量値を向上させることが可能となるが、トランジスタ１０Ｔのゲート絶縁膜を兼ねる第２絶縁膜１３０（図７）では、この膜厚あるいは誘電率を変化させるとトランジスタ１０Ｔの信頼性が低下する虞がある。
図１０は比較例２に係る半導体装置（半導体装置１０１）の断面構成を表すものである。この半導体装置１０１の容量素子１０１Ｃでは、下部電極１２Ｃと上部電極１６Ｃとの間に、トランジスタ１０Ｔを構成するゲート絶縁膜１３Ｔとは別の絶縁膜（第１絶縁膜１５０）が設けられている。このような第１絶縁膜１５０は、膜厚および膜質を自由に設計することができる。第１絶縁膜１５０を例えば、トランジスタ１０Ｔのチャネル保護膜１５Ｔと同時に形成してもよく、第１絶縁膜１５０がチャネル保護膜１５Ｔと同一の材料および同一の膜厚で構成されていてもよい。
しかしながら、第１絶縁膜１５０を薄く成膜すると、下部電極１２Ｃの周縁部１２ＣＥ近傍で、下部電極１２Ｃと上部電極１６Ｃとの間の電流リークが発生し易くなる。これは、下部電極１２Ｃを形成する際の異方成長等に起因して下部電極１２Ｃの周縁では、その形状が乱れ易いためである。下部電極１２Ｃの周縁部では、下部電極１２Ｃの表面に例えば凸部ができ易く、薄い第１絶縁膜１５０ではこの凸部のある下部電極１２Ｃを十分に被覆することができない虞がある。下部電極１２Ｃの内側に上部電極１６Ｃを形成することにより、このような電流リークの発生を防ぐことは可能である。しかし、上部電極１６Ｃは、別の配線（例えば、ソース・ドレイン電極１２Ｂ）に接続されるため、下部電極１２Ｃの周縁の一部（周縁部１２ＣＥ）は上部電極１６Ｃにより覆われる。この下部電極１２Ｃの周縁部１２ＣＥと上部電極１６Ｃとが重なる部分で電流リークが発生し易い。
これに対し、半導体装置１０では、下部電極１２Ｃの周縁部１２ＣＥに積層構造１０ＬＣが設けられているので、下部電極１２Ｃの周縁部１２ＣＥは第１絶縁膜１５と共に積層構造１０ＬＣの第２絶縁膜１３Ｃで覆われる。これにより、周縁部１２ＣＥ以外の部分では、下部電極１２Ｃと上部電極１６Ｃとの間の第１絶縁膜１５の膜厚を小さくしつつ、下部電極１２Ｃの周縁部１２ＣＥでは、下部電極１２Ｃと上部電極１６Ｃとの間の絶縁性を維持することができる。即ち、容量素子１０Ｃの信頼性を維持しつつ、容量値を向上させることができる。下部電極１２Ｃの周縁部１２ＣＥでは、下部電極１２Ｃの表面の一部から側面全面を積層構造１０ＬＣで覆い、上記異方成長等に起因した凸部を完全に被覆しておくことが好ましい。
また、下部電極１２Ｃと上部電極１６Ｃとの間の第１絶縁膜１５は、ゲート絶縁膜１３Ｔとは別に設けられているので、第１絶縁膜１５を薄く成膜しても、トランジスタ１０Ｔの信頼性には影響しない。
図１１は、半導体装置１０のトランジスタ１０ＴのＩ−Ｖ特性の一例を表したものである。このように、適切なゲート絶縁膜１３Ｔを設けることにより、トランジスタ１０Ｔは安定したトランジスタ特性を示す。
更に、積層構造１０ＬＣは、トランジスタ１０Ｔのゲート絶縁膜１３Ｔおよびチャネル膜１４Ｔと同時に形成することが可能である（図６Ａ）。換言すれば、一のパターニング工程により、ゲート絶縁膜１３Ｔおよびチャネル膜１４Ｔと積層構造１０ＬＣとが形成される。よって、工程数を増やすことなく、下部電極１２Ｃの周縁部１２ＣＥに積層構造１０ＬＣを形成することが可能である。
加えて、互いに異なる層に設けられた第１配線１２Ｄと第２配線１６Ｄとの間には、第１絶縁膜１５に加えて積層構造１０ＬＤが設けられている。上層の配線と下層の配線とが交差する部分では、配線間に生じる寄生容量を小さくすることが好ましい。図９に示した容量素子１０１ＣＲの容量値を参照することにより、配線間の絶縁膜を厚くすることにより配線交差部の寄生容量が小さくなることが分かる。第１配線１２Ｄと第２配線１６Ｄとの間に第１絶縁膜１５のみを設けた場合に比べて、第１絶縁膜１５と共に積層構造１０ＬＤを設けることにより、配線間の絶縁膜の厚みは増す。従って、第１配線１２Ｄと第２配線１６Ｄとの間の寄生容量を抑えることができる。この第１配線１２Ｄと第２配線１６Ｄとの間の積層構造１０ＬＤも、下部電極１２Ｃの周縁部１２ＣＥの積層構造１０ＬＣと同時に形成することができる。
更にまた、半導体装置１０では、絶縁材料膜１３Ｍを半導体材料膜１４Ｍと同じマスクでパターニングするので、接続孔Ｈを形成する前に、第３配線１２Ｅを覆う絶縁材料膜１３Ｍを除去しておくことができる（図６Ａ）。これについて、上記半導体装置１００（図７）の製造工程と比較して説明する。
図１２Ａ，図１２Ｂは半導体装置１００の製造工程を表している。半導体装置１００では、基板１１の全面に第２絶縁膜１３０が設けられており、第２絶縁膜１３０はパターニングされていない。このような半導体装置１００の製造工程では、まず、第２絶縁膜１３０、半導体材料膜（図示せず）をこの順に成膜した後、半導体材料膜をのみをパターニングしてチャネル膜１４Ｔ、下部電極１２Ｃ上の半導体膜１４０Ｃおよび第１配線１２Ｄ上の半導体膜１４０Ｄを形成する。次いで、基板１１の全面に絶縁材料膜１５Ｍを成膜する（図１２Ａ）。この後、チャネル膜１４Ｔおよび半導体膜１４０Ｃをエッチングストッパとして用いて、絶縁材料膜１５Ｍをパターニングし、チャネル保護膜１５Ｔおよび第１絶縁膜１５を形成する（図１２Ｂ）。
絶縁材料膜１５Ｍの成膜後、第３配線１２Ｅは第２絶縁膜１３０および絶縁材料膜１５Ｍ（第１絶縁膜１５）に覆われるので、接続孔Ｈを形成するためには、絶縁材料膜１５Ｍと共に第２絶縁膜１３０を除去しなければならない。このため、接続孔Ｈのエッチング時間が長くなり、チャネル膜１４Ｔおよび半導体膜１４０Ｃは、長時間エッチング条件下に曝されることになる。このとき、チャネル膜１４Ｔおよび半導体膜１４０Ｃがピンホールを有していると、このピンホールを介してチャネル膜１４Ｔおよび半導体膜１４０Ｃの下層の第２絶縁膜１３０がエッチングされる虞がある。このような第２絶縁膜１３０のエッチングは、ゲート電極１２Ｔとソース・ドレイン電極１６Ａ，１６Ｂとの間の短絡の原因となり得る。同様に、下部電極１２Ｃと上部電極１６Ｃとの間の短絡も生じる虞がある。
これに対し、半導体装置１０では、第３配線１２Ｅを覆う絶縁材料膜１３Ｍが半導体材料膜１４Ｍをパターニングする際に除去される。このため、接続孔Ｈは第１絶縁膜１５のみを貫通するように形成すればよく、長時間のエッチングは不要となる。従って、チャネル膜１４Ｔの下層のゲート絶縁膜１３Ｔがエッチングされるのを防ぐことができる。即ち、ゲート電極１２Ｔとソース・ドレイン電極１６Ａ，１６Ｂとの間の短絡の発生を抑えて、トランジスタ１０Ｔの信頼性を向上させることができる。
このように本実施の形態の半導体装置１０では、下部電極１２Ｃの周縁部１２ＣＥに積層体１０ＬＣを設けるようにしたので、下部電極１２Ｃと上部電極１６Ｃとの間の絶縁性を維持しつつ、容量素子１０Ｃの容量値を向上させることが可能となる。
（モジュール）
例えば、上記実施の形態の半導体装置１０を含む表示装置１は、例えば、図１３に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板１１の一辺に、対向基板２５から露出した領域２１０を設け、この露出した領域２１０に、信号線駆動回路１２０および走査線駆動回路１３０の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
（適用例１）
図１４は、上記表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記表示装置１により構成されている。
（適用例２）
図１５Ａ，１５Ｂは、上記表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記表示装置１により構成されている。
（適用例３）
図１６は、上記表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記表示装置１により構成されている。
（適用例４）
図１７は、上記表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記表示装置１により構成されている。
（適用例５）
図１８Ａ，１８Ｂは、上記表示装置が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記表示装置１により構成されている。
以上、実施の形態を挙げて本技術を説明したが、本技術は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記半導体装置１０では、容量素子１０Ｃとトランジスタ１０Ｔとが隣接している場合について説明したが、容量素子１０Ｃはトランジスタ１０Ｔと離れて配置されていてもよい。容量素子１０Ｃの上部電極１６Ｃはソース・ドレイン電極１６Ｂに接続されていなくてもよく、例えば図１９に示したように電源電圧供給線あるいは信号線等の配線１６Ｆに電気的に接続されていてもよい。
また、上記実施の形態等では、第２絶縁膜１３Ｃ，１３Ｄと半導体膜１４Ｃ，１４Ｄとの平面形状が同じ場合について説明したが（図６Ａ）、ゲート絶縁膜１３Ｔおよび積層体１０ＬＣ，１０ＬＤ以外の部分では絶縁材料膜１３Ｍを、その厚みを薄くして残すようにしてもよい。
更に、表示装置１の表示層はどのようなものであってもよく、例えば、発光層を含む有機層、液晶層、発光層を含む無機層および電気泳動層等であってもよい。
加えて、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
なお、本技術は以下のような構成も取ることができる。
（１）下部電極と上部電極との間に第１絶縁膜を有する容量素子と、前記下部電極の周縁の少なくとも一部と前記第１絶縁膜との間の第２絶縁膜および半導体膜を含む第１積層構造とを備えた半導体装置。
（２）前記下部電極の周縁では、前記下部電極、前記第２絶縁膜、前記半導体膜、前記第１絶縁膜および上部電極がこの順に配置されている前記（１）記載の半導体装置。
（３）前記第１積層構造が設けられた部分以外の領域では、前記下部電極および前記上部電極に前記第１絶縁膜が接している前記（１）または（２）記載の半導体装置。
（４）前記第１絶縁膜の膜厚は前記第２絶縁膜の膜厚よりも小さい前記（１）乃至（３）のうちいずれか１つに記載の半導体装置。
（５）前記２絶縁膜および前記半導体膜の平面形状は同じである前記（１）乃至（４）のうちいずれか１つ記載の半導体装置。
（６）平面視で前記上部電極の一部は前記下部電極の外側に張り出し、前記上部電極の張り出し部分に対向する位置に前記第１積層構造が設けられている前記（１）乃至（５）のうちいずれか１つ記載の半導体装置。
（７）更に、ゲート電極上に、ゲート絶縁膜、チャネル膜、チャネル保護膜をこの順に有するトランジスタを含み、前記チャネル保護膜は、前記第１絶縁膜と同じ材料で構成されている前記（１）乃至（６）のうちいずれか１つ記載の半導体装置。
（８）前記ゲート電極、前記チャネル膜および前記ゲート絶縁膜はそれぞれ、前記下部電極、前記半導体膜、前記第２絶縁膜と同じ材料で構成されている前記（７）記載の半導体装置。
（９）前記トランジスタは、前記チャネル膜に電気的に接続されたソース・ドレイン電極を有し、前記ソース・ドレイン電極は前記上部電極と同じ材料で構成されている前記（７）または（８）記載の半導体装置。
（１０）更に、第１配線と、前記第１配線に、少なくとも一部が対向する第２配線とを有し、前記第１配線と前記第２配線との間には、前記第１積層構造と同じ構成の第２積層構造と前記第１絶縁膜とが重ねて配置されている前記（１）乃至（９）のうちいずれか１つ記載の半導体装置。
（１１）前記半導体膜は酸化物半導体材料により構成されている前記（１）乃至（１０）のうちいずれか１つ記載の半導体装置。
（１２）表示層および前記表示層を駆動する半導体装置を備え、前記半導体装置は、下部電極と上部電極との間に第１絶縁膜を有する容量素子と、前記下部電極の周縁の少なくとも一部と前記第１絶縁膜との間の第２絶縁膜および半導体膜を含む第１積層構造とを備えた表示装置。
（１３）表示層および前記表示層を駆動する半導体装置を含む表示装置を備え、前記半導体装置は、下部電極と上部電極との間に第１絶縁膜を有する容量素子と、前記下部電極の周縁の少なくとも一部と前記第１絶縁膜との間の第２絶縁膜および半導体膜を含む第１積層構造とを備えた電子機器。
（１４）下部電極を形成し、前記下部電極の周縁の少なくとも一部に、絶縁膜（第２絶縁膜）および半導体膜を含む積層構造を形成し、前記下部電極上および前記積層構造上に第１絶縁膜を間にして上部電極を対向させ、容量素子を形成する半導体装置の製造方法。
（１５）前記半導体膜および前記第２絶縁膜を同じマスクを用いてパターニングする前記（１４）記載の半導体装置の製造方法。
（１６）前記容量素子と共に、ゲート電極上にゲート絶縁膜、チャネル膜およびチャネル保護膜をこの順に有するトランジスタを形成し、前記ゲート絶縁膜および前記第２絶縁膜、前記チャネル膜および前記半導体膜、前記チャネル保護膜および前記第１絶縁膜を、それぞれ同一マスクによる同じ工程で形成する前記（１５）記載の半導体装置の製造方法。
（１７）前記下部電極と同層に第３配線を形成し、前記第３配線を前記第２絶縁膜と同一材料の絶縁材料膜および前記半導体膜と同一材料の半導体材料膜で覆い、前記第３配線を覆う前記絶縁材料膜および前記半導体材料膜を除去した後、前記第３配線を前記第１絶縁膜で覆い、前記第１絶縁膜を貫通して第３配線に達する接続孔を形成する前記（１４）乃至（１６）のうちいずれか１つ記載の半導体装置の製造方法。
１・・・表示装置、１０・・・半導体装置、１１・・・基板、１０Ｔ・・・トランジスタ、１０Ｃ・・・容量素子、１２Ｔ・・・ゲート電極、１２Ｃ・・・下部電極、１３Ｔ・・・ゲート絶縁膜、１３Ｃ，１３Ｄ・・・第２絶縁膜、１４Ｔ・・・チャネル膜、１４Ｃ，１４Ｄ・・・半導体膜、１０ＬＣ，１０ＬＤ・・・積層構想、１５Ｔ・・・チャネル保護膜、１５・・・第１絶縁膜、１６Ａ，１６Ｂ・・・ソース・ドレイン電極、１６Ｃ・・・上部電極、１２Ｄ・・・第１配線、１６Ｄ・・・第２配線、１２Ｅ・・・第３配線、１６Ｅ・・・第４配線。

Claims (17)

  1. 下部電極と上部電極との間に第１絶縁膜を有する容量素子と、
    前記下部電極の周縁の少なくとも一部と前記第１絶縁膜との間の第２絶縁膜および半導体膜を含む第１積層構造と
    を備えた半導体装置。
  2. 前記下部電極の周縁では、前記下部電極、前記第２絶縁膜、前記半導体膜、前記第１絶縁膜および上部電極がこの順に配置されている
    請求項１記載の半導体装置。
  3. 前記第１積層構造が設けられた部分以外の領域では、前記下部電極および前記上部電極に前記第１絶縁膜が接している
    請求項１記載の半導体装置。
  4. 前記第１絶縁膜の膜厚は前記第２絶縁膜の膜厚よりも小さい
    請求項１記載の半導体装置。
  5. 前記２絶縁膜および前記半導体膜の平面形状は同じである
    請求項１記載の半導体装置。
  6. 平面視で前記上部電極の一部は前記下部電極の外側に張り出し、
    前記上部電極の張り出し部分に対向する位置に前記第１積層構造が設けられている
    請求項１記載の半導体装置。
  7. 更に、ゲート電極上に、ゲート絶縁膜、チャネル膜、チャネル保護膜をこの順に有するトランジスタを含み、
    前記チャネル保護膜は、前記第１絶縁膜と同じ材料で構成されている
    請求項１記載の半導体装置。
  8. 前記ゲート電極、前記チャネル膜および前記ゲート絶縁膜はそれぞれ、前記下部電極、前記半導体膜、前記第２絶縁膜と同じ材料で構成されている
    請求項７記載の半導体装置。
  9. 前記トランジスタは、前記チャネル膜に電気的に接続されたソース・ドレイン電極を有し、
    前記ソース・ドレイン電極は前記上部電極と同じ材料で構成されている
    請求項７記載の半導体装置。
  10. 更に、
    第１配線と、
    前記第１配線に、少なくとも一部が対向する第２配線とを有し、
    前記第１配線と前記第２配線との間には、前記第１積層構造と同じ構成の第２積層構造と前記第１絶縁膜とが重ねて配置されている
    請求項１記載の半導体装置。
  11. 前記半導体膜は酸化物半導体材料により構成されている
    請求項１記載の半導体装置。
  12. 表示層および前記表示層を駆動する半導体装置を備え、
    前記半導体装置は、
    下部電極と上部電極との間に第１絶縁膜を有する容量素子と、
    前記下部電極の周縁の少なくとも一部と前記第１絶縁膜との間の第２絶縁膜および半導体膜を含む第１積層構造とを備えた
    表示装置。
  13. 表示層および前記表示層を駆動する半導体装置を含む表示装置を備え、
    前記半導体装置は、
    下部電極と上部電極との間に第１絶縁膜を有する容量素子と、
    前記下部電極の周縁の少なくとも一部と前記第１絶縁膜との間の第２絶縁膜および半導体膜を含む第１積層構造とを備えた
    電子機器。
  14. 下部電極を形成し、
    前記下部電極の周縁の少なくとも一部に、絶縁膜（第２絶縁膜）および半導体膜を含む積層構造を形成し、
    前記下部電極上および前記積層構造上に第１絶縁膜を間にして上部電極を対向させ、容量素子を形成する
    半導体装置の製造方法。
  15. 前記半導体膜および前記第２絶縁膜を同じマスクを用いてパターニングする
    請求項１４記載の半導体装置の製造方法。
  16. 前記容量素子と共に、ゲート電極上にゲート絶縁膜、チャネル膜およびチャネル保護膜をこの順に有するトランジスタを形成し、
    前記ゲート絶縁膜および前記第２絶縁膜、前記チャネル膜および前記半導体膜、前記チャネル保護膜および前記第１絶縁膜を、それぞれ同一マスクによる同じ工程で形成する
    請求項１５記載の半導体装置の製造方法。
  17. 前記下部電極と同層に第３配線を形成し、
    前記第３配線を前記第２絶縁膜と同一材料の絶縁材料膜および前記半導体膜と同一材料の半導体材料膜で覆い、
    前記第３配線を覆う前記絶縁材料膜および前記半導体材料膜を除去した後、前記第３配線を前記第１絶縁膜で覆い、
    前記第１絶縁膜を貫通して第３配線に達する接続孔を形成する
    請求項１４記載の半導体装置の製造方法。
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