CN104282682B - 半导体装置及其制造方法、显示装置与电子设备 - Google Patents

半导体装置及其制造方法、显示装置与电子设备 Download PDF

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Abstract

本发明公开了半导体装置及其制造方法、显示装置与电子设备。其中，该半导体装置包括：包括下部电极与上部电极之间的第一绝缘膜的电容器；以及包括第二绝缘膜和半导体膜的第一层压结构，该第二绝缘膜和半导体膜位于下部电极的边缘的部分或全部与第一绝缘膜之间。

Description

半导体装置及其制造方法、显示装置与电子设备
相关申请的交叉引用
本申请要求2013年7月8日提交的日本在先专利申请JP2013-142808的权益，其全部内容通过引用结合于此。
技术领域
本技术涉及具有电容器的半导体装置，涉及制造所述半导体装置的方法，涉及显示装置以及涉及电子设备。
背景技术
包含氧化锌(Zn)和/或氧化铟(In)的氧化物展现出作为半导体装置的活性层的优良特性，并且近年来，已推进致力于将这种氧化物应用于TFT、发光装置、透明导电膜等的开发。具体地，与使用通常用于液晶显示器等的非晶硅(a-Si:H)的TFT相比，使用Zn、In和Ga的复合氧化物的TFT具有大的电子迁移率，并且展现出优良电特性。
在过去，作为使用上述氧化物半导体的TFT(薄膜晶体管)，已报告了底栅型TFT和顶栅型TFT。在底栅型TFT的结构中，氧化物半导体的薄膜层设置在栅电极上，其中间有栅极绝缘膜。这种结构与当前商业化的使用非晶硅作为沟道的TFT结构类似。因此，因为现有的使用非晶硅的TFT的制造工艺容易被转用，底栅型TFT的结构也已经多被用于利用氧化物半导体的TFT中。
例如，在显示装置中，电容器连同用于驱动显示元件的TFT一起设置(例如，日本未经审查专利申请公开号2011-100091)。电容器在一对电极(上部电极和下部电极)之间具有作为介电膜的绝缘膜。
发明内容
期望电容器在维持电极之间的绝缘性的同时增加电容值。
期望提供能够维持电容器的电极之间的绝缘性，同时提高它的电容值的半导体装置、制造所述半导体装置的方法、显示装置以及电子设备。
根据本技术的实施方式，提供一种半导体装置，包括：包括下部电极和上部电极之间的第一绝缘膜的电容器；以及包括第二绝缘膜和半导体膜的第一层压结构，第二绝缘膜和半导体膜位于下部电极的边缘的部分或全部与第一绝缘膜之间。
在根据本技术的上述实施方式的半导体装置中，包括第二绝缘膜和半导体膜的第一层压结构设置在下部电极的边缘上。因此，在下部电极的边缘部上，除第一绝缘膜之外，布置第二绝缘膜作为下部电极和上部电极之间的绝缘膜。在形成电极的时候，下部电极的边缘部的形状容易混乱。下部电极的这种边缘部覆盖有第一绝缘膜和第二绝缘膜。
根据本技术的实施方式，提供一种设置有显示层的显示装置以及驱动显示层的半导体装置，半导体装置包括：包括下部电极和上部电极之间的第一绝缘膜的电容器；以及包括第二绝缘膜和半导体膜的第一层压结构，第二绝缘膜和半导体膜位于下部电极的边缘的部分或全部与第一绝缘膜之间。
根据本技术的实施方式，提供一种设置有显示装置的电子设备，显示装置包括显示层以及驱动显示层的半导体装置，半导体装置包括：具有下部电极和上部电极之间的第一绝缘膜的电容器；以及包括第二绝缘膜和半导体膜的第一层压结构，第二绝缘膜和半导体膜位于下部电极的边缘的部分或全部与第一绝缘膜之间。
根据本技术的实施方式，提供一种制造半导体装置的方法，所述方法包括：形成下部电极；在下部电极的边缘的部分或全部上形成层压结构，层压结构包括绝缘膜(第二绝缘膜)和半导体膜；并且提供将与下部电极和层压结构相对的上部电极以及上部电极与下部电极和层压结构之间的第一绝缘膜，以形成电容器。
在根据本技术的上述实施方式的半导体装置、制造所述半导体装置的方法、显示装置以及电子设备中，除下部电极和上部电极之间的第一绝缘膜之外，包括第二绝缘膜和半导体膜的第一层压结构设置在下部电极的边缘上。因此，与其他部分的那些膜的厚度相比，允许这一部分(下部电极的边缘部)的电极之间的绝缘膜的厚度增加。因此，当保持电极之间的绝缘性的同时，允许电容值增加。
应理解，上述一般性描述和下面的详细描述都是示例性的，且旨在提供对所保护的技术的进一步说明。
附图说明
包括附图以提供对本公开内容的进一步理解，并且附图被结合于该说明书中并组成该说明书的一部分。附图示出了实施方式并与说明书一起用于解释本技术的原理。
图1是示出根据本技术第一实施方式的半导体装置的构造的截面图。
图2是示出具有在图1中示出的半导体装置的显示装置的整个构造的示例的示意图。
图3是示出在图2中示出的像素驱动电路的示例的示意图。
图4是用于解释在图1中示出的半导体装置的平面构造的示意图。
图5A是示出制造在图1中示出的半导体装置的步骤的截面图。
图5B是示出继图5A的步骤之后的步骤的截面图。
图5C是示出继图5B之后的步骤的截面图。
图6A是示出制造在图1中示出的半导体装置的步骤的截面图。
图6B是示出继图6A的步骤之后的步骤的截面图。
图6C是示出继图6B的步骤之后的步骤的截面图。
图7是示出根据比较例1的半导体装置的构造的截面图。
图8A是示出电容器的构造的示例的截面图。
图8B是示出电容器的构造的另一个示例的截面图。
图8C是示出电容器的构造的又一个示例的截面图。
图9是示出在图8A到图8C中示出的电容器的施加电压与电容值之间的关系的示意图。
图10是示出根据比较例2的半导体装置的构造的截面图。
图11是示出在图1中示出的晶体管的IV特性的示例的示意图。
图12A是示出制造在图7中示出的半导体装置的步骤的截面图。
图12B是示出继图12A的步骤之后的步骤的截面图。
图13是示出包括在图1等中示出的显示装置的模块的示意性构造的平面图。
图14是示出应用例1的外观的透视图。
图15A是示出从应用例2的前侧观察的外观的透视图。
图15B是示出从应用例2的后侧观察的外观的透视图。
图16是示出应用例3的外观的透视图。
图17是示出应用例4的外观的透视图。
图18A是示出应用例5的关闭状态的示意图。
图18B是示出应用例5的打开状态的示意图。
图19是示出在图1中示出的半导体装置的另一个示例的示意图。
具体实施方式
将在下面参考附图更详细描述本技术的实施方式。
【实施方式】
图1示出根据本技术实施方式的半导体装置(半导体装置10)的截面构造。例如，半导体装置10可以用于驱动显示装置(之后描述的图2中的显示装置1)的显示元件(之后描述的图3中的显示元件100D)。半导体装置10在基板11上具有晶体管10T、电容器10C以及各种配线(第一配线12D、第二配线16D、第三配线12E以及第四配线16E)。
图2示出利用半导体装置10的显示装置(显示装置1)的整个构造的示例。例如，显示装置1可以包括基板11和相对基板25之间的诸如液晶层以及有机EL(场致发光)层的显示层。由半导体装置10针对每个像素100驱动显示层。在显示区域110中，以矩阵形式二维地布置像素100，并且设置用于驱动像素100的像素驱动电路140。在像素驱动电路140中，在列方向(Y方向)上布置多个信号线120A(120A1、120A2、...、120Am、...)，并且在行方向(X方向)上布置多个扫描线130A(130A1、130A2、...、130An、...)。一个像素100设置在信号线120A与扫描线130A的一个交叉点中。信号线120A的两端都连接至信号线驱动电路120，并且扫描线130A的两端都连接至扫描线驱动电路130。
信号线驱动电路120被配置为通过信号线120A将对应于从信号供应源(未示出)提供的亮度信息的图像信号的信号电压提供之选定的像素100。扫描线驱动电路130由与输入时钟脉冲同步地顺次移位(传输)启动脉冲的移位(shift)电阻器等构成。扫描线驱动电路130被配置为以行为单元扫描图像信号至的像素100中的写入，并且向各扫描线130A顺次提供扫描信号。来自信号线驱动电路120的信号电压被施加于信号线120A，并且来自扫描线驱动电路130的扫描信号被提供至扫描线130A。
图3示出像素驱动电路140的构造例。例如，前述的半导体装置10可以构成像素驱动电路140。像素驱动电路140是有源型(active-type)驱动电路，具有驱动晶体管Tr1、写入晶体管Tr2、驱动晶体管Tr1与写入晶体管Tr2之间的电容器(电容器Cs)、以及诸如有机EL元件的显示元件100D。显示元件100D串联连接至驱动晶体管Tr1。驱动晶体管Tr1和写入晶体管Tr2中的一种或两种由半导体装置10的晶体管10T构成。
【半导体装置的主要部分的构造】
随后，将再次参考图1给出半导体装置10的详细构造的描述。
晶体管10T是底栅型(逆交错型)薄膜晶体管，其在基板11上依次具有：栅电极12、栅极绝缘膜13T、沟道膜14T、以及源-漏电极16A和16B。沟道膜14T的中央部覆盖有沟道保护膜15T。
基板11由玻璃基板、塑料膜等形成。塑料材料的实例可以包括PET(聚对苯二甲酸乙二醇酯)和PEN(聚萘二甲酸乙二醇酯)。只要允许通过溅射方法等在未加热基板11的情况下可以形成半导体层14，便宜的塑料膜可以用于基板11。
栅电极12T具有向晶体管10T施加栅电压以及通过栅电压控制沟道膜14T中的载流子密度的作用。例如，具有从100nm到500nm(包含两端点)的厚度的栅电极12T可以设置在基板11上的选择的区域中。栅电极12T可以由诸如铂(Pt)、钛(Ti)、钌(Ru)、钼(Mo)、铜(Cu)、钨(W)、镍(Ni)、铝(Al)以及钽(Ta)的金属单质及其合金制成。此外，栅电极12T可以由诸如氧化铟锡(ITO)、氧化铟锡(IZO)以及氧化锌(ZnO)的透明导电薄膜形成。例如，栅电极12T可以是锥形的，并且栅电极12T的侧面相对于基板11倾斜。
覆盖栅电极12T的栅极绝缘膜13T设置在栅电极12T和沟道膜14T之间，并且可以具有例如从100nm到500nm(包含两端点)的厚度。将栅极绝缘膜13T图案化成与沟道膜14T相同的平面形状。栅极绝缘膜13T可以由绝缘膜形成，例如，绝缘膜包括以下一种或多种：氧化硅膜、氮化硅膜、氮氧化硅膜、氧化铪膜、氧化铝膜、氮化铝膜、氧化钽膜、氧化锆膜、氮氧化铪膜、氮氧化铪硅膜(hafnium silicon oxynitride film)、氮氧化铝膜、氮氧化钽膜以及氮氧化锆膜。栅极绝缘膜13T可以具有单层结构，或者由两种或多种材料构成的层压结构。在栅极绝缘膜13T具有由两种或多种材料构成的层压结构的情况下，允许改善相对于沟道膜14T的界面特性，并且允许抑制来自周围空气的杂质对沟道膜14T的混入。
岛状沟道膜14T与栅电极12T相对，它们中间具有栅极绝缘膜13T，并且岛状沟道膜14T与源-漏电极16A和16B接触。在沟道膜14T中，沟道区域形成在在源-漏电极16A和源-漏电极16B之间与栅电极12T相对的位置。沟道膜14T可以由氧化物半导体形成，氧化物半导体包含的主要成分为由诸如铟(In)、镓(Ga)、锌(Zn)、锡(Sn)、锆(Zr)、铝(Al)、以及钛(Ti)等的一种或多种元素构成的氧化物。它的特定实例可以包括具有氧化锌作为主要成分的透明氧化物半导体，诸如氧化铟镓锌(IGZO)、氧化锌、掺杂铝的氧化锌(AZO)以及掺杂镓的氧化锌(GZO)。例如，考虑到通过制造工艺中的退火的供氧效率，沟道膜14T的厚度优选地可以是从5nm到100nm(包含两个端点)。沟道膜14T可以是非结晶或者结晶状态。然而，在沟道膜14T是结晶状态的情况下，改善了对蚀刻液的耐性，其促进更容易的应用装置结构的形成。例如，结晶性可以通过将铟比率或者锡比率设置为比其它构成元素的比率更高的值来改进。
沟道保护膜15T设置在沟道膜14T的沟道区上，并且被配置为防止在形成源-漏电极16A和16B的时候损伤沟道膜14T。在由氧化物半导体材料制成的沟道膜14T中，氧化还原反应发生在制造过程中，并且它的特性容易改变。具体地，在底栅型晶体管10T中，通过在形成源-漏电极16A和16B的时候的后沟道蚀刻，沟道膜14T可能劣化，并且晶体管10T的电特性和可靠性可能降低。沟道保护膜15T被配置为防止沟道膜14T的这种劣化，并且可以例如由具有50nm到400nm(包括两端点)厚度的氧化硅膜、氮化硅膜、氧化铝膜等形成。沟道保护膜15T的厚度可以优选地小于栅极绝缘膜13T。沟道保护膜15T可以通过层压多种类型的绝缘薄膜形成。
源-漏电极16A和16B从沟道保护膜15T的端部设置，以覆盖沟道膜14T，并且被电连接到沟道膜14T。即，源-漏电极16A和16B的相对表面布置在沟道保护膜15T上，并且源-漏电极16A和16B具有与栅电极12T重叠的区域。这种源-漏电极16A和16B由单层膜形成，单层膜由金属膜构成，金属膜由例如钼、铝、铜、钛、ITO或者它们的合金形成，或者源-漏电极16A和16B由层压膜形成，层压膜由两种或多种这种金属膜构成。例如，在源-漏电极16A和16B由三层膜形成，其中依次层压50nm厚的钼层、500nm厚的铝层以及50nm厚的钼层的情况下，允许稳定地保持沟道膜14T的电特性。此外，除了钼膜之外的诸如ITO膜和氧化钛膜等包含氧的金属膜可以与沟道膜14T接触。在由氧化物半导体材料制成的沟道膜14T与容易提取(extracting)氧的金属膜接触的情况下，氧化物半导体的氧被提取，并且形成缺损(defect)。因此，通过在源-漏电极16A和16B中使用包含氧的金属膜用于与沟道膜14T接触的部分，允许稳定晶体管10T的电特性。
电容器10C包括：下部电极12C、上部电极16C以及下部电极12C与上部电极16C之间的介电层(第一绝缘膜15)。例如，这种电容器10C可以布置在靠近晶体管10T的位置中。例如，电容器10C的下部电极12C可以布置在与晶体管10T的栅电极12T相同的层中。上部电极16C与源-漏电极16B一体设置。例如，下部电极12C可以由与栅电极12T相同的导电材料构成，并且具有与栅电极12T近似相同的厚度。例如，下部电极12C可以具有如栅电极12T所具有的锥形。
在这个实施方式中，在下部电极12C的边缘部12CE上，设置包括第二绝缘膜13C和半导体膜14C的层压结构10LC(第一层压结构)。即，层压结构10LC覆盖下部电极12C的边缘部12CE。在下部电极12C的边缘部12CE中，除第一绝缘膜15之外，层压结构10LC存在于下部电极12C和上部电极16C之间。在不同于边缘部12CE的区域中，第一绝缘膜15与下部电极12C和上部电极16C接触。从而，在保持了电容器10C的绝缘性的同时，允许提高电容器10C的电容值，虽然详细说明将随后给出。应注意，下部电极12C的边缘部12CE指代包括下部电极12C内部的部分或全部的区域。然而，下部电极12C外部的区域可以包括在边缘部12CE中。
构成层压结构10LC的第二绝缘膜13C和半导体膜14C的平面形状彼此相同。第二绝缘膜13C的平面形状和半导体膜14C的平面形状可以由于例如制造误差等而稍微不同。可优选地，这种层压结构10LC从下部电极12C的顶面(与上部电极16C相对的表面)向它的侧面设置，并且锥形的下部电极12C的整个侧面被层压结构10LC覆盖。在下部电极12C的边缘部12CE中，下部电极12C、第二绝缘膜13C、半导体膜14C、第一绝缘膜15以及上部电极16C以该顺序设置。对于第二绝缘膜13C，可以使用与栅极绝缘膜13T相似的材料。对于半导体膜14C，可以使用与沟道膜14T相似的材料。例如，第二绝缘膜13C和栅极绝缘膜13T可以由相同的材料制成，并且半导体膜14C和沟道膜14T可以由相同的材料制成。例如，第二绝缘膜13C的厚度可以基本上与栅极绝缘膜13T的厚度相同。例如，半导体膜14C的厚度可以基本上与沟道膜14T的厚度相同。
图4的部分(A)示出晶体管10T和电容器10C的截面构造，并且图4的部分(B)示出它的平面构造。上部电极16C的部分在下部电极12C的边缘向外突出，并且连接到晶体管10T的源-漏电极16B。换言之，在下部电极12C中，边缘的部分覆盖有上部电极16C的突出部。层压结构10LC设置在边缘部12CE上，边缘部12CE包括属于下部电极12C的边缘的与上部电极16C的突出部相对的区域。在除连接到源-漏电极16B以外的部分中，上部电极16C布置在下部电极12C的内侧。对于上部电极16C，可以使用与源-漏电极16A和16B相似的材料。例如，上部电极16C可以由与源-漏电极16A和16B相同的材料制成。
第一绝缘膜15覆盖晶体管10T的沟道膜14T的端部，并且延伸在下部电极12C和上部电极16C之间。即，第一绝缘膜15设置在晶体管10T的沟道膜14T和层压结构10LC的半导体膜14C之间。例如，下部电极12C和上部电极16C之间的第一绝缘膜15的厚度可以是从50nm到300nm(包含两端点)，并且可以是优选小于第二绝缘膜13C的厚度。例如，第一绝缘膜15的厚度和第二绝缘膜13C的厚度之间的比率可以在从1：10到1：1.2的范围之中。例如，第一绝缘膜15可以由与沟道保护膜15T相同的材料构成。
例如，半导体装置10可以具有与电容器10C的下部电极12C和晶体管10T的栅电极12T相同的层中的第一配线12D和第三配线12E。第二配线16D延伸在与第一配线12D相比较高的层中。层压结构10LD(第二层压结构)和第一绝缘膜15存在于彼此相对的第一配线12D和第二配线16D之间。第一配线12D和第二配线16D之间的层压结构10LD与设置在下部电极12C的边缘部12CE上的前述层压结构10LC相似，并且包括第二绝缘膜13D和半导体膜14D。对于第二绝缘膜13D和半导体膜14D，可以分别使用与第二绝缘膜13C和半导体膜14C的那些材料相似的材料。例如，第二绝缘膜13D和半导体膜14D可以分别由与第二绝缘膜13C和半导体膜14C的那些材料相同的材料制成。
第四配线16E通过连接孔H电连接到第三配线12E，连接孔H穿过第一绝缘膜15。例如，第四配线16E可以掩埋在连接孔H中。例如，对于每一个第一配线12D和第三配线12E，可以使用与下部电极12C相似的材料。例如，对于第二配线16D和第四配线16E，可以使用与上部电极16C相似的材料。
晶体管10T、电容器10C、第二配线16D以及第四配线16E覆盖有钝化膜17。钝化膜17被配置为保护晶体管10T、电容器10C、以及配线(第一配线12D、第二配线16D、第三配线12E以及第四配线16E)，并且可以由例如诸如氧化铝和氧化钛的金属氧化物构成。对于钝化膜17，可以使用诸如氮氧化铝和氮氧化钛的金属酸氮化物(metallic acid nitride)。
例如，半导体装置10可以制造如下(图5A到图6C)。
首先，通过使用例如溅射方法和CVD(化学气相淀积)方法将金属薄膜形成在基板11的整个表面上。随后，利用光刻和蚀刻法图案化(patterned)金属薄膜，并且从而形成栅电极12T、下部电极12C、第一配线12D、以及第三配线12E(图5A)。
接着，如在图5B中示出的，在设置有栅电极12T、下部电极12C、第一配线12D以及第三配线12E的基板11的整个表面上，例如，通过等离子CVD方法，可以形成由层压膜形成的绝缘材料膜13M，层压膜由氮化硅膜和氧化硅膜构成。通过等离子CVD方法的绝缘材料膜13M的这种形成可以通过利用诸如硅烷、氨气(NH3)以及氮气(N2)的气体作为原材料气体形成氮化硅膜，并且通过利用诸如包括硅烷、一氧化二氮等气体作为原材料气体形成氧化硅膜来执行。此外，绝缘材料膜13M可以通过溅射方法形成，而不是等离子体CVD方法。在溅射方法中，可以通过例如利用硅作为靶，将氧气、水蒸气、氮气等流入溅射放电氛围中，通过执行反应性等离子溅射，来形成由氧化硅膜、氮化硅膜等形成的绝缘材料膜13M。
在设置绝缘材料膜13M之后，如在图5C中示出的，在绝缘材料膜13M的整个表面上，例如，可以例如通过溅射方法形成由氧化物半导体材料制成的半导体材料膜14M。在将氧化铟镓锌用作氧化物半导体材料的情况下，利用氧化铟镓锌陶瓷制品作为靶，通过DC(直流)溅射方法执行使用氩气(Ar)和氧气(O2)的混合气体的等离子体放电。应注意，在排泄真空罐中的空气直至真空度变为1×10-4Pa以下的值之后，在等离子体放电之前，执行氩气和氧气的导入。
此外，在将氧化锌用作氧化物半导体材料的情况下，执行利用氧化锌陶瓷制品作为靶的RF(Radio Frequency，高频率)溅射方法。可替代地，利用锌作为金属靶可以执行在包括氩气和氧气的气体氛围中执行利用DC电源的溅射方法。
这时，半导体材料膜14M的载流子密度可以通过改变在形成氧化物的时候的氩和氧的流量比来控制。
此外，在将结晶性氧化物半导体用作氧化物半导体材料的情况下，可以在形成氧化物半导体材料之后执行例如通过用激光等照射的结晶化退火处理。结晶性材料的实例可以包括由氧化锌、铟、镓、锆、锡等构成的氧化物半导体，其中，铟比率或锡比率高于其他构成元素的比率。
在形成半导体材料膜14M之后，如在图6A中示出的，通过使用相同的掩模将半导体材料膜14M和绝缘材料膜13M图案化。从而，包括第二绝缘膜13C和半导体膜14C的层压结构10LC以及包括第二绝缘膜13D和半导体膜14D的层压结构10LD连同栅电极12T上的栅极绝缘膜13T和沟道膜14T一起形成。换言之，位于除了栅极绝缘膜13T和沟道膜14T形成部分以及层压结构10LC和10LD的形成部分之外的部分的半导体材料膜14M和绝缘材料膜13M被除去。因此，也除去了第三配线12E上的绝缘材料膜13M。对于将半导体材料膜14M和绝缘材料膜13M的图案化，可以使用例如光刻法和蚀刻法。关于蚀刻，可以使用湿式蚀刻或者干式蚀刻的任何一种。因为氧化物半导体材料容易溶解在酸和碱中，可以对半导体材料膜14M执行湿式蚀刻，并且可以对绝缘材料膜13M执行干式蚀刻。
在将半导体材料膜14M和绝缘材料膜13M形成图案之后，如在图6B中示出的，形成沟道保护膜15T和第一绝缘膜15。可以通过在基板11的整个表面上形成诸如氧化硅膜和氮化硅膜的绝缘膜(未示出)来形成沟道保护膜15T和第一绝缘膜15，并且接着，使用共用掩模，通过光刻和蚀刻将绝缘膜图案化。这时，到达配线12E的连接孔H形成在第一绝缘膜15中。
在设置沟道保护膜15T和第一绝缘膜15之后，例如通过溅射方法将金属膜形成在基板11的整个表面上。通过蚀刻法图案化金属膜，以形成源-漏电极16A和16B、上部电极16C、第二配线16D以及第四配线16E，如在图6C中示出的。从而，形成晶体管10T和电容器10C，并且第四配线16E通过连接孔H电连接到第三配线12E。对于金属膜的蚀刻，可以执行使用包含例如磷酸、硝酸以及乙酸的混合溶液的湿式蚀刻。
在设置晶体管10T和电容器10C之后，形成钝化膜17。钝化膜17可以通过例如溅射方法形成。具体地，通过金属靶或者通过向金属氧化物添加杂质获得的导电靶在包含氧气的氩气氛围或者氮气氛围中形成钝化层17。通过提高膜形成密度，降低了氧和氢的渗透性，并且从而允许提高作为保护膜的性能。
通过前述步骤，完成了图1中示出的半导体装置10。例如，如上所述，在包括半导体装置10的像素驱动电路140被设置之后，形成显示层以制造显示装置1。
在显示装置1中，通过写入晶体管Tr2的栅电极从扫描线驱动电路130向相应的像素100提供扫描信号，并且通过写入晶体管Tr2将来自信号线驱动电路120的图像信号保持在电容器10C中。即，根据保持在电容器10C中的信号控制驱动晶体管Tr1的通断(of-off)，并且从而，将驱动电流注入到像素100。在晶体管Tr1和Tr2(晶体管10T)中，当等于或者大于阈值电压的电压(栅极电压)被施加于栅电极12T时，源-漏电极16A和源-漏电极16B之间的沟道膜14T的沟道区中产生电流(漏电流)，从而如上所述的执行驱动。
这里，层压结构10LC设置在下部电极12C的边缘部12CE上。因此，当维持下部电极12C和上部电极16C之间的绝缘性的同时，允许提高电容器10C的电容值。将在下文中详细地给出它的描述。
图7示出根据比较例的半导体装置(半导体装置110)的截面构造。在半导体装置110的电容器110C中，第二绝缘膜130和半导体膜140C设置在下部电极12C和上部电极16C之间。第二绝缘膜130同样用作晶体管10T的栅极绝缘膜，并且设置在基板11的整个表面上。在半导体装置110的晶体管10T中，沟道保护膜15T设置与半导体装置10中的一样。
在具有沟道保护膜15T的这种晶体管10T中，必须相对于栅电极12T一起精确定位源-漏电极16A和16B与沟道保护膜15T。因此，考虑到栅电极12T、沟道保护膜15T以及源-漏电极16A和16B之中的位置间隙，裕度部分成为必要。即，加宽了栅电极12T重叠源-漏电极16A和16B的区域，并且容易地增加了栅电极12T与源-漏电极16A和16B之间的寄生电容。因为这种寄生电容可以引起显示不均等，所以必须增加连同晶体管10T一起构成半导体装置110的电容器110C的电容值。
例如，为了提高电容器110C的电容值，可以预期通过将下部电极12C上的半导体膜140C改变为导体(conducting body)。将半导体膜140C改变为导体可以例如通过等离子体处理来执行。如上所述被变成导体的半导体膜140C的导电性不稳定，并且因此，难以稳定地保持电容器110C的电容值。
此外，为了增加电容器100C的电容值，例如，可以预期增加电容器110C的面积。然而，考虑到像素布局，这种方法不太容易实现。
电容器110C的电容值还可以通过减少第二绝缘膜130的膜厚度来提高，或者通过改变第二绝缘膜130的膜质量以增加介电常数来提高。以下将给出各电容器的电容值的描述(之后描述的电容器10CR、110CR以及111CR)，其中下部电极12C和上部电极16C之间的各绝缘膜彼此不同。
图8A、图8B以及图8C示出电容器10CR、110CR以及111CR的截面构造，电容器10CR、110CR以及111CR各自具有下部电极12C和上部电极16C之间的每个绝缘膜的不同构造。在下部电极12C和上部电极16C之间，电容器10CR具有第一绝缘膜15R(图8A)，电容器110CR具有第二绝缘膜13R和半导体膜14R(图8B)，并且电容器111CR具有第二绝缘膜13R、半导体膜14R以及第一绝缘膜15R(图8C)。各个第二绝缘膜13R和第一绝缘膜15R由氧化硅膜形成。第二绝缘膜13R和第一绝缘膜15R之间的膜厚度比率是【第二绝缘膜13R：第一绝缘膜15R＝4：3】。第二绝缘膜13R的膜质量与第一绝缘膜15R的膜质量彼此不同。例如，这种膜质量可以通过膜形成方法(工艺处方)、膜形成设备、后处理工艺等来控制。
图9示出在电容器110CR的电容值被认为是1的条件下的电容器10CR和111CR的电容值。在下部电极12C和上部电极16C之间，除第二绝缘膜13R和半导体膜14R之外具有第一绝缘膜15R的电容器111CR中，它的电容值被降低至电容器110CR的电容值的大约60％。相比之下，在下部电极12C和上部电极16C之间仅具有第一绝缘膜15R的电容器10CR的电容值被提高至接近电容器110CR的双倍大小值的值。图9示出第二绝缘膜13R的膜厚度和膜质量以及第一绝缘膜15R的膜厚度和膜质量彼此不同的情形。然而，在膜质量，即，第二绝缘膜13R的介电常数和第一绝缘膜15R的介电常数彼此相同，并且仅它们的膜厚度彼此不同的情况下，与电容器110CR的电容值相比，电容器10CR的电容值被提高大约30％。
如上所述，通过改变下部电极12C和上部电极16C之间的绝缘膜的膜厚度或者介电常数，允许提高电容器的电容值。然而，在也用作晶体管10T的栅极绝缘膜的第二绝缘膜130(图7)中，改变它的膜厚度或者它的介电常数可能导致晶体管10T的可靠性降低。
图10示出根据比较例2的半导体装置(半导体装置101)的截面构造。在半导体装置101的电容器101C中，与构成晶体管10T的栅极绝缘膜分离(separately)的绝缘膜(第一绝缘膜150)设置在下部电极12C和上部电极16C之间。对于第一绝缘膜150，膜厚度和膜质量可以自由设计。例如，第一绝缘膜150可以与晶体管10T的沟道保护膜15T同时形成。第一绝缘膜150可以由与沟道保护膜15T相同的材料制成，并且可以具有与沟道保护膜15T相同的膜厚度。
然而，在第一绝缘膜150形成很薄的情况下，下部电极12C和上部电极16C之间的电流泄漏容易地发生在下部电极12C的边缘部12CE附近。这样的一个原因是，在下部电极12C的周围中，它的形状容易由于在形成下部电极12C时的各向异性生长等而混乱。在下部电极12C的边缘区中，例如，凸部可以容易地形成在下部电极12C的表面上，并且具有小厚度的第一绝缘膜150可以不足以覆盖具有凸部的下部电极12C。通过在下部电极12C的位置内形成上部电极16C，允许防止电流泄漏发生。然而，因为上部电极16C连接至另一配线(诸如源-漏电极12B)，下部电极12C的边缘部分(边缘部12CE)覆盖有上部电极16C。在下部电极12C的边缘部12CE与上部电极16C重叠的部分中，电流泄漏容易发生。
相比之下，在半导体装置10中，层压结构10LC设置在下部电极12C的边缘部12CE上。因此，连同第一绝缘膜15一起，下部电极12C的边缘部12CE覆盖有层压结构10LC的第二绝缘膜13C。从而，当下部电极12C和上部电极16C之间的第一绝缘膜15的膜厚度在除了边缘部12CE之外的部分减少时，允许在下部电极12C的边缘部12CE中保持下部电极12C和上部电极16C之间的绝缘性。即，当保持电容器10C的可靠性时，允许提高电容值。在下部电极12C的边缘部12CE中，可优选，层压结构10LC覆盖从下部电极12C的表面的部分到它的整个表面的部分，使得从各向异性生长等导致的前述凸部被全部覆盖。
此外，下部电极12C和上部电极16C之间的第一绝缘膜15与栅极绝缘膜13T分离设置。因此，即使当第一绝缘膜15形成很薄的时候，晶体管10T的可靠性不因此受影响。
图11示出半导体装置10的晶体管10T的I-V特性的示例。通过提供适当的栅极绝缘膜13T，晶体管10T展现出稳定晶体管特性。
此外，允许层压结构10LC与晶体管10T的栅极绝缘膜13T和沟道膜14T同时形成(图6A)。换言之，栅极绝缘膜13T、沟道膜14T以及层压结构10LC由一个图案化步骤形成。因此，允许将层压结构10LC形成在下部电极12C的边缘部12CE上，而不增加步骤的数目。
除此之外，在设置在彼此不同的层中的第一配线12D和第二配线16D之间，除第一绝缘膜15之外设置有层压结构10LD。在上层的配线与下层的配线相交的部分中，优选，配线之间产生的寄生电容可以很小。参考在图9中示出的电容器111CR的电容值，可发现通过增加配线之间的绝缘膜的厚度可以降低配线的交叉点中的寄生电容。通过连同第一绝缘膜15与层压结构10LD一起设置，与仅第一绝缘膜15设置在第一配线12D和第二配线16D之间的情形下相比，配线之间的绝缘膜的厚度增加。因此，允许抑制第一配线12D和第二配线16D之间的寄生电容。允许第一配线12D和第二配线16D之间的层压结构10LD与下部电极12C的边缘部12CE上的层压结构10LC同时形成。
此外，在半导体装置10中，绝缘材料膜13M借助于与半导体材料膜14M相同的掩模形成图案。因此，在形成连接孔H之前，允许除去覆盖第三配线12E的绝缘材料膜13M(图6A)。以下将与制造前述半导体装置100的步骤相比，给出它的描述(图7)。
图12A和图12B示出制造半导体装置100的步骤。在半导体装置100中，第二绝缘膜130设置在基板11的整个表面上，并且不将第二绝缘膜130图案化。在制造半导体装置100的步骤中，首先，依次形成第二绝缘膜130和半导体材料膜(未示出)。此后，仅将半导体膜图案化，以形成沟道膜14T、下部电极12C上的半导体膜140C以及第一配线12D上的半导体膜140D。随后，绝缘材料膜15M形成在基板11的整个表面上(图12A)。此后，通过使用沟道膜14T和半导体膜140C作为蚀刻停止器(stopper)，将绝缘材料膜15M图案化，以形成沟道保护膜15T和第一绝缘膜15(图12B)。
在形成绝缘材料膜15M之后，第三配线12E覆盖有第二绝缘膜130和绝缘材料膜15M(第一绝缘膜15)。因此，为了形成连接孔H，必须一起除去绝缘材料膜15M与第二绝缘膜130。因此，连接孔H的蚀刻时间延长，并且沟道膜14T和半导体膜140C暴露在蚀刻环境下很长时间。这时，在沟道膜14T和半导体膜140C具有针孔的情况下，可以通过针孔蚀刻位于低于沟道膜14T和半导体膜140C的层的层中的第二绝缘膜130。第二绝缘膜130的这种蚀刻可能引起栅电极12T与源-漏电极16A和16B之间的短路。类似地，短路也可能发生在下部电极12C和上部电极16C之间。
相比之下，在半导体10中，在将半导体材料膜14M图案化时除去了覆盖第三配线12E的绝缘材料膜13M。因此，足以使连接孔H形成为仅穿透第一绝缘膜15，并且不需要长时间蚀刻。因此，防止蚀刻位于低于沟道膜14T的层中的栅极绝缘膜13T。即，可以抑制栅电极12T与源-漏电极16A和16B之间的短路的出现，以提高晶体管10T的可靠性。
如上所述，在根据该实施方式的半导体10中，层压结构10LC设置在下部电极12C的边缘部12CE上。因此，当保持下部电极12C和上部电极16C之间的绝缘性的同时，能够提高电容器10C的电容值。
【模块】
例如，包括根据前述实施方式的半导体装置10的显示装置1可以被植入在诸如之后描述的应用例1到5的各种电子设备中，例如，作为如在图13中示出的模块。在模块中，例如，从相对基板25暴露的区域210设置在基板11的一侧中，信号线驱动电路120和扫描线驱动电路130的配线延伸到暴露区域210，以形成外接端子(未示出)。外接端子可以设置有挠性印刷电路(FPC)220，以输入和输出信号。
【应用例1】
图14示出应用前述显示装置1的电视的外观。例如，电视可以具有包括前面板310和滤光玻璃320的图像显示屏部300。图像显示屏部300由前述显示装置1构成。
【应用例2】
图15A和15B示出应用前述显示装置1的数码相机的外观。例如，数码相机可以具有用于闪光的发光部410、显示部420、菜单开关430以及快门按钮440。显示部420由前述显示装置1构成。
【应用例3】
图16示出应用前述显示装置1的笔记本个人计算机的外观。例如，笔记本个人计算机可以具有主体510、用于输入字符等的操作的键盘520以及用于显示图像的显示部530。显示部530由前述显示装置1构成。
【应用例4】
图17示出应用前述显示装置1的视频可携式摄像机的外观。例如，视频可携式摄像机可以具有主体610、用于拍摄放置在主体610前侧表面的对象的镜头620、用于拍摄的开始停止开关630以及显示部640。显示部640由前述显示装置1构成。
【应用例5】
图18A和18B示出应用前述显示装置的移动电话的外观。例如，在移动电话中，上部框体710和下部框体720可以通过连接部(铰链部)730连接。移动电话可以具有显示器740、子显示器750、图像灯760以及相机770。显示器740和子显示器750的任何一个或者两者均由前述显示装置1构成。
在本技术已参考实施方式描述的同时，本技术不限于前述实施方式，并且可以做出各种修改。例如，在前述半导体装置10中，已给出电容器10C和晶体管10T彼此靠近的情形的描述。然而，电容器10C可以布置得远离晶体管10T。电容器10C的上部电极16C可以不连接至源-漏电极16B，并且例如，如在图19中示出的，可以电连接到诸如电源电压供给线和信号线的配线16F。
此外，在前述实施方式等中，已给出半导体膜14C和第二绝缘膜13C的平面形状是相同的情形的描述，并且第二绝缘膜13D和半导体膜14D的平面形状是相同的(图6A)。然而，具有减小的厚度的绝缘材料膜13M可以留在除了栅极绝缘膜13T以及层压结构10LC和10LD之外的部分中。
此外，显示装置1的显示层可以是任何型的，并且可以是例如包括发光层的有机层、液晶层、包括发光层的无机层、电泳层等。
除此之外，每个层的材料、厚度、膜形成方法、膜形成条件等不局限于在前述实施方式等中描述的那些，并且可以采用其它材料、其它厚度、其它膜形成方法以及其它膜形成条件。
可以从本公开的上述示例实施方式中获得至少下列构造。
(1)一种半导体装置，包括：
电容器，包括下部电极与上部电极之间的第一绝缘膜；以及
第一层压结构，包括第二绝缘膜和半导体膜，所述第二绝缘膜和所述半导体膜位于所述下部电极的边缘的部分或全部与所述第一绝缘膜之间。
(2)根据(1)所述的半导体装置，其中，所述下部电极、所述第二绝缘膜、所述半导体膜、所述第一绝缘膜、以及所述上部电极依次布置在所述下部电极的所述边缘上。
(3)根据(1)或(2)所述的半导体装置，其中，所述第一绝缘膜在除设置所述第一层压结构的部分之外的区域中与所述下部电极和所述上部电极接触。
(4)根据(1)至(3)中的任一项所述的半导体装置，其中，所述第一绝缘膜的膜厚度小于所述第二绝缘膜的膜厚度。
(5)根据(1)至(4)中的任一项所述的半导体装置，其中，所述第二绝缘膜与所述半导体膜的平面形状彼此相同。
(6)根据(1)至(5)中的任一项所述的半导体装置，其中
在平面图中，所述上部电极的部分向所述下部电极的外部突出，以及
所述第一层压结构被设置在与所述上部电极的突出部分相对的位置。
(7)根据(1)至(6)中的任一项所述的半导体装置，进一步包括：晶体管，所述晶体管包括：栅电极上依次的栅极绝缘膜、沟道膜、以及沟道保护膜，其中
所述沟道保护膜由与所述第一绝缘膜的材料相同的材料制成。
(8)根据(7)所述的半导体装置，其中，所述栅电极、所述沟道膜、以及所述栅极绝缘膜由分别与所述下部电极、所述半导体膜、以及所述第二绝缘膜的材料相同的材料制成。
(9)根据(7)或(8)所述的半导体装置，其中，所述晶体管包括电连接到所述沟道膜的源-漏电极，以及
各个所述源-漏电极由与所述上部电极的材料相同的材料制成。
(10)根据(1)至(9)中的任一项所述的半导体装置，进一步包括：
第一配线；以及
第二配线，所述第二配线的部分或全部与所述第一配线相对，其中
第二层压结构和所述第一绝缘膜，被层压并布置在所述第一配线与所述第二配线之间，所述第二层压结构具有与所述第一层压结构的构造相同的构造。
(11)根据(1)至(10)中的任一项所述的半导体装置，其中，所述半导体膜由氧化物半导体材料制成。
(12)一种设置有显示层和驱动所述显示层的半导体装置的显示装置，所述半导体装置包括：
电容器，包括下部电极与上部电极之间的第一绝缘膜；以及
第一层压结构，包括第二绝缘膜和半导体膜，所述第二绝缘膜和所述半导体膜位于所述下部电极的边缘的部分或全部与所述第一绝缘膜之间。
(13)一种设置有显示装置的电子设备，所述显示装置包括显示层和驱动所述显示层的半导体装置，所述半导体装置包括：
电容器，具有下部电极与上部电极之间的第一绝缘膜；以及
第一层压结构，包括第二绝缘膜和半导体膜，所述第二绝缘膜和所述半导体膜位于所述下部电极的边缘的部分或全部与所述第一绝缘膜之间。
(14)一种制造半导体装置的方法，所述方法包括：
形成下部电极；
在所述下部电极的边缘的部分或全部上形成层压结构，所述层压结构包括绝缘膜(第二绝缘膜)和半导体膜；以及
提供将与所述下部电极和所述层压结构相对的上部电极以及所述上部电极与所述下部电极和所述层压结构之间的第一绝缘膜以形成电容器。
(15)根据(14)所述的方法，其中，利用相同的掩模图案化所述半导体膜和所述第二绝缘膜。
(16)根据(15)所述的方法，其中
与所述电容器一起形成晶体管，所述晶体管在栅电极上依次具有：栅极绝缘膜、沟道膜、以及沟道保护膜，以及
分别利用各自相同掩模，以各自相同步骤形成所述栅极绝缘膜和所述第二绝缘膜、所述沟道膜和所述半导体膜、以及所述沟道保护膜和所述第一绝缘膜的组合。
(17)根据(14)至(16)的任一项所述的方法，其中
第三配线形成在与所述下部电极的层相同的层中，
利用绝缘材料膜和半导体材料膜覆盖所述第三配线，所述绝缘材料膜由与所述第二绝缘膜的材料相同的材料制成，以及所述半导体材料膜由与所述半导体膜的材料相同的材料制成，
除去覆盖所述第三配线的所述绝缘材料膜和所述半导体材料膜，并且之后，利用所述第一绝缘膜覆盖所述第三配线，以及
形成连接孔，所述连接孔穿透所述第一绝缘膜到达所述第三配线。
本领域技术人员应理解，可根据设计要求和其它因素，进行各种变形、组合、子组合和替换，只要它们在所附权利要求或其等同物的范围之内即可。

Claims (17)

1.一种半导体装置，包括：
电容器，包括下部电极与上部电极之间的第一绝缘膜；以及
第一层压结构，包括第二绝缘膜和半导体膜，所述第二绝缘膜和所述半导体膜位于所述下部电极的边缘的部分或全部与所述第一绝缘膜之间，
其中，所述第一绝缘膜在除设置所述第一层压结构的部分之外的区域中与所述下部电极和所述上部电极接触。
2.根据权利要求1所述的半导体装置，其中，所述下部电极、所述第二绝缘膜、所述半导体膜、所述第一绝缘膜、以及所述上部电极依次布置在所述下部电极的所述边缘上。
3.根据权利要求1所述的半导体装置，其中，所述第一绝缘膜的膜厚度小于所述第二绝缘膜的膜厚度。
4.根据权利要求1所述的半导体装置，其中，所述第二绝缘膜与所述半导体膜的平面形状彼此相同。
5.根据权利要求1所述的半导体装置，其中
在平面图中，所述上部电极的部分向所述下部电极的外部突出，以及
所述第一层压结构被设置在与所述上部电极的突出部分相对的位置。
6.根据权利要求1所述的半导体装置，进一步包括：晶体管，所述晶体管包括：依次在栅电极上的栅极绝缘膜、沟道膜、以及沟道保护膜，其中
所述沟道保护膜由与所述第一绝缘膜的材料相同的材料制成。
7.根据权利要求6所述的半导体装置，其中，所述栅电极、所述沟道膜、以及所述栅极绝缘膜分别由与所述下部电极、所述半导体膜、以及所述第二绝缘膜的材料相同的材料制成。
8.根据权利要求6所述的半导体装置，其中，所述晶体管包括电连接到所述沟道膜的源-漏电极，以及
各个所述源-漏电极由与所述上部电极的材料相同的材料制成。
9.根据权利要求1所述的半导体装置，进一步包括：
第一配线；以及
第二配线，所述第二配线的部分或全部与所述第一配线相对，其中
第二层压结构和所述第一绝缘膜，被层压并布置在所述第一配线与所述第二配线之间，所述第二层压结构具有与所述第一层压结构的构造相同的构造。
10.根据权利要求1所述的半导体装置，其中，所述半导体膜由氧化物半导体材料制成。
11.根据权利要求6所述的半导体装置，其中，所述沟道保护膜的厚度小于所述栅极绝缘膜的厚度。
12.一种设置有显示层和驱动所述显示层的半导体装置的显示装置，所述半导体装置包括：
电容器，包括下部电极与上部电极之间的第一绝缘膜；以及
第一层压结构，包括第二绝缘膜和半导体膜，所述第二绝缘膜和所述半导体膜位于所述下部电极的边缘的部分或全部与所述第一绝缘膜之间，
其中，所述第一绝缘膜在除设置所述第一层压结构的部分之外的区域中与所述下部电极和所述上部电极接触。
13.一种设置有显示装置的电子设备，所述显示装置包括显示层和驱动所述显示层的半导体装置，所述半导体装置包括：
电容器，具有下部电极与上部电极之间的第一绝缘膜；以及
第一层压结构，包括第二绝缘膜和半导体膜，所述第二绝缘膜和所述半导体膜位于所述下部电极的边缘的部分或全部与所述第一绝缘膜之间，
其中，所述第一绝缘膜在除设置所述第一层压结构的部分之外的区域中与所述下部电极和所述上部电极接触。
14.一种制造半导体装置的方法，所述方法包括：
形成下部电极；
在所述下部电极的边缘的部分或全部上形成层压结构，所述层压结构包括第二绝缘膜和半导体膜；以及
提供将与所述下部电极和所述层压结构相对的上部电极以及所述上部电极与所述下部电极和所述层压结构之间的第一绝缘膜以形成电容器，
其中，所述第一绝缘膜在除设置所述层压结构的部分之外的区域中与所述下部电极和所述上部电极接触。
15.根据权利要求14所述的方法，其中，利用相同的掩模图案化所述半导体膜和所述第二绝缘膜。
16.根据权利要求15所述的方法，其中
晶体管与所述电容器一起被形成，所述晶体管在栅电极上依次具有：栅极绝缘膜、沟道膜、以及沟道保护膜，以及
分别利用各自相同掩模，以各自相同步骤形成所述栅极绝缘膜和所述第二绝缘膜、所述沟道膜和所述半导体膜、以及所述沟道保护膜和所述第一绝缘膜的组合。
17.根据权利要求14所述的方法，其中
第三配线形成在与所述下部电极的层相同的层中，
利用绝缘材料膜和半导体材料膜覆盖所述第三配线，所述绝缘材料膜由与所述第二绝缘膜的材料相同的材料制成，以及所述半导体材料膜由与所述半导体膜的材料相同的材料制成，
除去覆盖所述第三配线的所述绝缘材料膜和所述半导体材料膜，并且之后，利用所述第一绝缘膜覆盖所述第三配线，以及
形成连接孔，所述连接孔穿透所述第一绝缘膜到达所述第三配线。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102279884B1 (ko) * 2014-12-05 2021-07-22 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
US20170229554A1 (en) * 2016-02-05 2017-08-10 Applied Materials, Inc. High-k dielectric materials utilized in display devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02228632A (ja) * 1989-03-01 1990-09-11 Seiko Instr Inc 電気光学装置及びその製造方法
CN101082749A (zh) * 2006-05-29 2007-12-05 爱普生映像元器件有限公司 液晶显示装置及其制造方法
CN101145566A (zh) * 2006-09-14 2008-03-19 爱普生映像元器件有限公司 显示装置及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600878B1 (ko) * 2004-06-29 2006-07-14 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조방법
KR20060125066A (ko) * 2005-06-01 2006-12-06 삼성전자주식회사 개구율이 향상된 어레이 기판 및 이의 제조방법
US8441007B2 (en) * 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US8872751B2 (en) * 2009-03-26 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having interconnected transistors and electronic device including the same
KR101073272B1 (ko) 2009-11-04 2011-10-12 삼성모바일디스플레이주식회사 유기전계발광 표시 장치의 제조 방법
KR101783352B1 (ko) * 2010-06-17 2017-10-10 삼성디스플레이 주식회사 평판 표시 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02228632A (ja) * 1989-03-01 1990-09-11 Seiko Instr Inc 電気光学装置及びその製造方法
CN101082749A (zh) * 2006-05-29 2007-12-05 爱普生映像元器件有限公司 液晶显示装置及其制造方法
CN101145566A (zh) * 2006-09-14 2008-03-19 爱普生映像元器件有限公司 显示装置及其制造方法

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