JP4402197B2 - アクティブマトリクス型表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、薄膜トランジスタ(Thin Film Transistor:以下、TFTという)をスイッチング素子として備えたアクティブマトリクス型表示装置に関し、特に、TFTにより液晶を駆動して画像を表示する液晶表示装置(Liquid Crystal Display:以下、LCDという)に関する。
【0002】
【従来の技術】
非晶質(アモルファス)シリコンや多結晶シリコン(ポリシリコン)を動作半導体膜として用いた薄膜トランジスタアレイは、アクティブマトリクス型の液晶表示パネル等のスイッチング素子として用いられている。
【0003】
図5はTFTを用いた従来の液晶表示パネルのアレイ基板の概略構造を示している。図5(a)はアレイ基板の平面を示し、図5(b)は図5(a)のA−A線で切断した断面の一部を示している。図5(a)に示すように、ガラス基板1上には複数のゲート配線4が形成されている。また、ゲート配線4に直交する方向に複数のデータ配線6が形成されている。ゲート配線4とデータ配線6とで画定された画素領域にTFTが形成されている。図5に示すTFT構造は、ゲート電極がゲート配線4から引き出されて形成されておらず、直線状に配線されたゲート配線4の一部をゲート電極として用いる構成になっている。またこのTFTは、ゲート配線4を2度横切るいわゆるダブルゲート構造になっている。
【0004】
画素領域内にはTFTと接続される画素電極7が形成されている。また、ゲート配線4と平行に画素領域を横切って蓄積容量配線41が形成され、さらに画素領域毎に蓄積容量配線41と電気的に接続される蓄積容量電極62が形成されている。
【0005】
また、図5(b)に示すように、ガラス基板1上にポリシリコンからなる半導体層2が形成され、半導体層2上にシリコン酸化膜(SiO2)からなるゲート絶縁膜3およびクロム(Cr)からなるゲート電極(ゲート配線)4がこの順に形成されている。半導体層2は、チャネル層2aと、不純物が添加された半導体層であるソース電極2c及びドレイン電極2bとを有している。ゲート電極4上層のほぼ全面には第1の層間絶縁膜51が形成され、コンタクトホール51a(図5(a)参照)を介してドレイン電極2fがデータ配線6と接続されている。ソース電極2eはチャネル層2gを挟んでドレイン電極2fと対向して配置されている。ソース電極2eは、次段のトランジスタのドレイン電極2bとして機能する。ソース電極2cは、チャネル層2aを挟んでドレイン電極2bと対向して配置されている。また、コンタクトホール51bを介してソース電極2cと島状電極61とが接続されている。島状電極61は、例えばAl(アルミニウム)からなるデータ配線6の形成と同時に形成されている。島状電極61は、上部に形成された第2の層間絶縁膜52のコンタクトホール52cを介して、ITO(インジウム・ティン・オキサイド)等の透明電極からなる画素電極7に接続されている。
【0006】
一方、ゲート電極4の形成と同時に、ゲート電極4と平行して蓄積容量配線41が形成される。蓄積容量配線41上には第1の層間絶縁膜51のコンタクトホール51dを介して蓄積容量電極62が形成されている。蓄積容量電極62は、データ配線6の形成時に同時に形成される。蓄積容量電極62は、第2の層間絶縁膜52を挟んで画素電極7との間に蓄積容量Csを形成する。なお、蓄積容量配線41は、一定電位を保つように例えば、ガラス基板1に対向して配置される対向基板側に形成されたコモン電極と電気的に接続されている。ガラス基板1に画素が形成されたアレイ基板と対向基板との間には液晶が封止されている。TFTが画素電極7を介して液晶容量に画像表示のための電荷を書き込む際、蓄積容量にも同時に電荷を書き込む。一般に蓄積容量には、液晶容量と同程度から数倍の大きさの容量が必要である。
【0007】
図6はTFTを用いた従来の液晶表示パネルのアレイ基板の他の構造を示している。図6(a)はアレイ基板の平面を示し、図6(b)は図6(a)のB−B線で切断した断面の一部を示している。図6(a)に示すように、ガラス基板1上には複数のゲート配線4が形成されている。また、ゲート配線4に直交する方向に複数のデータ配線6が形成されている。ゲート配線4とデータ配線6とで画定された画素領域にTFTが形成されている。図6に示すTFT構造は、ゲート電極がゲート配線4から引き出されて形成されておらず、直線状に配線されたゲート配線4の一部をゲート電極として用いる構成になっている。またこのTFTは、ゲート配線4を2度横切るいわゆるダブルゲート構造になっている。
【0008】
画素領域内にはTFTと接続される画素電極7が形成されている。また、画素電極7の周囲を取り囲むように蓄積容量電極8が形成されている。この蓄積容量電極8は、通常はTFTが形成されたアレイ基板と液晶層を挟んで対向する対向基板側に形成される遮光層(ブラックマトリクス)を兼ねている。
【0009】
また、図6(b)に示すように、ガラス基板1上にポリシリコンからなる半導体層2が形成され、半導体層2上にシリコン酸化膜からなるゲート絶縁膜3およびCrからなるゲート電極(ゲート配線)4が形成されている。半導体層2は、チャネル層2aと、不純物が添加された半導体層であるソース電極2c及びドレイン電極2bとを有している。ゲート電極4上層のほぼ全面には第1の層間絶縁膜51が形成され、コンタクトホール51a(図6(a)参照)を介してドレイン電極2fがデータ配線6と接続されている。ソース電極2eはチャネル層2gを挟んでドレイン電極2fと対向して配置されている。ソース電極2eは、次段のトランジスタのドレイン電極2bとして機能する。ソース電極2cは、チャネル層2aを挟んでドレイン電極2bと対向して配置されている。また、コンタクトホール51bを介してソース電極2cと島状電極61とが接続されている。島状電極61は例えばAlからなり、データ配線6の形成と同時に形成される。島状電極61は、上部に形成された第2の層間絶縁膜52及び第3の層間絶縁膜53に開口したコンタクトホール53cを介して、ITO等の透明電極からなる画素電極7に接続されている。
【0010】
例えばチタン(Ti)からなる蓄積容量電極8は、第2の層間絶縁膜52と第3の層間絶縁膜53の間に形成されている。遮光層を兼ねた蓄積容量電極8は第3の層間絶縁膜53を挟んで、画素電極7との間に蓄積容量Csを形成している。また、蓄積容量電極8は一定電位に保つように例えばコモン電極に接続されている。
【0011】
【発明が解決しようとする課題】
さて、以上説明した表示装置において蓄積容量を大きくするには、電極間の絶縁膜の比誘電率を大きくする、絶縁膜の膜厚を小さくする、あるいは蓄積容量電極の面積を大きくするという方法が一般に考えられる。しかしながら、絶縁膜の比誘電率を大きくする方法では絶縁膜の材料が制限されてしまうし、絶縁膜の膜厚を薄くする方法は電極間の層間短絡の発生が懸念されるという問題を有している。
【0012】
また、表示装置はできるだけ高い輝度で明るい表示をすることが望まれるが、電極面積を大きくする方法では、光を透過させない金属材料で形成される蓄積容量電極の領域が画素電極7内で拡大することになり、蓄積容量電極でバックライトからの透過光の多くが遮られてしまうことになる。そのため、バックライトの光が入射する面積を増やして高い開口率の明るい表示パネルを得ようとすると、蓄積容量を増やすことができないという問題がある。
【0013】
本発明の目的は、電極間の絶縁膜を薄くしなくても、また、電極を画素領域に拡げなくても大きな蓄積容量が得られるアクティブマトリクス型表示装置を提供することにある。
【0014】
【課題を解決するための手段】
上記目的は、基板上に形成された複数のゲート配線と、ゲート配線にほぼ直交して基板上に形成された複数のデータ配線と、ゲート配線とデータ配線とで画定されてマトリクス状に配列する複数の画素領域に形成された薄膜トランジスタと、画素領域内に形成されて薄膜トランジスタと接続される画素電極と、基板と画素電極との間で複数の絶縁膜を介して複数の蓄積容量を形成する複数の蓄積容量電極とを有することを特徴とするアクティブマトリクス型表示装置によって達成される。
【0015】
本発明によれば、蓄積容量を複数の層構造になるように積層することにより、画素の開口率を低減させてしまう遮光面積の増加を生じさせずに容量を増加させることができるようになる。
【0016】
また、従来の蓄積容量に加えて、ゲート電極で元々遮光されていた領域に複数の層構造により蓄積容量を積層させることにより、画素の開口率を減少させずに蓄積容量を大きくさせることができる。なお、本発明によるアクティブマトリクス型表示装置は、従来の装置と同一の素子形成材料を用い、従来と同一の製造方法により製造することができる。
【0017】
【発明の実施の形態】
本発明の第1の実施の形態によるアクティブマトリクス型表示装置を図1及び図2を用いて説明する。まず、本実施の形態によるアクティブマトリクス型表示装置の概略の構成を図1を用いて説明する。図1(a)はアレイ基板の平面を示し、図1(b)は図1(a)のA−A線で切断した断面の一部を示している。図1(a)に示すように、アレイ基板となる透明なガラス基板1上には図中横方向に延びる複数のゲート配線4が平行に並んで形成されている。また、ゲート配線4にほぼ直交する方向には複数のデータ配線6が平行に並んで形成されている。
【0018】
各ゲート配線4と各データ配線6とで画定された長方形形状の領域が画素領域となり、複数の画素領域がマトリクス状に配置されている。各画素領域にはTFTが形成されている。図1に示すTFT構造は、ゲート電極がゲート配線4から引き出されて形成されておらず、直線状に配線されたゲート配線4の一部をゲート電極として用いる構成になっている。またこのTFTは、オフリーク電流の低減を図るためゲート配線4上を2度横切るいわゆるダブルゲート構造になっている。すなわちドレイン電極2fは、データ配線6とコンタクトホール51aで接続されている。ソース電極2eはチャネル層2gを挟んでドレイン電極2fと対向して配置されている。ソース電極2eは、次段のトランジスタのドレイン電極2bとして機能する。ソース電極2cは、チャネル層2aを挟んでドレイン電極2bと対向して配置されている。
【0019】
画素領域内には、画素領域の輪郭とほぼ同一の外形を有する画素電極7が形成されている。画素電極7はコンタクトホール51b、52cでTFTのソース電極2cと接続されている。また、ゲート配線4と平行に画素領域内を横切って蓄積容量配線41が形成され、さらに画素領域毎に蓄積容量配線41とコンタクトホール51dを介して電気的に接続される例えば長方形形状の蓄積容量電極(以下、第2の蓄積容量電極という)62が形成されている。また本実施の形態では、ソース電極2cを構成する不純物半導体層は、延伸して第2の蓄積容量電極62下方にまで形成されており、さらに、蓄積容量配線41に沿って第2の蓄積容量電極62下方に形成されて第1の蓄積容量電極2dとして機能するようになっている。
【0020】
図1(b)に示す素子断面を用いてより詳細に説明する。透明なガラス基板1上に例えばポリシリコンからなる半導体層2が形成され、半導体層2上に例えばシリコン酸化膜からなるゲート絶縁膜3および例えばCrからなるゲート電極(ゲート配線)4が形成されている。半導体層2は、チャネル層2a、2gと、不純物半導体層であるソース電極2c、2e、ドレイン電極2b、2fとして機能する。また、第2の蓄積容量電極62下方にまで延伸した第1の蓄積容量電極2d上には第1の層間絶縁膜51が形成されている。ソース電極2cは、データ配線6の形成と同時に形成された島状電極61とコンタクトホール51bを介して接続されている。島状電極61は、データ配線6の形成材料と同じ例えばAlにより形成されている。島状電極61は、上部に形成された第2の層間絶縁膜52のコンタクトホール52cを介して、ITO等の透明電極からなる画素電極7に接続されている。
【0021】
このように本実施の形態のTFTは、ガラス基板1上に形成されたチャネル層(動作半導体層)2aと、動作半導体層2a上に形成されたゲート絶縁膜3と、ゲート絶縁膜3上に形成されたゲート配線4に接続されるゲート電極4と、動作半導体層2aの両側に形成された不純物を含むソース電極(第1の半導体層)2c及びドレイン電極(第2の半導体層)2bとを有している。ソース電極2cは、第1の層間絶縁膜51に開口されたコンタクトホール51b及び上部に形成した第2の層間絶縁膜52に開口されたコンタクトホール52cを介して画素電極7と電気的に接続され、ドレイン電極2fは、データ配線6とコンタクトホール51aで接続されたプレーナ型構造を有している。
【0022】
一方、ゲート電極4の形成と同時に、ゲート電極4と平行して蓄積容量配線41が形成される。蓄積容量配線41上には第1の層間絶縁膜51のコンタクトホール51dを介して第2の蓄積容量電極62が形成されている。第2の蓄積容量電極62は、データ配線6の形成時に同時に形成される。第2の蓄積容量電極62は、第2の層間絶縁膜52を挟んで画素電極7との間に蓄積容量Cs2を形成している。また、第2の蓄積容量電極62は、第1の層間絶縁膜51を挟んで第1の蓄積容量電極2dとの間に蓄積容量Cs1を形成している。なお、蓄積容量配線41は、一定電位を保つように例えば、ガラス基板1に対向して配置される対向基板側に形成されたコモン電極と電気的に接続されてコモン電位に維持されている。ガラス基板1に画素が形成されたアレイ基板と対向基板(図示せず)との間には液晶(図示せず)が封止されている。TFTが画素電極7を介して液晶容量に画像表示のための電荷を書き込む際に、蓄積容量にも同時に電荷が書き込まれる。
【0023】
第1の蓄積容量電極2dと画素電極7はコンタクトホール51b、52cを介して接続されているので、蓄積容量Cs1とCs2は並列接続となっている。従って、全体の蓄積容量はCs1+Cs2となる。
このように本実施の形態は、ガラス基板1上に形成された複数のゲート配線4と、ゲート配線4にほぼ直交してガラス基板1上に形成された複数のデータ配線6と、ゲート配線4とデータ配線6とで画定されてマトリクス状に配列する複数の画素領域に形成されたTFTと、画素領域内に形成されてTFTと接続される画素電極7と、ガラス基板1と画素電極7との間で複数の絶縁膜(51,52)を介して複数の蓄積容量Cs1、Cs2を形成する複数の蓄積容量電極(2d,62)層とを有することを特徴としている。そして、複数の蓄積容量Cs1、Cs2は、並列接続されている点に特徴を有している。
【0024】
また、複数の蓄積容量電極2d、62は、基板垂直方向から見て第1の層間絶縁膜を介して重複するように積層されている。つまり、複数の蓄積容量電極2d、62は、第1の蓄積容量電極2dとして第1の半導体層を延伸した領域を用い、第1の層間絶縁膜51と第2の層間絶縁膜52との間に形成されて、所定の電位に維持される蓄積容量配線41と接続された第2の蓄積容量電極62を有しており、少なくとも、第1の蓄積容量電極2dと第1の層間絶縁膜51と第2の蓄積容量電極層62とで第1の蓄積容量Cs1を構成し、第2の蓄積容量電極62と第2の層間絶縁膜52と画素電極7とで第2の蓄積容量Cs2を構成している。このように蓄積容量をCs1、Cs2の2層構造になるように積層することにより、画素の開口率を低減させてしまう遮光面積の増加を生じさせずに容量を増加させることができるようになる。
【0025】
次に、図2を用いて本実施の形態によるアクティブマトリクス型表示装置の製造方法について説明する。図2は、図1(b)に示した断面と同一の領域を形成する工程を示す断面図である。
まず、図2(a)に示すように、透明な絶縁性基板であるガラス基板1上に、厚さ約40nm程度の例えばポリシリコンからなる半導体層2を形成する。この半導体層2は、ソース電極2cとなる側が延伸されて、後の工程で第1の蓄積容量電極2dとなる領域まで形成する。次いで、全面に厚さ100nm程度の例えばSiO2を成膜し、次に、例えばCrを厚さ200nmに成膜してからパターニングして、ゲート絶縁膜3及び絶縁膜3’、及びゲート絶縁膜3上のゲート電極4、絶縁膜3’上の蓄積容量配線41を形成する。
【0026】
次に、図2(b)に示すように、ゲート電極4をマスクとして不純物打ち込みを行い、自己整合によりソース電極2c、ドレイン電極2bを形成する。このとき、ソース電極2c側に延伸した不純物半導体層で第1の蓄積容量電極2dを形成する。次いで、例えば、シリコン窒化膜(SiN)を厚さ例えば300nmに成膜して第1の層間絶縁膜51を形成する。次いで、ソース電極2c上及び蓄積容量配線41上の第1の層間絶縁膜51にコンタクトホール51b、51dを開口する。
【0027】
次に、図2(c)に示すように、厚さ約30nmのTi膜と厚さ約300nmのAl膜をこの順に成膜してパターニングし、データ配線6を形成する。このデータ配線6の形成と同時に、画素電極7のITOとTFTのソース電極2cとのコンタクトをとるための島状電極61をコンタクトホール51bに形成する。同様にしてコンタクトホール51dを介して蓄積容量配線41と接続する第2の蓄積容量電極62を形成する。
【0028】
次に、図2(d)に示すように、厚さ約300nmのSiN膜を成膜して第2の層間絶縁膜52を形成する。次いで、島状電極61上の第2の層間絶縁膜52にコンタクトホール52cを開口する。次いで、厚さ約100nmのITOを形成してからパターニングして画素電極7を形成する。
以上の工程によりアクティブマトリクス表示装置のアレイ基板側の素子形成工程が終了する。これにより、第2の蓄積容量電極62と画素電極7とで第2の層間絶縁膜52を挟んで第2の蓄積容量Cs2が形成され、第2の蓄積容量電極62と第1の蓄積容量電極2dとで第1の層間絶縁膜51を挟んで第1の蓄積容量Cs1が形成される。以上の説明からも明らかなように本実施の形態によるアクティブマトリクス型表示装置は、従来の装置と同一の素子形成材料を用い、従来と同一の製造方法により製造することができる。
【0029】
最終的にアレイ基板を対向基板と張り合わせて液晶を注入し、所定のセルギャップで液晶を封止し、液晶駆動用のドライバIC等を組み込み、必要であればバックライトを取り付けてアクティブマトリクス表示装置が完成する。
【0030】
次に、本発明の第2の実施の形態によるアクティブマトリクス型表示装置を図3及び図4を用いて説明する。まず、本実施の形態によるアクティブマトリクス型表示装置の概略の構成を図3を用いて説明する。図3(a)はアレイ基板の平面を示し、図3(b)は図3(a)のB−B線で切断した断面の一部であって、ゲート配線4領域の断面を示している。図3(a)に示すように、アレイ基板となる透明なガラス基板1上には図中横方向に延びる複数のゲート配線4(4a、4bのみ図示)が平行に並んで形成されている。また、ゲート配線4にほぼ直交する方向には複数のデータ配線6が平行に並んで形成されている。各ゲート配線4と各データ配線6とで画定された長方形形状の領域が画素領域となり、複数の画素領域がマトリクス状に配置されている。各画素領域にはTFTが形成されている。図3に示すTFT構造は、第1の実施の形態で図1を用いて説明したものと同一であり、直線状に配線されたゲート配線4の一部をゲート電極として用い、また、ゲート配線4上を2度横切るいわゆるダブルゲート構造になっている。
【0031】
画素領域内には、画素領域の輪郭とほぼ同一の外形を有する画素電極7が形成されている。画素電極7はコンタクトホール51b、52cでTFTのソース電極2cと接続されている。
【0032】
本実施の形態では、第1の実施の形態と異なり、ソース電極2cを構成する不純物半導体層は延伸しておらず、第1の蓄積容量電極2dは形成されていない。それに代えて、蓄積容量配線を兼ねる第4の蓄積容量電極8が形成されている。第4の蓄積容量電極8は、基板垂直方向から見て、第3の層間絶縁膜53を介して画素電極7の周囲領域と重複する周辺領域を有している。また、第4の蓄積容量電極8は、通常はTFTが形成されたアレイ基板と液晶層を挟んで対向する対向基板側に形成される遮光層を兼ねている。遮光層は、画素電極7が形成されていない領域からバックライトの光が漏れないようにするためにある。遮光層をアレイ基板側に形成することは、1画素当たりの面積が小さい高精細表示パネル等において、対向基板とアレイ基板との貼り合わせ誤差によりバックライトからの透過光が減少してしまうのを防止するのに特に有効である。また、第4の蓄積容量電極8の下方には絶縁膜を介して第3の蓄積容量電極62が形成されている。
【0033】
ここで図3(a)と共に図3(b)も参照してさらに説明する。本実施の形態による第3の蓄積容量電極62は、ゲート配線4上部に形成された第1の層間絶縁膜51上に形成されている。第3の蓄積容量電極62上には第2の層間絶縁膜52が形成され、その上に第4の蓄積容量電極8が位置している。第4の蓄積容量電極8上には第3の層間絶縁膜53が形成されている。各画素領域内の第3の層間絶縁膜53上にはITO等からなる画素電極7が形成されている。
【0034】
図3(a)に示すように、ゲート配線4b上の第3の蓄積容量電極62は、その一部が引き出されて、次段のゲート配線4aに流れるゲート信号で動作するTFTに接続された画素電極7にコンタクトホール53eを介して接続されている。
【0035】
このような構成において、第3の蓄積容量電極62と第2の層間絶縁膜52と第4の蓄積容量電極8とで第3の蓄積容量Cs3が構成され、第4の蓄積容量電極8と第3の層間絶縁膜53と画素電極7とで第4の蓄積容量Cs4が構成される。さらに、第3の蓄積容量電極62と第1の層間絶縁膜51とゲート配線4(4b)とで第5の蓄積容量Cs5が構成されている。なお、第4の蓄積容量電極8は一定電位に保つように例えばコモン電極に接続されてコモン電位に維持されている。
【0036】
以上の構成において第3の蓄積容量電極62と画素電極7とはコンタクトホール53eを介して電気的に接続されているので、第3の蓄積容量Cs3と第4の蓄積容量Cs4とは並列接続となる。また、第5の蓄積容量Cs5を形成する一方の電極は隣接ゲート電極4bであるが、そのゲート電位はゲート信号を書き込むごく短い期間のみ変化し、その他の大部分の時間は一定の電位であり、この一定の電位の間に第5の蓄積容量Cs5の一方の蓄積容量電極として利用する。従って、第3乃至第5の蓄積容量Cs3〜Cs5は並列接続されているとみなせるので、全体の蓄積容量はCs3+Cs4+Cs5にほぼ等しくなる。また、第3の蓄積容量電極62はバックライト光に対して第4の蓄積容量電極8で隠れる位置にあるので、画素電極7とのコンタクト部を除き、画素領域の透過光を妨げることもない。
【0037】
以上説明したように、本実施の形態によれば、従来の構成でも形成される第4の蓄積容量Cs4に加えて、ゲート電極4で遮光される領域に第3及び第5の蓄積容量Cs3、Cs5を積層した3層構造にすることにより、第3の蓄積容量電極62と画素電極7とのコンタクトホール53e部の遮光部がわずかに増加するだけで、蓄積容量を大きく増加させることができるようになる。
【0038】
次に、図4を用いて本実施の形態によるアクティブマトリクス型表示装置の製造方法について説明する。図4は、図3(b)に示した断面と同一の領域を形成する工程を示す断面図である。
まず、透明な絶縁性基板であるガラス基板1上に、厚さ約40nm程度の例えばポリシリコンからなる半導体層2を成膜してパターニングする。その後、図4(a)に示すように、全面に厚さ100nm程度の例えばSiO2を成膜し、次に、例えばCrを厚さ200nmに成膜してからパターニングして、ゲート絶縁膜3及びゲート電極4を形成する。
【0039】
次に、ゲート電極4をマスクとして不純物打ち込みを行い、自己整合によりTFTのソース電極2c、ドレイン電極2bを形成する(図示せず)。次いで、例えば、シリコン窒化膜(SiN)を厚さ例えば300nmに成膜して第1の層間絶縁膜51を形成する。
【0040】
次に、厚さ約30nmのTi膜と厚さ約300nmのAl膜をこの順に成膜してパターニングし、データ配線6を形成する(図示せず)。このデータ配線6の形成と同時に、画素電極7とTFTのソース電極2cとのコンタクトをとるための島状電極61等も形成する(図示せず)。同様にしてゲート配線4上に第1の層間絶縁膜51を介して第2の蓄積容量電極62を形成する。
【0041】
次に、図2(b)に示すように、厚さ約400nmのSiN膜を成膜して第2の層間絶縁膜52を形成する。次いで、その上に厚さ例えば200nmのTi膜を成膜してパターニングし、遮光層を兼ねる第4の蓄積容量電極8を形成する。
次に、図4(c)に示すように、例えば、厚さ400nmのSiN膜からなる第3の層間絶縁膜53を形成し、第3及び第2の層間絶縁膜53、52を貫通して第3の蓄積容量電極62上にコンタクトホール53eを開口する。さらに、厚さ例えば100nmのITOを形成してパターニングし、画素電極7を形成する。
【0042】
以上の工程によりアクティブマトリクス表示装置のアレイ基板側の素子形成工程が終了する。これにより、第3の蓄積容量電極62と第2の層間絶縁膜52と第4の蓄積容量電極8とで第3の蓄積容量Cs3が形成され、第4の蓄積容量電極8と第3の層間絶縁膜53と画素電極7とで第4の蓄積容量Cs4が形成される。さらに、第3の蓄積容量電極62と第1の層間絶縁膜51とゲート配線4(4b)とで第5の蓄積容量Cs5が形成される。以上の説明からも明らかなように本実施の形態によるアクティブマトリクス型表示装置は、従来の装置と同一の素子形成材料を用い、従来と同一の製造方法により製造することができる。
【0043】
最終的にアレイ基板を対向基板と張り合わせて液晶を注入し、所定のセルギャップで液晶を封止し、液晶駆動用のドライバIC等を組み込み、必要であればバックライトを取り付けてアクティブマトリクス表示装置が完成する。
【0044】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態では、プレーナ型のTFTを用いて説明したが、スタガ型、あるいは逆スタガ型の構造を有するTFTにも本発明を適用することができる。
さらに上記実施の形態では、バックライト機構を備えた透過型液晶表示装置を前提に説明しているが、本発明はこれに限られず、反射型液晶表示装置に適用することももちろん可能である。
また、上記第2の実施の形態では、第4の蓄積容量電極8が蓄積容量配線を兼ねている構成で説明したが、本発明はこれに限られず、第4の蓄積容量電極8と蓄積容量配線とを別個に設け、それらを電気的に接続するように構成してももちろんよい。
【0045】
以上説明した実施形態に基づき、本発明は以下のようにまとめられる。
第1の発明として、基板上に形成された複数のゲート配線と、前記ゲート配線にほぼ直交して前記基板上に形成された複数のデータ配線と、前記ゲート配線と前記データ配線とで画定されてマトリクス状に配列する複数の画素領域に形成された薄膜トランジスタと、前記画素領域内に形成されて前記薄膜トランジスタと接続される画素電極と、前記基板と前記画素電極との間で複数の絶縁膜を介して複数の蓄積容量を形成する複数の蓄積容量電極とを有することを特徴とするアクティブマトリクス型表示装置。
【0046】
第2の発明として、上記第1の発明のアクティブマトリクス型表示装置において、前記複数の蓄積容量は、並列接続されていることを特徴とするアクティブマトリクス型表示装置。
【0047】
第3の発明として、上記第1又は第2の発明のアクティブマトリクス型表示装置において、前記複数の蓄積容量電極のうち少なくともいずれか2層は、基板垂直方向から見て絶縁膜を介して重複するように積層されていることを特徴とするアクティブマトリクス型表示装置。
【0048】
第4の発明として、上記第1乃至第3の発明のいずれかのアクティブマトリクス型表示装置において、
前記薄膜トランジスタは、前記基板上に形成された動作半導体層と、前記動作半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、不純物を含んで前記動作半導体層の両側に形成された第1及び第2の半導体層と、前記第1の半導体層上に積層された第1及び第2の絶縁膜に開口したコンタクト窓を介して前記画素電極と電気的に接続される前記第1の半導体層を含むソース電極と、前記第2の半導体層を含み前記データ配線と接続するドレイン電極とを有するプレーナ型構造であり、
前記ゲート配線は前記ゲート電極を兼ねており、
前記複数の蓄積容量電極は、第1の蓄積容量電極として前記第1の半導体層を用い、前記第1の絶縁膜と前記第2の絶縁膜との間に形成され、所定の電位に維持される蓄積容量配線と接続された第2の蓄積容量電極を有しており、
少なくとも、前記第1の蓄積容量電極と前記第1の絶縁膜と前記第2の蓄積容量電極とで第1の蓄積容量を構成し、前記第2の蓄積容量電極と前記第2の絶縁膜と前記画素電極とで第2の蓄積容量を構成することを特徴とするアクティブマトリクス型表示装置。
【0049】
第5の発明として、上記第4の発明のアクティブマトリクス型表示装置において、
前記複数の蓄積容量電極は、
当該画素領域の前段にある前記ゲート配線領域の前記第1の絶縁膜上に形成され、当該画素領域の前記画素電極に接続された第3の蓄積容量電極と、
前記ゲート配線領域及び前記データ配線領域の前記第2の絶縁膜上に形成され、上部に形成された第3の絶縁膜上に形成された前記画素電極の端部と基板垂直方向に見て重複する端部を備える第4の蓄積容量電極とを有し、
少なくとも、前記第3の蓄積容量電極と前記第2の絶縁膜と前記第4の蓄積容量電極とで第3の蓄積容量を構成し、前記第4の蓄積容量電極と前記第3の絶縁膜と前記画素電極とで第4の蓄積容量を構成すること
を特徴とするアクティブマトリクス型表示装置。
【0050】
第6の発明として、上記第5の発明のアクティブマトリクス型表示装置において、前記第3の蓄積容量電極と前記第1の絶縁膜と前記ゲート配線とで第5の蓄積容量を構成することを特徴とするアクティブマトリクス型表示装置。
【0051】
第7の発明として、上記第5又は第6の発明のアクティブマトリクス型表示装置において、前記第4の蓄積容量電極は、蓄積容量配線を兼ねていることを特徴とするアクティブマトリクス型表示装置。
【0052】
第8の発明として、上記第5乃至第7の発明のいずれかのアクティブマトリクス型表示装置において、前記第4の蓄積容量電極は、遮光膜を兼ねていることを特徴とするアクティブマトリクス型表示装置。
【0053】
【発明の効果】
以上の通り、本発明によれば、蓄積容量を積層することで、表示領域方向に蓄積容量の面積を増加させることなく、容量の増加を図ることができるようになる。従って、十分な蓄積容量を有し、しかもバックライト光を透過する面積の大きい、明るい表示装置を提供することができるようになる。十分な蓄積容量により、ゲート−画素間容量によるコモン電位の変動を抑え、また、TFTのオフリーク電流による画素点欠陥を防止することができる。また、本発明によるTFTアレイ基板は従来と同様の製造方法及び素子形成材料で製造することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるアクティブマトリクス型表示装置の構造を示す図である。
【図2】本発明の第1の実施の形態によるアクティブマトリクス型表示装置の製造方法を示す図である。
【図3】本発明の第2の実施の形態によるアクティブマトリクス型表示装置の構造を示す図である。
【図4】本発明の第2の実施の形態によるアクティブマトリクス型表示装置の製造方法を示す図である。
【図5】従来のアクティブマトリクス型表示装置の構造を示す図である。
【図6】従来のアクティブマトリクス型表示装置の他の構造を示す図である。
【符号の説明】
1 ガラス基板
2 半導体層
3 ゲート絶縁膜
4 ゲート配線(ゲート電極)
6 データ配線
7 画素電極
8 第4の蓄積容量電極
41 蓄積容量配線
51 第1の層間絶縁膜
51a、51b、52c、53e コンタクトホール
52 第2の層間絶縁膜
53 第3の層間絶縁膜
61 島状電極
62 (第2、又は第3の)蓄積容量電極
Claims (3)
- 基板上に形成された複数のゲート配線と、
前記ゲート配線にほぼ直交して前記基板上に形成された複数のデータ配線と、
前記ゲート配線上に形成された第1の絶縁膜と
前記第1の絶縁膜上に形成された第2の絶縁膜と
前記第2の絶縁膜上に形成された第3の絶縁膜と、
前記ゲート配線と前記データ配線とで画定されてマトリクス状に配列する複数の画素領域に形成された画素電極と、
前記ゲート配線に接続されたゲート電極と、前記画素電極に接続されたソース電極と、前記データ配線に接続されたドレイン電極とを備えて前記画素領域に形成された薄膜トランジスタと、
前記画素領域の前段にある前記ゲート配線領域の前記第1及び第2の絶縁膜の間に形成され、前記画素領域の前記画素電極に接続された第1の蓄積容量電極と、
前記基板垂直方向から見て前記画素電極の全周囲領域と重複する周辺領域を有し、前記ゲート配線領域の前記第2及び第3の絶縁膜の間に形成されて蓄積容量配線を兼ねる第2の蓄積容量電極と、
前記第1の蓄積容量電極と前記第2の絶縁膜と前記第2の蓄積容量電極とで構成された第1の蓄積容量と、
前記第2の蓄積容量電極と前記第3の絶縁膜と前記画素電極とで構成された第2の蓄積容量と
を有することを特徴とするアクティブマトリクス型表示装置。 - 請求項1記載のアクティブマトリクス型表示装置において、
前記第1の蓄積容量電極と前記第1の絶縁膜と前記ゲート配線とで構成された第3の蓄積容量をさらに有すること
を特徴とするアクティブマトリクス型表示装置。 - 請求項1又は2に記載のアクティブマトリクス型表示装置において、
前記第2の蓄積容量電極は、遮光膜を兼ねていること
を特徴とするアクティブマトリクス型表示装置。
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