KR20060000848A - 박막트랜지스터 및 그 제조방법 - Google Patents

박막트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR20060000848A
KR20060000848A KR1020040049823A KR20040049823A KR20060000848A KR 20060000848 A KR20060000848 A KR 20060000848A KR 1020040049823 A KR1020040049823 A KR 1020040049823A KR 20040049823 A KR20040049823 A KR 20040049823A KR 20060000848 A KR20060000848 A KR 20060000848A
Authority
KR
South Korea
Prior art keywords
region
gate insulating
electrode
insulating film
layer pattern
Prior art date
Application number
KR1020040049823A
Other languages
English (en)
Other versions
KR100600878B1 (ko
Inventor
박병건
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020040049823A priority Critical patent/KR100600878B1/ko
Priority to JP2005072012A priority patent/JP4309362B2/ja
Priority to CNB2005100813296A priority patent/CN100481513C/zh
Priority to US11/166,145 priority patent/US9070716B2/en
Publication of KR20060000848A publication Critical patent/KR20060000848A/ko
Application granted granted Critical
Publication of KR100600878B1 publication Critical patent/KR100600878B1/ko
Priority to JP2008328543A priority patent/JP2009124159A/ja
Priority to US14/729,381 priority patent/US9947771B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 캐패시터의 표면적을 감소시켜 유기 전계 발광 소자의 개구율을 증가시킬 수 있는 박막트랜지스터 및 그 제조방법에 관한 것으로, 게이트전극 및 캐패시터의 유전체막으로 사용되는 게이트절연막의 두께를 서로 다르게 형성함으로써 정전용량의 크기를 감소시키지 않고도 캐패시터의 표면적을 감소시켜 유기 전계 발광 소자의 개구율을 증가시킬 수 있는 기술이다.
유기 전계 발광 소자, 캐패시터, 유전체막, 표면적, 개구율.

Description

박막트랜지스터 및 그 제조방법{Thin film transistor and method for fabricating of the same}
도 1 은 종래의 유기 전계 발광표시소자의 평면도.
도 2a 및 도 2b 는 종래기술에 따른 박막트랜지스터의 형성 순서를 도시한 단면도.
도 3a 내지 도 3e 는 본 발명에 따른 박막트랜지스터의 형성 순서를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 투명절연기판 110, 210 : 완충막
120, 220a, 220b : 다결정실리콘층패턴 122, 222a : 소오스/드레인영역
124, 222b : 제1전극 130, 230 : 제1게이트절연막
132, 232 : 제2게이트절연막 134 : 게이트전극
136, 236 : 제2전극 140, 240 : 층간절연막
150, 250 : 소오스전극 152, 252 : 드레인전극
154, 254 : 제3전극 160, 260 : 보호막
231 : 제1게이트절연막패턴
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 유기 전계 발광 소자에서 캐패시터의 유전체막 두께를 감소시켜 정전용량의 크기를 감소시키지 않고도 캐패시터의 표면적을 감소시킴으로써 유기 전계 발광 표시 소자의 개구율을 증가시킬 수 있는 박막트랜지스터 및 그 제조방법에 관한 것이다.
통상적으로, 액티브 매트릭스 유기 전계 발광 소자와 같은 평판표시장치는 각 단위화소가 기본적으로 게이트라인, 데이터라인 및 전원공급라인에 연결되는 박막 트랜지스터 및 캐패시터 그리고 유기 전계 발광 표시 소자를 구비한다. 상기 캐패시터는 게이트라인 및 게이트전극, 데이터 라인, 소오스/드레인 전극 및 전원공급층 및 애노드전극 등을 형성하기 위하여 다수의 도전층이 사용된다. 이러한 도전층은 도전층 사이에 형성되는 절연층에 콘택홀을 형성한 후 도전층을 매립하여 전기적으로 접속시킨다.
도 1 은 종래의 유기 전계 발광표시소자의 평면도이다.
도 1을 참조하면, 종래의 액티브 매트릭스 유기전계 발광표시장치는 다수의 게이트라인(310), 다수의 데이터라인(320) 및 다수의 전원공급라인(330) 그리고 상기 게이트라인(310), 데이터라인(320) 및 전원공급라인(330)에 연결 구성되는 다수의 화소를 구비한다.
상기 각 화소는 다수의 게이트라인(310) 중 해당하는 하나의 게이트라인과 다수의 데이터라인(320)중 해당하는 하나의 데이터라인에 연결되는 스위칭용 박막트랜지스터(370)와, 상기 전원공급라인(330)에 연결되는 전계 발광 소자(360) 구동용 박막 트랜지스터(350)와, 상기 구동용 박막 트랜지스터(350)의 게이트-소오스 간 전압을 유지시켜 주기 위한 캐패시터(340) 및 전계 발광 소자 등으로 이루어진다.
상기 구동용 박막 트랜지스터(350)는 소오스/드레인영역을 구비한 반도체층(352), 게이트전극(354) 및 상기 소오스/드레인 영역과 콘택홀(355a, 355b)을 통해 각각 연결되는 소오스/드레인 전극(356a, 356b)을 구비하고, 상기 스위치용 박막 트랜지스터(370)도 동일한 구조를 갖는다.
상기 캐패시터(340)는 상기 스위치용 박막 트랜지스터(370)의 소오스/드레인 전극중 하나, 예를 들어 소오스전극과 구동용 박막 트랜지스터(350)의 게이트에 연결되는 하부전극(344)과, 상기 구동용 박막 트랜지스터(350)의 소오스/드레인 전극중 하나, 예를 들어 소오스전극(356a)과 공통전원라인(330)에 연결되는 상부전극(146)을 구비한다. 개구부(365)를 구비하는 전계 발광 소자의 애노드전극인 화소전극(360, 361)은 비아홀(358)을 통해 상기 구동용 박막 트랜지스터(350)의 소오스/드레인 전극(356a, 356b)중 하나, 예를 들어 드레인전극(356b)에 연결된다.
도 2a 및 도 2b 는 종래기술에 따른 박막트랜지스터의 형성 순서를 도시한 단면도이다.
먼저, 제1영역(A)과 제2영역(B)으로 구분되는 투명절연기판(100)의 전면에 실리콘산화물을 플라즈마-강화 화학기상증착(plasma-enhanced chemical vapor deposition, PECVD)방법으로 소정 두께의 완충막(110)을 형성한다. 이때, 상기 완충막(110)은 후속 공정으로 형성되는 비정질실리콘층의 결정화 공정 시 상기 투명절연기판(100) 내의 불순물이 확산되는 것을 방지한다.
다음, 상기 완충막(110) 상부에 소정 두께의 비정질실리콘층(도시안됨)을 증착한다. 이어서, 상기 비정질실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization)법 등을 사용하여 결정화하고, 사진식각공정으로 패터닝하여 단위 화소 내의 제1영역(A)과 제2영역(B)에 다결정실리콘층패턴(120)을 형성한다.
다음, 전체표면 상부에 제1게이트절연막(130)을 형성한다. 이때, 상기 제1게이트절연막(130)은 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx)을 사용하여 400 ∼ 1000Å의 두께로 형성한다.
그 다음, 상기 제1게이트절연막(130) 상부에 게이트전극, 트랜지스터의 채널영역으로 예정되는 부분을 보호하는 감광막패턴(도시안됨)을 형성한다. 그리고, 상기 감광막패턴을 이온주입마스크로 사용하여 상기 다결정실리콘층패턴(120)에 불순물을 이온주입하여 제1영역(A)에 소오스/드레인영역(122)을 형성하고, 제2영역(B)에 하부캐패시터(C1)의 하부전극으로 사용되는 제1전극(124)을 형성한다. 그 후, 상기 감광막패턴을 제거한다.
다음, 상기 제1게이트절연막(130) 상부에 제2게이트절연막(132)을 형성한다. 상기 제2게이트절연막(132)은 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx)을 이용하여 200 ∼ 800Å 의 두께로 형성한다. 한편, 상기 제2게이트절연막(132)은 감광막패턴을 이온주입마스크로 사용하여 상기 다결정실리콘층패턴(120)에 불순물을 이온주입하여 제1영역(A)에 소오스/드레인영역(122)을 형성하고, 제2영역(B)에 하부캐패시터(C1)의 하부전극으로 사용되는 제1전극(124)을 형성하는 단계 이전에 형성할 수 있다.
그 다음, 상기 제2게이트절연막(132) 상부에 몰리브덴(Mo) 또는 몰리텅스텐(MoW)과 같은 합금의 단일층. 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층 혹은 위에 언급한 금속들의 이중층으로 게이트전극용 금속층(도시안됨)을 형성한다. 이어서, 사진식각공정으로 상기 게이트전극용 금속층을 식각하여 상기 제1영역(A)에는 게이트전극(134)을 형성하고, 제2영역(B)에는 하부캐패시터(C1)의 상부전극으로 사용되는 제2전극(136)을 형성한다. 이때, 상기 제2전극(136)은 하부캐패시터(C1)의 상부전극으로 사용되는 동시에 상부캐패시터(C2)의 하부전극으로 사용되며, 상기 제1전극(124)과 제2전극(136) 간에 개재되는 제1게이트절연막(130)과 제2게이트절연막(132)의 적층구조(d)는 하부캐패시터(C1)의 유전체막으로 사용된다.
다음, 전체표면 상부에 소정 두께의 층간절연막(140)을 형성한다. 여기서, 상기 층간절연막(140)은 실리콘산화막, 실리콘질화막 그 적층구조를 사용하여 3000 ∼ 5000Å 정도의 두께로 형성된다.
그 다음, 사진식각공정으로 상기 층간절연막(140), 제1게이트절연막(130) 및 제2게이트절연막(132)을 식각하여 상기 소오스/드레인영역(122)을 노출시키는 콘택홀(도시안됨)을 형성한다.
그 다음, 상기 콘택홀을 포함한 전체표면 상부에 전극물질을 형성하고, 사진식각공정으로 상기 전극물질을 식각하여 상기 제1영역(A)에는 상기 소오스/드레인영역(122)에 접속되는 소오스/드레인전극(150, 152)을 형성하고, 제2영역(B)에는 상부캐패시터(C2)의 상부전극으로 사용되는 제3전극(154)을 형성한다. 이때, 상기 전극물질로는 몰리브덴(Mo) 또는 몰리-텅스텐(MoW)과 같은 합금의 단일층. 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층 혹은 위에 언급한 금속들의 이중층 등이 사용될 수 있다.
그 후, 전체표면 상부에 소정 두께의 실리콘질화막 등의 무기절연막으로 보호막(160)을 형성한다.
상기한 바와 같은 구조를 갖는 박막트랜지스터의 제조방법은 다결정실리콘층패턴, 게이트절연막 및 게이트전극을 하부 캐패시터(C1)로 사용하고, 게이트전극, 층간절연막 및 소오스/드레인전극을 상부 캐패시터(C2)로 사용하고 있다. 상기 하부 캐패시터(C1)와 상부 캐패시터(C2)는 같은 면적 내에 형성된다. 상기 하부 캐패시터(C1)는 이중 게이트절연막을 유전체막으로 사용하고 있고, 상부 캐패시터(C2)는 층간절연막을 유전체막으로 사용하고 있다. 단위 셀 내에 캐패시터는 비교적 넓은 면적을 차지하고 있으며, 소자가 고집적화되어 감에 따라 고용량의 캐패시터가 요구되고 있다. 고용량의 캐패시터가 필요할수록 단위 셀 내에 캐패시터가 표면적 이 차지하는 면적이 증가하고 이로 인하여 유기 전계 발광 소자의 개구율의 감소가 불가피하다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 이중 게이트절연막을 사용하는 유기 전계 발광 소자의 제조공정 시 게이트절연막의 두께를 부분적으로 감소시켜 캐패시터의 표면적을 감소시킴으로써 유기 전계 발광 소자의 개구율을 증가시킬 수 있는 박막 트랜지스터 및 그 제조방법을 제공하는 데에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터는,
제1영역과 제2영역이 정의된 투명절연기판과,
상기 투명절연기판의 제1영역 및 제2영역에 각각 구비되는 반도체층패턴과,
상기 제1영역의 반도체층패턴의 채널영역 상에 구비되는 제1게이트절연막패턴과,
전체표면 상부에 구비되는 제2게이트절연막과,
상기 제1영역의 채널영역 상측 및 제2영역의 반도체층패턴 상측에 각각 구비되는 제1도전층패턴과,
전체표면 상부에 구비되는 층간절연막과,
상기 제1영역의 층간절연막 및 제2게이트절연막을 통하여 상기 반도체층패턴 에 접속되고, 제2영역의 제1도전층패턴 상측에 구비되는 제2도전층패턴을 포함하고,
상기 반도체층패턴은 다결정실리콘층패턴인 것과,
상기 제1영역의 반도체층패턴은 박막트랜지스터의 채널영역 및 소오스/드레인영역이고, 상기 제2영역의 반도체층패턴은 하부캐패시터의 하부전극인 것과,
상기 제1게이트절연막패턴은 실리콘산화막 또는 실리콘질화막으로 형성되는 것과,
상기 제1게이트절연막패턴은 400 ∼ 1000Å 두께로 형성되는 것과,
상기 제2게이트절연막은 실리콘산화막 또는 실리콘질화막으로 형성되는 것과,
상기 제2게이트절연막은 200 ∼ 800Å 두께로 형성되는 것과,
상기 제1영역의 제1도전층패턴은 게이트전극이고, 제2영역의 제1도전층패턴은 하부캐패시터의 상부전극은 동시에 상부캐패시터의 하부전극인 것과,
상기 제1영역의 제2도전층패턴은 소오스/드레인전극이고, 제2영역의 제2도전층패턴은 상부캐패시터의 상부전극인 것을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터의 제조방법은,
투명절연기판 상부의 제1영역 및 제2영역에 다결정실리콘층패턴을 각각 형성하는 공정과,
전체표면 상부에 제1게이트절연막을 형성하는 공정과,
상기 제1영역의 제1게이트절연막 상부에 트랜지스터의 채널영역을 보호하는 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 이온주입마스크로 사용하여 상기 다결정실리콘층패턴에 불순물을 이온주입하여 상기 제1영역에 소오스/드레인영역을 형성하는 동시에 상기 제2영역에 제1전극을 형성하는 공정과,
상기 감광막패턴을 식각마스크로 상기 제1게이트절연막을 식각하여 제1게이트절연막패턴을 형성한 후 상기 감광막패턴을 제거하는 공정과,
전체표면 상부에 제2게이트절연막을 형성하는 공정과,
상기 제2게이트절연막의 제1영역에 게이트전극을 형성하고, 상기 제2영역에 제2전극을 형성하는 공정과,
전체표면 상부에 층간절연막을 형성하는 공정과,
사진식각공정으로 상기 제1영역의 층간절연막 및 제2게이트절연막을 식각하여 상기 소오스/드레인영역을 노출시키는 콘택홀을 형성하는 공정과,
상기 제1영역의 콘택홀을 통하여 소오스/드레인영역에 접속되는 소오스/드레인전극을 형성하고, 상기 제2영역에 제3전극을 형성하는 공정을 포함하고,
상기 제1전극은 하부캐패시터의 하부전극으로 사용되는 것과,
상기 제1게이트절연막은 실리콘산화막 또는 실리콘질화막으로 형성되는 것과,
상기 제1게이트절연막은 400 ∼ 1000Å 두께로 형성되는 것과,
상기 제2게이트절연막은 실리콘산화막 또는 실리콘질화막으로 형성되는 것 과,
상기 제2게이트절연막은 200 ∼ 800Å 두께로 형성되는 것과,
상기 제2전극은 하부캐패시터의 상부전극으로 사용되는 동시에 상부캐패시터의 하부전극으로 사용되는 것과,
상기 제3전극은 상부캐패시터의 상부전극인 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3g 는 본 발명에 따른 박막트랜지스터의 제조방법에 따른 공정 단면도로서, NMOS 박막트랜지스터, PMOS 박막트랜지스터 또는 CMOS 박막트랜지스터에 구분 없이 도시한다.
먼저, 제1영역(A)과 제2영역(B)으로 구분되는 투명절연기판(200)의 전면에 실리콘산화물을 플라즈마-강화 화학기상증착(plasma-enhanced chemical vapor deposition, PECVD)방법으로 소정 두께의 완충막(210)을 형성한다. 이때, 상기 완충막(210)은 후속 공정으로 형성되는 비정질실리콘층의 결정화 공정 시 상기 투명절연기판(200) 내의 불순물이 확산되는 것을 방지한다.
다음, 상기 완충막(210) 상부에 반도체층인 비정질실리콘층(도시안됨)을 소정두께 증착한다. 이어서, 상기 비정질실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization)법 등을 사용하여 결정화하고, 사진식각공정으로 패터닝하여 단위 화소 내의 제1영역(A)과 제2영역(B)에 반도체층패턴인 다결정실리콘층패턴(220a, 220b)을 형성한다.
다음, 전체표면 상부에 제1게이트절연막(230)을 형성한다. 이때, 상기 제1게이트절연막(230)은 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx)을 사용하여 400 ∼ 1000Å의 두께, 바람직하게는 800Å 정도의 두께로 형성한다.
그 다음, 상기 제1영역(A)의 제1게이트절연막(230) 상부에 게이트전극, 트랜지스터의 채널영역으로 예정되는 부분을 보호하는 감광막패턴(238)을 형성한다. 그리고, 상기 감광막패턴(238)을 이온주입마스크로 사용하여 상기 다결정실리콘층패턴(220)에 불순물을 이온주입하여 소오스/드레인영역(222a) 및 하부캐패시터(C1)의 하부전극으로 사용되는 제1전극(222b)을 형성한다. 이때, 상기 이온주입공정은 n+ 또는 p+ 불순물을 도펀트로 이용하여 실시된다. 상기 박막트랜지스터가 CMOS 박막트랜지스터인 경우 상기 제1전극(222b)에는 n+ 불순물이 이온주입되는 것이 유리하다.
이어서, 상기 감광막패턴(238)을 식각마스크로 상기 제1게이트절연막(230)을 식각하여 트랜지스터의 채널영역 상부에 제1게이트절연막패턴(231)을 형성한다.
그 후, 상기 감광막패턴(238)을 제거한다.
한편, LDD영역이 필요한 NMOS 박막 트랜지스터의 경우 상기 제1게이트절연막패턴(231)은 채널영역 이외에 LDD영역까지 연장되어 구비된다.
다음, 전체표면 상부에 제2게이트절연막(232)을 형성한다. 상기 제2게이트절연막(232)은 실리콘산화막(SiO2) 또는 실리콘질화막(SiNx)을 이용하여 200 ∼ 800Å 의 두께, 바람직하게는 실리콘질화막(SiNx)을 이용하여 400Å 정도의 두께로 형성한 다.
그 다음, 상기 제2게이트절연막(232) 상부에 제1도전층으로 몰리브덴(Mo) 또는 몰리-텅스텐(MoW)과 같은 합금의 단일층. 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층 혹은 위에 언급한 금속들의 이중층 게이트전극용 금속층(도시안됨)을 형성한다. 이어서, 사진식각공정으로 상기 게이트전극용 금속층을 식각하여 제1도전층패턴을 형성하되, 상기 제1영역(A)에는 게이트전극(234)을 형성하고, 제2영역(B)에는 하부캐패시터(C1)의 상부전극으로 사용되는 제2전극(236)을 형성한다. 이때, 상기 제2전극(236)은 하부캐패시터(C1)의 상부전극으로 사용되는 동시에 상부캐패시터(C2)의 하부전극으로 사용된다. 상기 제1영역(A)에는 제1게이트절연막패턴(231)과 제2게이트절연막(234)가 게이트절연막(d')으로 사용되며 600 ∼ 1800Å 두께로 형성된다. 그리고, 상기 제2영역(B)에는 제2게이트절연막(234)이 하부캐패시터(C1)의 유전체막(d")으로 사용되며, 200 ∼ 800Å 의 두께, 바람직하게는 400Å 정도의 두께로 형성된다.
다음, 전체표면 상부에 소정 두께의 층간절연막(240)을 형성한다. 상기 층간절연막(240)은 실리콘산화막을 사용하여 3000 ∼ 5000Å, 바람직하게는 4000Å 정도의 두께로 형성된다.
그 다음, 사진식각공정으로 상기 층간절연막(240) 및 제2게이트절연막(232)을 식각하여 상기 소오스/드레인영역(222)을 노출시키는 콘택홀(도시안됨)을 형성한다.
다음, 상기 콘택홀을 포함한 전체표면 상부에 제2도전층으로 전극물질을 형 성하고, 사진식각공정으로 상기 전극물질을 식각하여 제2도전층패턴을 형성하되, 상기 제1영역(A)에는 상기 소오스/드레인영역(222)에 접속되는 소오스/드레인전극(250, 252)을 형성하고, 제2영역(B)에는 상부캐패시터(C2)의 상부전극으로 사용되는 제3전극(254)을 형성한다. 이때, 상기 전극물질로는 몰리브덴(Mo) 또는 몰리-텅스텐(MoW)과 같은 합금의 단일층. 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층 혹은 위에 언급한 금속들의 이중층이 사용될 수 있다.
그 후, 전체표면 상부에 소정 두께의 실리콘질화막 등의 무기절연막으로 보호막(260)을 형성한다.
상기한 바와 같이 형성된 캐패시터는 도 3g 에 도시된 바와 같이 하부 캐패시터(C1)와 상부 캐패시터(C2)가 같은 크기의 면적 내에 수직으로 형성된다.
예를 들어, 상기 제1게이트절연막(230)의 두께가 800Å이고, 제2게이트절연막(232)의 두께가 400Å이고, 층간절연막(240)의 두께가1200Å인 경우 본 발명에 따른 캐패시터의 표면적은 하기 식1)과 같이 표현될 수 있다.
Figure 112004028665016-PAT00001
(ε는 유전상수, d는 유전체막의 두께, C는 정전용량, ILD는 층간절연막, GI1은 제1게이트절연막, GI2는 제2게이트절연막)
여기서, 하부 캐패시터(C1)가 제2게이트절연막(232)만을 유전체막으로 사용(GI1= 0)하므로 캐패시터의 표면적은 하기 식2)와 같다.
Figure 112004028665016-PAT00002
상기와 같은 조건으로 당 사의 5tr+2cap 구조를 적용한 경우 캐패시터의 표면적은 27% 정도 감소하고 그에 따른 개구율은 10% 이상 향상된다.
또한, 당 사의 2tr+1cap 구조를 적용한 경우에는 캐패시터의 면적이 27% 정도 감소하고 그에 따른 개구율은 2.7%이상 향상된다.
상기한 바와 같은 본 발명의 실시예에 따르면, 이중 게이트절연막을 사용하는 유기 전계 발광 소자의 제조 시 박막트랜지스터영역과 캐패시터영역에 형성되는 게이트절연막의 두께를 상이하게 형성한다. 이로 인하여 게이트전극의 전기적 특성도 유지하고, 캐패시터의 정전용량을 변화시키지 않고 표면적을 줄일 수 있다. 상기와 같이 캐패시터의 표면적을 줄임으로써 유기 전계 발광 소자의 개구율을 향상시킬 수 있으며 누설전류 감소를 위해 정전용량을 증가시키는 경우에 개구율 향상 효과는 더욱 증대되는 이점이 있다.

Claims (17)

  1. 제1영역과 제2영역이 정의된 투명절연기판과,
    상기 투명절연기판의 제1영역 및 제2영역에 각각 구비되는 반도체층패턴과,
    상기 제1영역의 반도체층패턴의 채널영역 상에 구비되는 제1게이트절연막패턴과,
    전체표면 상부에 구비되는 제2게이트절연막과,
    상기 제1영역의 채널영역 상측 및 제2영역의 반도체층패턴 상측에 각각 구비되는 제1도전층패턴과,
    전체표면 상부에 구비되는 층간절연막과,
    상기 제1영역의 층간절연막 및 제2게이트절연막을 통하여 상기 반도체층패턴에 접속되고, 제2영역의 제1도전층패턴 상측에 구비되는 제2도전층패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체층패턴은 다결정실리콘층패턴인 것을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 제1영역의 반도체층패턴은 박막트랜지스터의 채널영역 및 소오스/드레 인영역이고, 상기 제2영역의 반도체층패턴은 하부캐패시터의 하부전극인 것을 특징으로 하는 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 제1게이트절연막패턴은 실리콘산화막 또는 실리콘질화막으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  5. 제 4 항에 있어서,
    상기 제1게이트절연막 패턴은 400 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1 항에 있어서,
    상기 제2게이트절연막은 실리콘산화막 또는 실리콘질화막으로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  7. 제 6 항에 있어서,
    상기 제2게이트절연막은 200 ∼ 800Å 두께로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  8. 제 1 항에 있어서,
    상기 제1영역의 제1도전층패턴은 게이트전극이고, 제2영역의 제1도전층패턴은 하부캐패시터의 상부전극은 동시에 상부캐패시터의 하부전극인 것을 특징으로 하는 박막 트랜지스터.
  9. 제 1 항에 있어서,
    상기 제1영역의 제2도전층패턴은 소오스/드레인전극이고, 제2영역의 제2도전층패턴은 상부캐패시터의 상부전극인 것을 특징으로 하는 박막 트랜지스터.
  10. 투명절연기판 상부의 제1영역 및 제2영역에 다결정실리콘층패턴을 각각 형성하는 공정과,
    전체표면 상부에 제1게이트절연막을 형성하는 공정과,
    상기 제1영역의 제1게이트절연막 상부에 트랜지스터의 채널영역을 보호하는 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 이온주입마스크로 사용하여 상기 다결정실리콘층패턴에 불순물을 이온주입하여 상기 제1영역에 소오스/드레인영역을 형성하는 동시에 상기 제2영역에 제1전극을 형성하는 공정과,
    상기 감광막패턴을 식각마스크로 상기 제1게이트절연막을 식각하여 제1게이트절연막패턴을 형성한 후 상기 감광막패턴을 제거하는 공정과,
    전체표면 상부에 제2게이트절연막을 형성하는 공정과,
    상기 제2게이트절연막의 제1영역에 게이트전극을 형성하고, 상기 제2영역에 제2전극을 형성하는 공정과,
    전체표면 상부에 층간절연막을 형성하는 공정과,
    사진식각공정으로 상기 제1영역의 층간절연막 및 제2게이트절연막을 식각하여 상기 소오스/드레인영역을 노출시키는 콘택홀을 형성하는 공정과,
    상기 제1영역의 콘택홀을 통하여 소오스/드레인영역에 접속되는 소오스/드레인전극을 형성하고, 상기 제2영역에 제3전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  11. 제 10 항에 있어서,
    상기 제1전극은 하부캐패시터의 하부전극으로 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  12. 제 10 항에 있어서,
    상기 제1게이트절연막은 실리콘산화막 또는 실리콘질화막으로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1게이트절연막은 400 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  14. 제 10 항에 있어서,
    상기 제2게이트절연막은 실리콘산화막 또는 실리콘질화막으로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  15. 제 14 항에 있어서,
    상기 제2게이트절연막은 200 ∼ 800Å 두께로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  16. 제 10 항에 있어서,
    상기 제2전극은 하부캐패시터의 상부전극으로 사용되는 동시에 상부캐패시터의 하부전극으로 사용되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  17. 제 10 항에 있어서,
    상기 제3전극은 상부캐패시터의 상부전극인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
KR1020040049823A 2004-06-29 2004-06-29 박막트랜지스터 및 그 제조방법 KR100600878B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020040049823A KR100600878B1 (ko) 2004-06-29 2004-06-29 박막트랜지스터 및 그 제조방법
JP2005072012A JP4309362B2 (ja) 2004-06-29 2005-03-14 薄膜トランジスタの製造方法
CNB2005100813296A CN100481513C (zh) 2004-06-29 2005-06-24 薄膜晶体管及其制备方法
US11/166,145 US9070716B2 (en) 2004-06-29 2005-06-27 Thin film transistor and method of fabricating the same
JP2008328543A JP2009124159A (ja) 2004-06-29 2008-12-24 薄膜トランジスタ
US14/729,381 US9947771B2 (en) 2004-06-29 2015-06-03 Thin film transistor and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040049823A KR100600878B1 (ko) 2004-06-29 2004-06-29 박막트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20060000848A true KR20060000848A (ko) 2006-01-06
KR100600878B1 KR100600878B1 (ko) 2006-07-14

Family

ID=35504720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040049823A KR100600878B1 (ko) 2004-06-29 2004-06-29 박막트랜지스터 및 그 제조방법

Country Status (4)

Country Link
US (2) US9070716B2 (ko)
JP (2) JP4309362B2 (ko)
KR (1) KR100600878B1 (ko)
CN (1) CN100481513C (ko)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100754138B1 (ko) * 2006-02-20 2007-08-31 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조방법
KR100823199B1 (ko) * 2007-04-05 2008-04-18 삼성에스디아이 주식회사 유기 발광 표시 장치
KR100864886B1 (ko) * 2007-03-28 2008-10-22 삼성에스디아이 주식회사 평판 표시장치 및 그 제조방법
US7935581B2 (en) 2006-08-11 2011-05-03 Samsung Mobile Display Co., Ltd. Method of fabricating thin film transistor array substrate
US8421063B2 (en) 2009-07-30 2013-04-16 Samsung Display Co., Ltd. Organic light emitting display
KR20130081089A (ko) * 2012-01-06 2013-07-16 삼성디스플레이 주식회사 유기발광 표시장치
US8860638B2 (en) 2009-07-31 2014-10-14 Samsung Display Co., Ltd. Pixel and organic light emitting display device having the same
KR20150146117A (ko) * 2014-06-20 2015-12-31 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR20160024091A (ko) * 2014-08-22 2016-03-04 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20190081618A (ko) * 2017-12-29 2019-07-09 엘지디스플레이 주식회사 유기발광표시패널 및 이를 이용한 유기발광표시장치

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100659761B1 (ko) * 2004-10-12 2006-12-19 삼성에스디아이 주식회사 반도체소자 및 그 제조방법
KR100782461B1 (ko) * 2006-04-05 2007-12-05 삼성에스디아이 주식회사 Ｔｆｔ패널 및 이의 제조 방법, 그리고 이를 구비하는 유기전계 발광 표시 장치
KR100847661B1 (ko) * 2007-03-21 2008-07-21 삼성에스디아이 주식회사 반도체 장치의 제조 방법
JP2008287135A (ja) * 2007-05-21 2008-11-27 Sony Corp 画素回路および表示装置
KR101499233B1 (ko) 2008-09-03 2015-03-06 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101022652B1 (ko) 2009-04-02 2011-03-22 삼성모바일디스플레이주식회사 박막 트랜지스터 기판 제조방법 및 유기 발광 디스플레이 장치 제조방법
JP2010249935A (ja) 2009-04-13 2010-11-04 Sony Corp 表示装置
KR101065413B1 (ko) * 2009-07-03 2011-09-16 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101117727B1 (ko) * 2009-12-16 2012-03-07 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
KR101210146B1 (ko) 2010-04-05 2012-12-07 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20110121890A (ko) * 2010-05-03 2011-11-09 삼성모바일디스플레이주식회사 표시 장치 및 그의 제조 방법
TWI449004B (zh) * 2010-08-30 2014-08-11 Au Optronics Corp 畫素結構及其製造方法
KR101786801B1 (ko) * 2010-12-22 2017-10-19 엘지디스플레이 주식회사 유기전계 발광소자용 기판 및 그 제조 방법
US20120178224A1 (en) * 2011-01-12 2012-07-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN103137708B (zh) * 2012-04-13 2015-09-02 友达光电股份有限公司 主动元件及其制造方法
US9035364B2 (en) 2012-04-13 2015-05-19 Au Optronics Corporation Active device and fabricating method thereof
KR101882001B1 (ko) * 2012-06-15 2018-07-26 소니 주식회사 표시 장치, 반도체 장치 및 표시 장치의 제조 방법
CN102956713B (zh) 2012-10-19 2016-03-09 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN104904018B (zh) * 2012-12-28 2019-04-09 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR102029169B1 (ko) * 2013-04-17 2019-10-07 엘지디스플레이 주식회사 디스플레이 장치와 이의 제조방법
TWI518382B (zh) * 2013-06-26 2016-01-21 友達光電股份有限公司 畫素結構及具有此畫素結構的顯示面板
JP2015015440A (ja) * 2013-07-08 2015-01-22 ソニー株式会社 半導体装置およびその製造方法、並びに表示装置および電子機器
CN103390592B (zh) * 2013-07-17 2016-02-24 京东方科技集团股份有限公司 阵列基板制备方法、阵列基板以及显示装置
CN104576651A (zh) * 2013-10-16 2015-04-29 昆山国显光电有限公司 一种阵列基板及其制备方法
KR102188690B1 (ko) * 2014-01-20 2020-12-09 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
JP6330220B2 (ja) * 2014-03-27 2018-05-30 株式会社Ｊｏｌｅｄ 表示装置、電子機器および基板
CN104022076B (zh) * 2014-05-27 2017-01-25 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104134674B (zh) * 2014-07-18 2017-02-01 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管阵列基板及其制备方法、显示装置
KR102240760B1 (ko) 2014-09-15 2021-04-15 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102322014B1 (ko) * 2014-10-24 2021-11-05 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR102396288B1 (ko) 2014-10-27 2022-05-10 삼성디스플레이 주식회사 유기 발광 표시 장치
CN104409413B (zh) * 2014-11-06 2017-12-08 京东方科技集团股份有限公司 阵列基板制备方法
CN104538403B (zh) * 2014-12-30 2017-11-17 厦门天马微电子有限公司 阵列基板单元结构、阵列基板、显示装置以及制作方法
CN104752345B (zh) * 2015-04-27 2018-01-30 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其制作方法
CN104752344A (zh) * 2015-04-27 2015-07-01 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其制作方法
JP6887243B2 (ja) * 2015-12-11 2021-06-16 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、電子機器及び半導ウエハ
JP6758884B2 (ja) 2016-04-01 2020-09-23 株式会社ジャパンディスプレイ 表示装置
CN105914229B (zh) * 2016-06-24 2017-12-15 京东方科技集团股份有限公司 一种amoled显示基板及其制作方法、显示装置
JP6756560B2 (ja) * 2016-09-27 2020-09-16 株式会社ジャパンディスプレイ 表示装置
CN106505072B (zh) * 2016-10-31 2019-07-26 昆山工研院新型平板显示技术中心有限公司 柔性显示面板及柔性显示装置
US10896885B2 (en) * 2017-09-13 2021-01-19 Polar Semiconductor, Llc High-voltage MOSFET structures
CN108257977B (zh) 2018-01-10 2021-01-01 京东方科技集团股份有限公司 显示背板及其制作方法、显示面板和显示装置
CN108459444A (zh) * 2018-03-28 2018-08-28 惠科股份有限公司 显示面板及显示装置
CN111668242A (zh) * 2020-07-02 2020-09-15 深圳市华星光电半导体显示技术有限公司 Oled显示面板及其制备方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3829888A (en) * 1971-01-08 1974-08-13 Hitachi Ltd Semiconductor device and the method of making the same
US5698864A (en) * 1982-04-13 1997-12-16 Seiko Epson Corporation Method of manufacturing a liquid crystal device having field effect transistors
JPS6177359A (ja) * 1984-09-21 1986-04-19 Fujitsu Ltd 半導体記憶装置
JP2618534B2 (ja) 1990-12-20 1997-06-11 シャープ株式会社 アクティブマトリクス表示装置の製造方法
JP2625268B2 (ja) 1991-03-19 1997-07-02 シャープ株式会社 アクティブマトリクス基板
JPH0529622A (ja) 1991-07-25 1993-02-05 Nec Corp 薄膜トランジスタ及びその製造方法
JP3645379B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3472024B2 (ja) * 1996-02-26 2003-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5872029A (en) * 1996-11-07 1999-02-16 Advanced Micro Devices, Inc. Method for forming an ultra high density inverter using a stacked transistor arrangement
KR100226494B1 (ko) * 1997-02-20 1999-10-15 김영환 액정표시장치 및 그 제조방법
KR100485232B1 (ko) * 1998-02-09 2005-04-25 세이코 엡슨 가부시키가이샤 액정 패널, 이를 구비한 전자 기기 및 박막 트랜지스터 어레이 기판
US6593592B1 (en) * 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
JP2000332258A (ja) 1999-03-16 2000-11-30 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
JP4402197B2 (ja) * 1999-05-24 2010-01-20 シャープ株式会社 アクティブマトリクス型表示装置
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP2002359252A (ja) 2000-09-29 2002-12-13 Toshiba Corp 平面表示装置及びその製造方法
JP4982918B2 (ja) 2000-10-13 2012-07-25 日本電気株式会社 液晶表示用基板及びその製造方法
KR100496420B1 (ko) * 2001-03-02 2005-06-17 삼성에스디아이 주식회사 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터 및그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자및 그의 제조방법
KR100566894B1 (ko) * 2001-11-02 2006-04-04 네오폴리((주)) Ｍｉｌｃ를 이용한 결정질 실리콘 ｔｆｔ 패널 및 제작방법
KR100684176B1 (ko) * 2004-12-16 2007-02-20 한국전자통신연구원 저온 능동 구동 표시 소자 및 그 제조 방법
US20070296003A1 (en) * 2006-06-08 2007-12-27 Samsung Electronics Co., Ltd. Thin Film Transistor Substrate and Method for Manufacturing the Same
US20080237743A1 (en) * 2007-03-30 2008-10-02 Texas Instruments Incorporated Integration Scheme for Dual Work Function Metal Gates

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100754138B1 (ko) * 2006-02-20 2007-08-31 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조방법
US7935581B2 (en) 2006-08-11 2011-05-03 Samsung Mobile Display Co., Ltd. Method of fabricating thin film transistor array substrate
KR100864886B1 (ko) * 2007-03-28 2008-10-22 삼성에스디아이 주식회사 평판 표시장치 및 그 제조방법
US7642587B2 (en) 2007-03-28 2010-01-05 Samsung Mobile Display Co., Ltd. Flat panel display device and method of fabricating the same
KR100823199B1 (ko) * 2007-04-05 2008-04-18 삼성에스디아이 주식회사 유기 발광 표시 장치
US7626199B2 (en) 2007-04-05 2009-12-01 Samsung Mobile Display Co., Ltd. Organic light emitting diode display
US8421063B2 (en) 2009-07-30 2013-04-16 Samsung Display Co., Ltd. Organic light emitting display
US8860638B2 (en) 2009-07-31 2014-10-14 Samsung Display Co., Ltd. Pixel and organic light emitting display device having the same
KR20130081089A (ko) * 2012-01-06 2013-07-16 삼성디스플레이 주식회사 유기발광 표시장치
KR20150146117A (ko) * 2014-06-20 2015-12-31 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR20160024091A (ko) * 2014-08-22 2016-03-04 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20190081618A (ko) * 2017-12-29 2019-07-09 엘지디스플레이 주식회사 유기발광표시패널 및 이를 이용한 유기발광표시장치

Also Published As

Publication number Publication date
JP4309362B2 (ja) 2009-08-05
CN100481513C (zh) 2009-04-22
US9947771B2 (en) 2018-04-17
US20050285197A1 (en) 2005-12-29
KR100600878B1 (ko) 2006-07-14
JP2006013432A (ja) 2006-01-12
CN1716635A (zh) 2006-01-04
JP2009124159A (ja) 2009-06-04
US20150263135A1 (en) 2015-09-17
US9070716B2 (en) 2015-06-30

Similar Documents

Publication Publication Date Title
KR100600878B1 (ko) 박막트랜지스터 및 그 제조방법
JP4377355B2 (ja) 半導体素子の製造方法
US8674359B2 (en) TFT, array substrate for display apparatus including TFT, and methods of manufacturing TFT and array substrate
US7387920B2 (en) Method of manufacturing thin film transistor array panel
US20020151119A1 (en) Flat panel display device and method of manufacturing the same
US7528410B2 (en) Semiconductor device and method for manufacturing the same
KR102169014B1 (ko) 박막트랜지스터 어레이 기판 및 그 제조방법
KR100913794B1 (ko) 유기 전계 발광 표시 장치 및 그 제조방법
JP2008147516A (ja) 薄膜トランジスタ及びその製造方法
KR100811997B1 (ko) 박막트랜지스터 및 그 제조방법과 이를 포함한평판표시장치
KR100307457B1 (ko) 박막 트랜지스터의 제조 방법
KR101246790B1 (ko) 어레이 기판 및 이의 제조방법
CN111627933B (zh) 主动元件基板及其制造方法
KR101518851B1 (ko) 어레이 기판의 제조방법
JP4441299B2 (ja) 表示装置の製造方法
KR100635067B1 (ko) 엘디디 구조를 갖는 박막트랜지스터 및 그의 제조방법
KR101419239B1 (ko) 박막 트랜지스터, 이의 제조 방법 및 이를 이용한 표시장치의 제조 방법
KR100656493B1 (ko) 박막트랜지스터 및 그 제조방법
KR100601372B1 (ko) 유기 전계 발광 표시 소자의 제조방법
JP4855511B2 (ja) 表示装置
KR101351402B1 (ko) 박막 트랜지스터의 제조 방법 및 이를 이용한 표시 장치의제조 방법
KR100611757B1 (ko) 유기 전계 발광 표시 소자 및 그 제조방법
KR20050054264A (ko) 박막 트랜지스터 표시판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130628

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150701

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 14