KR100659761B1 - 반도체소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터의 표면적을 감소시켜 유기 전계 발광 소자의 개구율을 증가시킬 수 있는 반도체소자 및 그 제조방법에 관한 것으로, 게이트전극 및 캐패시터의 유전체막으로 사용되는 게이트절연막의 두께를 서로 다르게 형성함으로써 정전용량 크기를 변화시키지 않고 캐패시터의 표면적을 감소시킬 수 있으므로 유기 전계 발광 소자의 개구율을 증가시킬 수 있는 기술이다.
유기 전계 발광 소자, 캐패시터, 유전체막, 표면적, 개구율

Description

반도체소자 및 그 제조방법{semiconductor device and Fabricating method of the same}
도 1 은 종래의 유기 전계 발광표시소자의 평면도.
도 2a 내지 도 2c 는 본 발명에 따른 유기 전계 발광 표시 소자의 공정 순서에 따른 단면도.
도 3a 내지 도 3c 는 본 발명의 다른 실시예에 따른 유기전계발광표시소자의 공정 순서에 따른 단면도.
<도면의 주요 부분에 대한 부호의 설명>
200 : 기판 210 : 완충막
220a, 220b, 220x, 220y, 220z : 다결정실리콘층패턴
222a, 222b, 222x, 222y : 소오스/드레인영역
222b, 222z : 하부전극 224 : LDD영역
230 : 게이트절연막 232 : 게이트절연막패턴
240 : 감광막패턴 250a, 250x, 250y : 게이트전극
250b, 250z : 상부전극
본 발명은 반도체소자 및 그 제조방법에 관한 것으로써, 보다 구체적으로는 유기 전계 발광 소자에서 캐패시터의 표면적을 감소시켜 유기 전계 발광 표시 소자의 개구율을 증가시킬 수 있는 반도체소자 및 그 제조방법에 관한 것이다.
통상적으로, 액티브 매트릭스 유기 전계 발광 소자와 같은 평판표시장치는 각 단위화소가 기본적으로 게이트라인, 데이터라인 및 전원공급라인에 연결되는 박막 트랜지스터 및 캐패시터 그리고 유기 전계 발광 표시 소자를 구비한다. 상기 캐패시터는 게이트라인 및 게이트전극, 데이터 라인, 소오스/드레인 전극 및 전원공급층의 형성 시 형성된다. 평판표시소자에 있어서, 캐패시터의 캐패시턴스를 증가시키는 방법으로는 상기 캐패시터의 표면적을 증가시키거나, 캐패시터의 전극사이에 형성되는 유전체막의 두께를 감소시키거나 또는 유전율이 높은 유전체막을 사용하는 방법 등이 있다. 그러나, 상기한 바와 같이 캐패시터의 표면적을 증가시키는 방법은 개구율을 감소시키고, 유전체막의 두께를 감소시키는 방법은 공정을 추가로 실시하여 공정을 복잡하게 한다.
도 1 은 종래의 유기 전계 발광표시소자의 평면도이다.
도 1을 참조하면, 종래의 액티브 매트릭스 유기전계 발광표시장치는 다수의 게이트라인(110), 다수의 데이터라인(120) 및 다수의 전원공급라인(130) 그리고 상기 게이트라인(110), 데이터라인(120) 및 전원공급라인(130)에 연결 구성되는 다수의 화소를 구비한다.
상기 각 화소는 다수의 게이트라인(110) 중 해당하는 하나의 게이트라인과 다수의 데이터라인(120)중 해당하는 하나의 데이터라인에 연결되는 스위칭용 박막트랜지스터(170)와, 상기 전원공급라인(130)에 연결되는 전계 발광 소자(160) 구동용 박막 트랜지스터(150)와, 상기 구동용 박막 트랜지스터(150)의 게이트-소오스 간 전압을 유지시켜 주기 위한 캐패시터(140) 및 전계 발광 소자 등으로 이루어진다.
상기 구동용 박막 트랜지스터(150)는 소오스/드레인영역을 구비한 반도체층(152), 게이트전극(154) 및 상기 소오스/드레인 영역과 콘택홀(155a, 155b)을 통해 각각 연결되는 소오스/드레인 전극(156a, 156b)을 구비하고, 상기 스위치용 박막 트랜지스터(170)도 동일한 구조를 갖는다.
상기 캐패시터(140)는 상기 스위치용 박막 트랜지스터(170)의 소오스/드레인 전극중 하나, 예를 들어 소오스전극과 구동용 박막 트랜지스터(150)의 게이트에 연결되는 하부전극(144)과, 상기 구동용 박막 트랜지스터(150)의 소오스/드레인 전극중 하나, 예를 들어 소오스전극(156a)과 공통전원라인(130)에 연결되는 상부전극(146)을 구비한다. 개구부(165)를 구비하는 전계 발광 소자의 애노드전극인 화소전극(160, 161)은 비아홀(158)을 통해 상기 구동용 박막 트랜지스터(150)의 소오스/드레인 전극(156a, 156b)중 하나, 예를 들어 드레인전극(156b)에 연결된다.
상기한 바와 같이 종래기술에 따른 유기 전계 발광 표시 소자는 하나의 화소 내에 박막트랜지스터와 캐패시터가 구비되는 비발광영역과 발광소자가 구비되는 발광영역으로 구분되며, 상기 비발광영역이 증가하면 발광영역이 감소되는 관계를 갖는다. 그러나, 상기 캐패시터는 화소 내에서 넓은 면적을 차지하고 있으며, 소자가 고집적화되어 감에 따라 고용량의 캐패시터가 요구되고 있다. 고용량의 캐패시터가 필요할수록 화소 내에 캐패시터가 차지하는 면적이 증가함으로써 발광영역의 감소하여 유기 전계 발광 소자의 개구율의 감소가 불가피하다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 소오스/드레인영역을 형성하기 위한 이온주입마스크를 식각마스크로 사용하여 소정 두께의 게이트절연막을 제거함으로써 마스크공정을 추가하지 않고도 캐패시터의 표면적을 감소시켜 유기 전계 발광 표시 소자의 개구율을 증가시킬 수 있는 반도체소자 및 그 제조방법을 제공하는 데에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 반도체소자는,
제1영역 및 제2영역으로 구분되는 절연기판 상부에 각각 구비되는 반도체층패턴과,
상기 반도체층패턴을 포함한 전체표면 상부에 구비되며, 상기 제1영역의 반도체층패턴의 중심부보다 상기 제1영역의 일부 및 제2영역 상에서 얇게 형성된 절연막과,
상기 절연막 상부에 구비되며, 상기 제1영역에 구비되는 반도체층패턴의 중심부 및 상기 제2영역의 반도체층패턴 상부에 구비되는 도전층패턴으로 이루어지는 것을 제1특징으로 한다.
또한, 상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 반도체소 자는,
제1영역, 제2영역 및 제3영역으로 구분되는 절연기판 상부에 각각 구비되는 반도체층패턴과,
상기 반도체층패턴을 포함한 전체표면 상부에 구비되며, 상기 제1영역과 제2영역의 반도체층패턴의 중심부보다 상기 제2영역의 일부 및 제3영역 상에서 얇게 형성된 절연막과,
상기 절연막 상부에 구비되며, 상기 제1영역와 제2영역에 구비되는 반도체패턴의 중심부 및 상기 제3영역의 반도체패턴 상부에 구비되는 도전층패턴으로 이루어지는 것을 제2특징으로 한다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 반도체소자의 제조방법은,
제1영역 및 제2영역으로 구분되는 기판 상부에 반도체층패턴을 각각 형성하는 공정과,
상기 반도체층패턴을 포함한 기판 상부에 절연막을 형성하는 공정과,
상기 절연막 상부에 상기 제1영역의 반도체층패턴의 중심부를 보호하는 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 이온주입마스크로 사용하여 상기 제1영역의 반도체층패턴 및 제2영역의 반도체층패턴에 불순물을 이온주입하는 공정과,
상기 감광막패턴을 식각마스크로 사용하여 상기 제1영역 및 제2영역에 노출된 절연막을 소정 두께 제거하는 공정과,
상기 감광막패턴을 제거하는 공정과,
상기 제1영역의 반도체층패턴 중심부 및 제2영역의 반도체층패턴 상측에 도전층을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
또한, 상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 반도체소자의 제조방법은,
제1영역, 제2영역 및 제3영역으로 구분되는 기판 상부에 반도체층패턴을 각각 형성하는 공정과,
상기 반도체층패턴을 포함한 기판 상부에 절연막을 형성하는 공정과,
상기 절연막 상부에 상기 제1영역 및 제2영역의 반도체층패턴의 중심부를 보호하는 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 이온주입마스크로 사용하여 상기 제2영역의 반도체층패턴 및 제3영역의 반도체층패턴에 고농도의 제1도전형 불순물을 이온주입하는 공정과,
상기 감광막패턴을 식각마스크로 사용하여 상기 제2영역 및 제3영역에 노출된 절연막을 소정 두께 제거하는 공정과,
상기 감광막패턴을 제거하는 공정과,
상기 제1영역 및 제2영역의 반도체층패턴 중심부 및 제3영역의 반도체층패턴 상부에 도전층패턴을 각각 형성하는 공정과,
상기 제2영역의 반도체층패턴에 저농도의 제1도전형 불순물을 이온주입하는 공정과,
상기 제1영역의 반도체층패턴에 고농도의 제2도전형 불순물을 이온주입하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도로서, 기판은 NMOS 박막트랜지스터영역(A)과 캐패시터영역(B)으로 구분되어 있다.
먼저, 투명절연기판(200)의 전면에 실리콘산화물을 플라즈마-강화 화학기상증착(plasma-enhanced chemical vapor deposition, PECVD)방법으로 소정 두께의 완충막(210)을 형성한다. 이때, 상기 완충막(210)은 후속 공정으로 형성되는 비정질실리콘층의 결정화 공정 시 상기 투명절연기판(200) 내의 불순물이 확산되는 것을 방지한다.
다음, 상기 완충막(210) 상부에 반도체층인 비정질실리콘층(도시안됨)을 소정두께 증착한다. 이어서, 상기 비정질실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization)법 등을 사용하여 결정화하고, 사진식각공정으로 패터닝하여 단위 화소 내의 제1영역(A)과 제2영역(B)에 다결정실리콘층패턴(220a, 220b)을 각각 형성한다.
다음, 전체표면 상부에 게이트절연막(230)을 형성한다. 이때, 상기 게이트절연막(230)은 실리콘산화막(SiO2), 실리콘질화막(SiNx) 또는 그 적층구조로 형성할 수도 있다.
그 다음, 상기 게이트절연막(230) 상부에 상기 제1영역(A)의 소오스/드레인영역 및 제2영역(B)을 노출시키는 감광막패턴(240)을 형성한다.
다음, 상기 감광막패턴(240)을 이온주입마스크로 고농도의 n형 불순물을 주입하여 상기 제1영역(A)에 소오스/드레인영역(222a)을 형성하는 동시에 제2영역(B)에 캐패시터의 하부전극(222b)을 형성한다.
그 다음, 상기 감광막패턴(240)을 식각마스크로 사용하여 상기 제1영역(A) 및 제2영역(B)의 게이트절연막(230)을 소정 두께 제거하여, 제1영역(A)과 제2영역(B)에서 각각 다른 두께를 갖는 게이트절연막패턴(232)을 형성한다. 상기 제1영역(A) 및 제2영역(B)에서 게이트절연막패턴(232) 두께는 소자의 특성 및 요구되는 캐패시턴스의 크기에 따라 달라질 수 있으며, 상기 제1영역(A)과 제2영역(B)의 반도체층패턴(220a)의 중심부 즉, 채널영역보다 제1영역(A)의 일부 및 제2영역(B)의 게이트절연막패턴(232)의 두께가 얇게 형성된다.
다음, 상기 감광막패턴(240)을 제거한다.
그 다음, 전체표면 상부에 게이트전극용 도전층(도시 안됨)을 형성한다. 상기 게이트전극용 도전층은 몰리브덴(Mo) 또는 몰리-텅스텐(MoW)과 같은 합금의 단일층. 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층 혹은 위에 언급한 금속들의 이중 층으로 형성 될 수도 있다.
이어서, 사진식각공정으로 상기 게이트전극용 도전층을 식각하여 상기 제1영역(A)에 게이트전극(250a)을 형성하고, 제2영역(B)에는 캐패시터의 상부전극(250b)을 형성한다.
상기 하부전극(222b), 게이트절연막패턴(232) 및 상부전극(250b)으로 이루어지는 캐패시터의 표면적은 하기의 [수학식 1]로 나타낼 수 있다.
Figure 112004046332927-pat00001
(ε는 유전상수, Cst는 캐패시턴스, tGI는 게이트절연막패턴의 두께)
상기 [수학식 1]에 의하면 캐패시턴스(Cst) 및 게이트절연막의 유전상수(ε)는 고정된 값이며, 캐패시터의 유전체막으로 사용되는 게이트절연막패턴의 두께(tGI)에 따라 캐패시터의 표면적(A′)의 크기가 결정된다. 상기 게이트절연막패턴의 두께(tGI)에 대해서는 이미 언급된 바 있지만 소자의 특성 및 요구되는 캐패시턴스의 크기에 따라 달리질 수 있으므로 상기 캐패시터의 표면적(A′)은 상기 게이트절연막패턴의 두께(tGI)에 따라 달라질 수 있다.
다음, 게이트전극(250a)을 이온주입마스크로 사용하여 저농도의 n형 불순물을 이온주입하여 상기 제1영역(A)의 반도체층패턴(220a)에 LDD영역(224)을 형성한다.
그 후, 상기 소오스/드레인영역에 접속되는 소오스/드레인전극을 형성하여 박막트랜지스터를 완성하고, 상기 박막트랜지스터에 접속되는 발광소자를 형성하여 평판표시소자를 완성한다. 상기 평판표시소자는 유기 전계 발광 표시 소자 또는 액정표시소자일 수 있다.
한편, 상기 방법은 하기에 기술된 CMOS 박막트랜지스터 구조에도 적용될 수 있다.
도 3a 내지 도 3c 는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법에 의한 공정 단면도로서, 기판은 NMOS 박막트랜지스터영역(X), PMOS 박막트랜지스터영역(Y) 및 캐패시터영역(Z)으로 구분되어 있다.
먼저, 투명절연기판(200)의 전면에 실리콘산화물을 플라즈마-강화 화학기상증착(plasma-enhanced chemical vapor deposition, PECVD)방법으로 소정 두께의 완충막(210)을 형성한다. 이때, 상기 완충막(210)은 후속 공정으로 형성되는 비정질실리콘층의 결정화 공정 시 상기 투명절연기판(200) 내의 불순물이 확산되는 것을 방지한다.
다음, 상기 완충막(210) 상부에 반도체층인 비정질실리콘층(도시안됨)을 소정두께 증착한다. 이어서, 상기 비정질실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Metal Induced Lateral Crystallization)법 등을 사용하여 결정화하고, 사진식각공정으로 패터닝하여 단위 화소 내의 제1영역(X)과 제2영역(Y) 및 제3영역(Z)에 다결정실리콘층패턴(220x, 220y, 220z)을 각각 형성한다.
다음, 전체표면 상부에 게이트절연막(230)을 형성한다. 이때, 상기 게이트절연막(230)은 실리콘산화막(SiO2), 실리콘질화막(SiNx) 또는 그 적층구조로 형성할 수도 있다.
그 다음, 상기 게이트절연막(230) 상부에 상기 제2영역(Y)의 소오스/드레인영역 및 제3영역(Z)을 노출시키는 감광막패턴(240)을 형성한다.
다음, 상기 감광막패턴(240)을 이온주입마스크로 고농도의 n형 불순물을 주입하여 상기 제2영역(Y)에 소오스/드레인영역(222y)을 형성하는 동시에 제3영역(Z)에 캐패시터의 하부전극(222z)을 형성한다.
그 다음, 상기 감광막패턴(240)을 식각마스크로 사용하여 상기 제2영역(Y) 및 제3영역(Z)의 게이트절연막(230)을 소정 두께 제거하여, 제1영역(X), 제2영역(Y) 및 제3영역(Z)에서 각각 다른 두께를 갖는 게이트절연막패턴(232)을 형성한다. 상기 제2영역(Y) 및 제3영역(Z)에서 게이트절연막패턴(232) 두께는 소자의 특성 및 요구되는 캐패시턴스의 크기에 따라 달라질 수 있으며, 상기 제1영역(X)과 제2영역(Y)의 반도체층패턴(220y)의 중심부 즉, 채널영역보다 제2영역(Y)의 일부 및 제3영역(Z)의 게이트절연막패턴(232)의 두께가 얇게 형성된다.
다음, 상기 감광막패턴(240)을 제거한다.
그 다음, 전체표면 상부에 게이트전극용 도전층(도시 안됨)을 형성한다. 상기 게이트전극용 도전층은 몰리브덴(Mo) 또는 몰리-텅스텐(MoW)과 같은 합금의 단일층. 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층 혹은 위에 언급한 금속들의 이중 층으로 형성 될 수도 있다.
이어서, 사진식각공정으로 상기 게이트전극용 도전층을 식각하여 상기 제1영역(X) 및 제2영역(Y)에 게이트전극(250x, 250y)을 형성하고, 제3영역(Z)에는 캐패시터의 상부전극(250z)을 형성한다.
상기 하부전극(222z), 게이트절연막패턴(232) 및 상부전극(250z)으로 이루어지는 캐패시터의 표면적은 상기의 [수학식 1]과 같이 나타낼 수 있다.
다음, 게이트전극을 이온주입마스크로 사용하여 저농도의 n형 불순물을 이온주입하여 상기 제2영역(Y)의 반도체층패턴(220y)에 LDD영역(224)을 형성한다.
그 다음, 상기 제1영역(X)을 노출시키는 감광막패턴(도시안됨)을 형성하고, 상기 감광막패턴을 이온주입마스크로 사용하여 상기 제1영역(X)의 반도체층패턴(220x)에 고농도의 p형 불순물을 이온주입하여 소오스/드레인영역(222x)을 형성한다.
그 후, 상기 감광막패턴을 제거하고 그 후속 공정을 진행한다.
상기한 바와 같은 본 발명의 실시예에 따르면, 박막트랜지스터영역의 소오스/드레인영역을 형성하기 위한 감광막패턴을 이용하여 캐패시터의 유전체막으로 사용되는 게이트절연막을 소정 두께 제거하여 정전용량을 증대시킴으로써 마스크공정을 추가하지 않고도 캐패시터의 표면적을 감소시켜 유기 전계 발광 표시 소자의 개구율을 증대시킬 수 있는 이점이 있다.

Claims (33)

  1. 제1영역 및 제2영역으로 구분되는 절연기판 상부에 각각 구비되는 반도체층패턴과,
    상기 반도체층패턴을 포함한 전체표면 상부에 구비되며, 상기 제1영역의 반도체층패턴의 중심부보다 상기 제1영역의 일부 및 제2영역 상에서 얇게 형성된 절연막과,
    상기 절연막 상부에 구비되며, 상기 제1영역에 구비되는 반도체층패턴의 중심부 및 상기 제2영역의 반도체층패턴 상부에 구비되는 도전층패턴으로 이루어지는 것을 특징으로 하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 제1영역은 NMOS 박막트랜지스터영역인 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 제2영역은 캐패시터영역인 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 제1영역의 반도체층패턴은 채널영역, 소오스/드레인영역 및 LDD영역이고, 상기 제2영역의 반도체층패턴은 캐패시터의 하부전극인 것을 특징으로 하는 반 도체소자.
  5. 제 1 항에 있어서,
    상기 제1영역의 도전층패턴은 게이트전극이고, 상기 제2영역의 도전층패턴은 캐패시터의 상부전극인 것을 특징으로 하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 절연막은 게이트절연막인 것을 특징으로 하는 반도체소자.
  7. 제 1 항에 있어서,
    상기 절연막은 실리콘산화막 또는 실리콘질화막인 것을 특징으로 하는 반도체소자.
  8. 제 1 항에 있어서,
    상기 제2영역의 반도체층패턴, 절연막 및 도전층패턴으로 이루어지는 캐패시터의 표면적은 하기 [수학식 1]의 관계를 만족하는 것을 특징으로 하는 반도체소자.
    [수학식 1]
    Figure 112004046332927-pat00002
    (A′는 캐패시터의 표면적, ε는 유전상수, Cst는 캐패시턴스, tGI는 절연막의 두께)
  9. 제1영역, 제2영역 및 제3영역으로 구분되는 절연기판 상부에 각각 구비되는 반도체층패턴과,
    상기 반도체층패턴을 포함한 전체표면 상부에 구비되며, 상기 제1영역과 제2영역의 반도체층패턴의 중심부보다 상기 제2영역의 일부 및 제3영역 상에서 얇게 형성된 절연막과,
    상기 절연막 상부에 구비되며, 상기 제1영역와 제2영역에 구비되는 반도체패턴의 중심부 및 상기 제3영역의 반도체패턴 상부에 구비되는 도전층패턴으로 이루어지는 것을 특징으로 하는 반도체소자.
  10. 제 9 항에 있어서,
    상기 제1영역은 PMOS 박막트랜지스터영역이고, 상기 제2영역은 NMOS 박막트랜지스터영역인 것을 특징으로 하는 반도체소자.
  11. 제 9 항에 있어서,
    상기 제3영역은 캐패시터영역인 것을 특징으로 하는 반도체소자.
  12. 제 9 항에 있어서,
    상기 제1영역 및 제2영역의 도전층패턴은 게이트전극이고, 상기 제3영역의 도전층패턴은 캐패시터의 상부전극인 것을 특징으로 하는 반도체소자.
  13. 제 9 항에 있어서,
    상기 제1영역과 제2영역의 반도체층패턴은 채널영역 및 소오스/드레인영역이고, 상기 제3영역의 반도체층패턴은 캐패시터의 하부전극인 것을 특징으로 하는 반도체소자.
  14. 제 13 항에 있어서,
    상기 제2영역의 반도체층패턴은 LDD영역이 더 구비되는 것을 특징으로 하는 반도체소자.
  15. 제 9 항에 있어서,
    상기 절연막은 게이트절연막인 것을 특징으로 하는 반도체소자.
  16. 제 9 항에 있어서,
    상기 절연막은 실리콘산화막 또는 실리콘질화막인 것을 특징으로 하는 반도체소자.
  17. 제 9 항에 있어서,
    상기 제3영역의 반도체층패턴, 절연막 및 도전층패턴으로 이루어지는 캐패시터의 표면적은 하기 [수학식 1]의 관계를 만족하는 것을 특징으로 하는 반도체소자.
    [수학식 1]
    Figure 112004046332927-pat00003
    (A′는 캐패시터의 표면적, ε는 유전상수, Cst는 캐패시턴스, tGI는 절연막의 두께)
  18. 제1영역 및 제2영역으로 구분되는 기판 상부에 반도체층패턴을 각각 형성하는 공정과,
    상기 반도체층패턴을 포함한 기판 상부에 절연막을 형성하는 공정과,
    상기 절연막 상부에 상기 제1영역의 반도체층패턴의 중심부를 보호하는 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 이온주입마스크로 사용하여 상기 제1영역의 반도체층패턴 및 제2영역의 반도체층패턴에 불순물을 이온주입하는 공정과,
    상기 감광막패턴을 식각마스크로 사용하여 상기 제1영역 및 제2영역에 노출된 절연막을 소정 두께 제거하는 공정과,
    상기 감광막패턴을 제거하는 공정과,
    상기 제1영역의 반도체층패턴 중심부 및 제2영역의 반도체층패턴 상측에 도전층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 제1영역은 NMOS 박막트랜지스터영역인 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 제2영역은 캐패시터영역인 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 제1영역의 반도체층패턴은 박막트랜지스터의 채널영역, 소오스/드레인영역 및 LDD영역이고, 상기 제2영역의 반도체층패턴은 캐패시터의 하부전극인 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 18 항에 있어서,
    상기 절연막은 게이트절연막인 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 18 항에 있어서,
    상기 절연막은 실리콘산화막 또는 실리콘질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 18 항에 있어서,
    상기 제1영역의 도전층패턴은 게이트전극이고, 제2영역의 도전층패턴은 캐패시터의 상부전극인 것을 특징으로 하는 반도체소자의 제조방법.
  25. 제 18 항에 있어서,
    상기 제2영역의 반도체층패턴, 절연막 및 도전층패턴으로 이루어지는 캐패시터의 표면적은 하기 [수학식 1]의 관계를 만족하는 것을 특징으로 하는 반도체소자의 제조방법.
    [수학식 1]
    Figure 112004046332927-pat00004
    (A′는 캐패시터의 표면적, ε는 유전상수, Cst는 캐패시턴스, tGI는 절연막의 두께)
  26. 제1영역, 제2영역 및 제3영역으로 구분되는 기판 상부에 반도체층패턴을 각각 형성하는 공정과,
    상기 반도체층패턴을 포함한 기판 상부에 절연막을 형성하는 공정과,
    상기 절연막 상부에 상기 제1영역 및 제2영역의 반도체층패턴의 중심부를 보호하는 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 이온주입마스크로 사용하여 상기 제2영역의 반도체층패턴 및 제3영역의 반도체층패턴에 고농도의 제1도전형 불순물을 이온주입하는 공정과,
    상기 감광막패턴을 식각마스크로 사용하여 상기 제2영역 및 제3영역에 노출된 절연막을 소정 두께 제거하는 공정과,
    상기 감광막패턴을 제거하는 공정과,
    상기 제1영역 및 제2영역의 반도체층패턴 중심부 및 제3영역의 반도체층패턴 상부에 도전층패턴을 각각 형성하는 공정과,
    상기 제2영역의 반도체층패턴에 저농도의 제1도전형 불순물을 이온주입하는 공정과,
    상기 제1영역의 반도체층패턴에 고농도의 제2도전형 불순물을 이온주입하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 제1영역은 PMOS 박막트랜지스터영역이고, 상기 제2영역은 NMOS 박막트 랜지스터영역인 것을 특징으로 하는 반도체소자의 제조방법.
  28. 제 26 항에 있어서,
    상기 제3영역은 캐패시터영역인 것을 특징으로 하는 반도체소자의 제조방법.
  29. 제 26 항에 있어서,
    상기 제1영역의 반도체층패턴은 박막트랜지스터의 채널영역 및 소오스/드레인영역이고, 제2영역의 반도체층패턴은 채널영역, 소오스/드레인영역 및 LDD영역이며, 제3영역의 반도체층패턴은 캐패시터의 하부전극인 것을 특징으로 하는 반도체소자의 제조방법.
  30. 제 26 항에 있어서,
    상기 절연막은 게이트절연막인 것을 특징으로 하는 반도체소자의 제조방법.
  31. 제 26 항에 있어서,
    상기 절연막은 실리콘산화막 또는 실리콘질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  32. 제 26 항에 있어서,
    상기 제1영역 및 제2영역의 도전층패턴은 게이트전극이고, 제3영역의 도전층 패턴은 캐패시터의 상부전극인 것을 특징으로 하는 반도체소자의 제조방법.
  33. 제 26 항에 있어서,
    상기 제3영역의 반도체층패턴, 절연막 및 도전층패턴으로 이루어지는 캐패시터의 표면적은 하기 [수학식 1]의 관계를 만족하는 것을 특징으로 하는 반도체소자의 제조방법.
    [수학식 1]
    Figure 112004046332927-pat00005
    (A′는 캐패시터의 표면적, ε는 유전상수, Cst는 캐패시턴스, tGI는 절연막의 두께)
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