KR20080010781A - 박막 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 에치 스토퍼 방식을 사용하여 고신뢰성 박막 트랜지스터를 제조하는 박막 트랜지스터 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터 제조방법은, 기판 상에 버퍼층, 비정질 실리콘층 및 에치 스토퍼(etch stopper)층을 연속적으로 형성하는 단계; 상기 비정질 실리콘층을 결정화하여 폴리 실리콘층을 형성하는 단계; 제1 마스크를 사용하여 상기 에치 스토퍼 패턴을 형성하는 단계; 상기 폴리 실리콘층 및 에치 스포퍼층 상면에 n+ 도핑 비정질 실리콘층을 형성하는 단계; 상기 n+ 도핑 비정질 실리콘층을 결정화하여 n+ 도핑 폴리 실리콘층을 형성하는 단계; 제2 마스크를 사용하여 상기 에치 스토퍼 패턴을 포함하는 액티브 패턴을 형성하는 단계; 상기 액티브 패턴 및 버퍼층 상면에 소스/드레인층을 형성하는 단계; 제3 마스크를 사용하여 상기 액티브 패턴의 중앙영역 상측의 소스/드레인층 및 n+ 도핑 비정질 실리콘층을 동시에 제거하여 채널 영역 및 소스/드레인 전극을 형성하는 단계; 상기 소스/드레인전극 및 채널 영역 상면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상면에 게이트층을 형성하는 단계; 제4 마스크를 사용하여 상기 채널 영역 상측의 게이트층을 제외한 나머지 영역의 게이트층을 제거하여 게이트 전극을 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1m은 본 발명의 제1 실시예에 따른 박막 트랜지스터 제조방법의 공정을 설명하는 단면도이다.
도 2a 내지 도 2l은 본 발명의 제2 실시예에 따른 박막 트랜지스터 제조방법의 공정을 설명하는 단면도이다.
본 발명은 박막 트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 에치 스토퍼 방식을 사용하여 고신뢰성 박막 트랜지스터를 제조하는 박막 트랜지스터 제조방법에 관한 것이다.
최근, TFT LCD나 AMOLED 등의 액티브 매트릭스 방식 디스플레이 장치에서는 화소 구동소자로서 투명 절연기판 상에 형성되는 박막 트랜지스터(Thin Film Transistor)를 많이 사용하고 있다.
일반적으로 박막 트랜지스터는 기판 상에 게이트 전극과, 이 게이트 전극 상에 절연막을 사이에 두고 형성되는 액티브 층과, 이 액티브 층의 양 측에 각각 형성되는 소스/드레인 전극으로 구성된다.
이러한 박막 트랜지스터를 제조하는 공정에서는 여러번의 증착과 식각 공정이 반복하여 진행된다. 그 중에서 액티브 채널을 형성하는 과정에서는 공정의 단순함이라는 장점을 가진 에치 백(Etch back) 방식이 많이 사용되고 있다.
그런데 애치 백 방식은 액티브 채널을 형성하기 위하여 건식 식각 공정을 거치게 되는데, 이 과정에서 플라즈마에 의한 액티브층의 계면 손상이 발생하는 문제점이 있다. 그리고 액티브 채널 형성 후에 2차 오염에 의한 박막 트랜지스터의 특성이 저하되는 문제점도 있다.
본 발명이 이루고자 하는 기술적 과제는 에치 스토퍼 방식을 사용하여 고 신뢰성 박막 트랜지스터를 제조하는 박막 트랜지스터 제조방법을 제공하는데 있다.
전술한 기술적 과제를 달성하기 위하여 본 발명의 박막 트랜지스터 제조방법은, 기판 상에 버퍼층, 비정질 실리콘층 및 에치 스토퍼(etch stopper)층을 연속적으로 형성하는 단계; 상기 비정질 실리콘층을 결정화하여 폴리 실리콘층을 형성하는 단계; 제1 마스크를 사용하여 상기 에치 스토퍼 패턴을 형성하는 단계; 상기 폴리 실리콘층 및 에치 스포퍼층 상면에 n+ 도핑 비정질 실리콘층을 형성하는 단계; 상기 n+ 도핑 비정질 실리콘층을 결정화하여 n+ 도핑 폴리 실리콘층을 형성하는 단계; 제2 마스크를 사용하여 상기 에치 스토퍼 패턴을 포함하는 액티브 패턴을 형성하는 단계; 상기 액티브 패턴 및 버퍼층 상면에 소스/드레인층을 형성하는 단계; 제3 마스크를 사용하여 상기 액티브 패턴의 중앙영역 상측의 소스/드레인층 및 n+ 도핑 비정질 실리콘층을 동시에 제거하여 채널 영역 및 소스/드레인 전극을 형성하는 단계; 상기 소스/드레인전극 및 채널 영역 상면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상면에 게이트층을 형성하는 단계; 제4 마스크를 사용하여 상기 채널 영역 상측의 게이트층을 제외한 나머지 영역의 게이트층을 제거하여 게이트 전극을 형성하는 단계;를 포함한다.
또한 본 발명의 박막 트랜지스터 제조방법은, 상기 게이트 절연막 및 게이트 전극 상면에 보호막을 형성하는 단계; 제5 마스크를 사용하여 상기 드레인 전극의 일부를 노출시키는 컨택홀을 형성하는 단계; 상기 보호막 상면에 화소 전극층을 형성하는 단계; 제6 마스크를 사용하여 상기 화소 전극층 중 상기 컨택홀을 포함하는 일부 영역을 남기고 나머지 부분을 제거하여 화소 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
그리고 폴리 실리콘층을 형성하는 단계에서는, 고상 결정화(Solid Phase Crystallization)법을 사용하여 비정질 실리콘을 결정화하는 것을 특징으로 한다.
또한 n+ 비정질 실리콘층을 형성하는 단계에서는, 단시간 어닐법(Rapid Thermal Anealing)을 사용하여 이온을 활성화시키는 단계가 더 진행되는 것을 특징으로 한다.
그리고 n+ 폴리 실리콘층을 형성하는 단계에서는, 고상 결정화(Solid Phase Crystallization)법을 사용하여 n+ 비정질 실리콘을 결정화하는 것을 특징으로 한다.
한편 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조방법은, 기판 상면 에 게이트층을 형성하는 단계; 제1 마스크를 사용하여 게이트 전극을 형성하는 단계; 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 비정질 실리콘층 및 에치 스토퍼(etch stopper)층을 연속적으로 형성하는 단계; 상기 비정질 실리콘층을 결정화하여 폴리 실리콘층을 형성하는 단계; 제2 마스크를 사용하여 상기 에치 스토퍼 패턴을 형성하는 단계; 상기 폴리 실리콘층 및 에치 스포퍼층 상면에 n+ 도핑 비정질 실리콘층을 형성하는 단계; 상기 n+ 도핑 비정질 실리콘층을 결정화하여 n+ 도핑 폴리 실리콘층을 형성하는 단계; 제3 마스크를 사용하여 상기 에치 스토퍼 패턴을 포함하는 액티브 패턴을 형성하는 단계; 상기 액티브 패턴 및 게이트 절연막 상면에 소스/드레인층을 형성하는 단계; 제4 마스크를 사용하여 상기 액티브 패턴의 중앙영역 상측의 소스/드레인층 및 n+ 도핑 비정질 실리콘층을 동시에 제거하여 채널 영역 및 소스/드레인 전극을 형성하는 단계;를 포함한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 1a 내지 도 2l을 참조하여 상세하게 설명하기로 한다.
< 실시예 1 >
본 실시예에 따른 박막 트랜지스터 제조방법은 탑 게이트(top gate) 구조의 박막 트랜지스터를 제조한다. 이하에서는 도 1a 내지 도 1m을 참조하여 공정을 상세히 설명한다. 도 1a 내지 도 1m은 본 실시예에 따른 박막 트랜지스터 제조방법의 공정을 설명하는 단면도들이다.
먼저 도 1a에 도시된 바와 같이, 기판(1) 상에 버퍼층(2), 비정질 실리콘층(3) 및 에치 스토퍼층(4)을 연속하여 형성시킨다. 여기에서 버퍼층(2)은, SiOx로 이루어지며, 기판(1)에서 불순물이 비정질 실리콘층(3)으로 유입되는 것을 방지한다. 그리고 비정질 실리콘층(3)은 액티브 층으로서 기능하며, 이후에 폴리 실리콘으로 결정화된다. 또한 에치 스토퍼층(4)은 액티브 채널 형성시에 실리콘층의 식각을 방지하는 역할을 한다.
다음으로 비정질 실리콘을 결정화하여 폴리 실리콘층을 형성하는 공정이 진행된다. 여기에서 폴리 실리콘이라 함은, 결정질 실리콘을 말하는 것으로서, 아몰퍼스 실리콘의 반대 개념이다. 이러한 폴리 실리콘층 형성 공정에서는 고상 결정화(Solid Phase Crystallization)법이 사용된다. 고상 결정화법을 이용하여 폴리 실리콘층을 형성하는 경우에는 저원가 공정으로 고신뢰성의 폴리 실리콘을 얻을 수 있는 장점이 있다. 이렇게 폴리 실리콘층 형성과정을 거치면 도 1b에 도시된 바와 같이 비정질 실리콘층(3)이 결정질인 폴리 실리콘층(3a)으로 변화된다.
그리고 나서 도 1c에 도시된 바와 같이, 제1 마스크를 사용하여 에치 스토퍼 패턴(4a)을 형성한다. 이 에치 스토퍼 패턴(4a)은 향후에 액티브 채널이 형성될 영역에 형성된다.
그 후 도 1d에 도시된 바와 같이, 에치 스토퍼 패턴(4a)이 형성된 기판 상에 n+ 비정질 실리콘층(5)을 형성한다. 이 n+ 비정질 실리콘층(5)은 향 후 폴리 실리콘층과 소스/드레인 전극 간의 일함수(work function) 차이를 감소시켜 트랜지스터의 특성을 향상시키는 역할을 한다. 그리고 본 실시예에서는, 단시간 어닐법(Rapid Thermal Anealing)을 사용하여 상기 n+ 비정질 실리콘층(5)의 이온을 활성화시키는 단계가 더 진행될 수 있다. 이때 본 실시예에서는 램프를 이용한 단시간 어닐법을 사용하는 것이 바람직하다. 램프를 이용한 단시간 어닐법을 수행하면, 레이저 공정과 달리 좁은 범위에서도 균일한 특성을 가지는 트랜지스터를 제조할 수 있는 장점이 있다.
다음으로 n+ 비정질 실리콘층(5)을 결정화하는 과정이 진행된다. 이 단계에서도 고상 결정화(Solid Phase Crystallization)법이 사용된다. 고상 결정화법을 이용하여 폴리 실리콘층을 형성하는 경우에는 저원가 공정으로 고신뢰성의 폴리 실리콘을 얻을 수 있는 장점이 있다.
그리고 나서 도 1e에 도시된 바와 같이, 액티브 영역을 형성하기 위한 패터닝 과정이 진행된다. 이 단계에서는 제2 마스크를 사용하여 액티브 영역이 형성될 부분을 제외한 나머지 부분의 n+ 폴리 실리콘층(5a) 및 폴리 실리콘층(3a)을 제거한다.
그 후 도 1f에 도시된 바와 같이, 액티브 패턴이 형성된 기판 상에 소스/드레인층(6)이 형성된다.
다음으로 도 1g에 도시된 바와 같이, 제3 마스크를 사용하여 액티브 패턴(3a, 5a)의 중앙영역 상측의 소스/드레인층(6) 및 n+ 도핑 폴리 실리콘층(3a)을 동시에 제거하여 채널 영역 및 소스/드레인 전극(6a, 6b)을 형성하는 단계가 진행된다. 이 단계에서 식각 과정이 진행될 때, 상기 에치 스토퍼 패턴(4a)이 식각이 더 이상 진행되는 것을 막아서, 식각 과정에서 폴리 실리콘층(5a)의 계면이 손상되는 것을 방지한다.
다음으로 도 1h에 도시된 바와 같이, 채널 영역이 형성된 기판 상에 게이트 절연막(7)을 형성하는 단계가 진행된다. 즉, 소스/드레인 전극(6a 6b) 및 채널 영역 상면에 SiO2 등의 재질로 게이트 절연막(7)을 형성하는 것이다.
그리고 나서 도 1i에 도시된 바와 같이, 게이트 절연막(7) 상면에 게이트층(8)을 형성한다.
그 후, 도 1j에 도시된 바와 같이, 제4 마스크를 사용하여 상기 채널 영역 상측의 게이트층을 제외한 나머지 영역의 게이트층을 제거하여 게이트 전극(8a)을 형성하는 단계가 진행된다.
다음으로 도 1k에 도시된 바와 같이, 상기 게이트 절연막(7) 및 게이트 전극(8a) 상면에 보호막(9)을 형성하는 단계가 진행된다. 이 보호막(9)은 그 하부에 형성되어 있는 게이트 전극(8a) 및 다른 소자들을 제조 과정 및 운용 과정에서 보호하는 역할을 한다.
다음으로 도 1l에 도시된 바와 같이, 제5 마스크를 사용하여 상기 드레인 전극(8a)의 일부를 노출시키는 컨택홀(C)을 형성하는 단계가 진행된다. 이 단계에서는 드레인 전극(8a) 상부에 적층된 게이트 절연막(7) 및 보호막(9)을 제거하여 드 레인 전극(8a)의 일부가 노출되도록 한다.
다음으로 도 1m에 도시된 바와 같이, 상기 보호막(9) 상면에 화소 전극층을 형성하고, 제6 마스크를 사용하여 상기 화소 전극층 중 상기 컨택홀(C)을 포함하는 일부 영역을 남기고 나머지 부분을 제거하여 화소 전극(10)을 형성하는 단계가 진행된다.
< 실시예 2 >
본 실시예에서는 제1 실시예와 달리 바텀 게이트(bottom gate) 방식의 박막 트랜지스터를 제조하는 방법을 제시한다. 이하에서는 도 2a 내지 도 2l을 참조하여 공정을 상세히 설명한다. 도 2a 내지 도 2l은 본 실시예에 따른 박막 트랜지스터 제조방법의 공정을 설명하는 단면도들이다.
먼저 기판(11) 상면에 게이트층을 형성하는 단계가 진행된다. 이 단계에서는 기판 상에 크롬, 몰리브덴 등의 고융점 금속으로 이루어지는 게이트층을 형성한다. 이는 이후에 비정질 실리콘의 결정화 과정에서 고온처리가 진행되므로 고온처리과정을 견딜 수 있는 재료를 사용하는 것이다.
그리고 나서 제1 마스크를 사용하여 게이트 전극(12)을 형성한다. 즉, 도 2a에도시된 바와 같이, 박막 트랜지스터가 형성될 영역의 게이트층만 남기고 나머지 부분을 제거한다.
다음으로 도 2b에 도시된 바와 같이, 게이트 전극(12)이 형성된 기판(11) 상에 게이트 절연막(13)을 형성한다.
다음으로 도 2c에 도시된 바와 같이, 게이트 절연막이 형성된 기판 상에 비정질 실리콘층(14) 및 에치 스토퍼층(15)을 연속적으로 형성한다.
다음으로 상기 비정질 실리콘층(14)을 결정화하여 폴리 실리콘층(14a)을 형성하는 단계가 진행된다. 이러한 폴리 실리콘층 형성 공정에서는 고상 결정화(Solid Phase Crystallization)법이 사용된다. 고상 결정화법을 이용하여 폴리 실리콘층을 형성하는 경우에는 저원가 공정으로 고신뢰성의 폴리 실리콘을 얻을 수 있는 장점이 있다. 이렇게 폴리 실리콘층 형성과정을 거치면 도 2d에 도시된 바와 같이 비정질 실리콘(14)이 결정질인 폴리 실리콘(14a)으로 변화된다.
다음으로 도 2e에 도시된 바와 같이, 제2 마스크를 사용하여 상기 에치 스토퍼 패턴(15a)을 형성하는 단계가 진행된다. 이때 이 에치 스토퍼 패턴(15a)은 상기 게이트 전극(12)보다 좁은 면적을 가지도록 형성된다.
다음으로 도 2f에 도시된 바와 같이, 상기 폴리 실리콘층(14a) 및 에치 스포퍼 패턴(15a) 상면에 n+ 도핑 비정질 실리콘층(16)을 형성하는 단계가 진행된다. 또한 형성된 n+ 도핑 비정질 실리콘층(16) 내부의 이온을 활성화시키기 위한 열처리 단계가 더 진행될 수도 있다. 이 열처리 단계에서는 단시간 어닐법을 사용하는 것이 바람직하다.
그리고 n+ 도핑 비정질 실리콘층(16)을 결정화하여 n+ 도핑 폴리 실리콘층(16a)을 형성하는 단계가 진행된다. 이러한 폴리 실리콘층 형성 공정에서는 고상 결정화(Solid Phase Crystallization)법이 사용된다. 고상 결정화법을 이용하여 폴리 실리콘층을 형성하는 경우에는 저원가 공정으로 고신뢰성의 폴리 실리콘을 얻을 수 있는 장점이 있다.
다음으로 제3 마스크를 사용하여 상기 에치 스토퍼 패턴을 포함하는 액티브 패턴을 형성하는 단계가 진행된다. 이 단계에서는 상기 게이트 전극이 형성되지 아니한 부분의 n+ 도핑 폴리 실리콘층(16a) 및 폴리 실리콘층(14a)을 제거하여 도 2g에 도시된 바와 같은 액티브 패턴(14a, 16a)을 형성한다.
다음으로 도 2h에 도시된 바와 같이, 액티브 패턴 및 게이트 절연막(13) 상면에 소스/드레인층(17)을 형성하는 단계가 진행된다.
그리고 나서 도 2i에 도시된 바와 같이, 제4 마스크를 사용하여 상기 액티브 패턴(14a, 16a)의 중앙영역 상측의 소스/드레인층 및 n+ 도핑 폴리 실리콘층을 동시에 제거하여 채널 영역 및 소스/드레인 전극(17a, 17b)을 형성하는 단계가 진행된다. 이 단계에서는 상기 폴리 실리콘 상면에 존재하는 에치 스토퍼 패턴(15a)이 폴리 실리콘(14a)의 계면이 식각되는 것을 방지한다. 따라서 특성이 우수한 박막 트랜지스터를 얻을 수 있다.
다음으로 도 2j에 도시된 바와 같이, 상기 소스/드레인 전극(17a, 17b) 및 채널 영역 상면에 보호막(18)을 형성하는 단계가 진행된다.
그 후, 도 2k에 도시된 바와 같이, 제5 마스크를 사용하여 상기 드레인 전극(17b)의 일부를 노출시키는 컨택홀(C)을 형성하는 단계가 진행된다. 이 단계에서는 상기 드레인 전극(17b) 상에 존재하는 보호막(18)의 일부를 제거하여 드레인 전극(17b)의 일부가 노출되도록 한다.
다음으로 상기 보호막(18) 상면에 화소 전극층을 형성하고, 제6 마스크를 사 용하여 상기 화소 전극층 중 상기 컨택홀(C)을 포함하는 일부 영역을 남기고 나머지 부분을 제거하여 도 2l에 도시된 바와 같이, 화소 전극(19)을 형성하는 단계가 진행된다.
본 발명에 따르면 폴리 실리콘 트랜지스터의 특성을 가지는 박막 트랜지스터를 비정질 실리콘 수준의 간단한 공정으로 제작 가능한 장점이 있다. 따라서 본 발명에 따른 박막 트랜지스터 제조방법은 향 후 고특성 박막 트랜지스터 패널이 필요한 AMOLED 및 AMLCD를 대면적의 기판에 비교적 간단하며 저가로 구현하는 공정에 사용될 수 있다.
그리고 본 발명에서는 열처리 1차 결정화 공정이 진행된 후에 포토 공정이 진행되므로, 기판 변형에 의한 미스 얼라인(miss align)의 가능성을 줄일 수 있는 장점이 있다.
특히, 탑 게이트 방식의 박막 트랜지스터를 제조하는 경우에는 열처리 후에 금속 배선이 형성되므로 열적안정성이 낮은 금속을 소스/드레인 전극 및 게이트 전극으로 사용할 수 있어서 선택의 범위가 넓어지는 장점도 있다.
Claims (10)
- 기판 상에 버퍼층, 비정질 실리콘층 및 에치 스토퍼(etch stopper)층을 연속적으로 형성하는 단계;상기 비정질 실리콘층을 결정화하여 폴리 실리콘층을 형성하는 단계;제1 마스크를 사용하여 상기 에치 스토퍼 패턴을 형성하는 단계;상기 폴리 실리콘층 및 에치 스포퍼층 상면에 n+ 도핑 비정질 실리콘층을 형성하는 단계;상기 n+ 도핑 비정질 실리콘층을 결정화하여 n+ 도핑 폴리 실리콘층을 형성하는 단계;제2 마스크를 사용하여 상기 에치 스토퍼 패턴을 포함하는 액티브 패턴을 형성하는 단계;상기 액티브 패턴 및 버퍼층 상면에 소스/드레인층을 형성하는 단계;제3 마스크를 사용하여 상기 액티브 패턴의 중앙영역 상측의 소스/드레인층 및 n+ 도핑 비정질 실리콘층을 동시에 제거하여 채널 영역 및 소스/드레인 전극을 형성하는 단계;상기 소스/드레인전극 및 채널 영역 상면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상면에 게이트층을 형성하는 단계;제4 마스크를 사용하여 상기 채널 영역 상측의 게이트층을 제외한 나머지 영역의 게이트층을 제거하여 게이트 전극을 형성하는 단계;를 포함하는 박막 트랜지 스터 제조방법.
- 제1항에 있어서,상기 게이트 절연막 및 게이트 전극 상면에 보호막을 형성하는 단계;제5 마스크를 사용하여 상기 드레인 전극의 일부를 노출시키는 컨택홀을 형성하는 단계;상기 보호막 상면에 화소 전극층을 형성하는 단계;제6 마스크를 사용하여 상기 화소 전극층 중 상기 컨택홀을 포함하는 일부 영역을 남기고 나머지 부분을 제거하여 화소 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제1항에 있어서, 상기 폴리 실리콘층을 형성하는 단계에서는,고상 결정화(Solid Phase Crystallization)법을 사용하여 비정질 실리콘을 결정화하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제1항에 있어서, 상기 n+ 비정질 실리콘층을 형성하는 단계에서는,단시간 어닐법(Rapid Thermal Anealing)을 사용하여 이온을 활성화시키는 단계가 더 진행되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제1항에 있어서, 상기 n+ 폴리 실리콘층을 형성하는 단계에서는,고상 결정화(Solid Phase Crystallization)법을 사용하여 n+ 비정질 실리콘을 결정화하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 기판 상면에 게이트층을 형성하는 단계;제1 마스크를 사용하여 게이트 전극을 형성하는 단계;상기 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 비정질 실리콘층 및 에치 스토퍼(etch stopper)층을 연속적으로 형성하는 단계;상기 비정질 실리콘층을 결정화하여 폴리 실리콘층을 형성하는 단계;제2 마스크를 사용하여 상기 에치 스토퍼 패턴을 형성하는 단계;상기 폴리 실리콘층 및 에치 스포퍼층 상면에 n+ 도핑 비정질 실리콘층을 형성하는 단계;상기 n+ 도핑 비정질 실리콘층을 결정화하여 n+ 도핑 폴리 실리콘층을 형성하는 단계;제3 마스크를 사용하여 상기 에치 스토퍼 패턴을 포함하는 액티브 패턴을 형성하는 단계;상기 액티브 패턴 및 게이트 절연막 상면에 소스/드레인층을 형성하는 단계;제4 마스크를 사용하여 상기 액티브 패턴의 중앙영역 상측의 소스/드레인층 및 n+ 도핑 비정질 실리콘층을 동시에 제거하여 채널 영역 및 소스/드레인 전극을 형성하는 단계;를 포함하는 박막 트랜지스터 제조방법.
- 제6항에 있어서,상기 소스/드레인 전극 및 채널 영역 상면에 보호막을 형성하는 단계;제5 마스크를 사용하여 상기 드레인 전극의 일부를 노출시키는 컨택홀을 형성하는 단계;상기 보호막 상면에 화소 전극층을 형성하는 단계;제6 마스크를 사용하여 상기 화소 전극층 중 상기 컨택홀을 포함하는 일부 영역을 남기고 나머지 부분을 제거하여 화소 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제6항에 있어서, 상기 폴리 실리콘층을 형성하는 단계에서는,고상 결정화(Solid Phase Crystallization)법을 사용하여 비정질 실리콘을 결정화하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제6항에 있어서, 상기 n+ 비정질 실리콘층을 형성하는 단계에서는,단시간 어닐법(Rapid Thermal Anealing)을 사용하여 이온을 활성화시키는 단계가 더 진행되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제6항에 있어서, 상기 n+ 폴리 실리콘층을 형성하는 단계에서는,고상 결정화(Solid Phase Crystallization)법을 사용하여 n+ 비정질 실리콘 을 결정화하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
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