KR101015844B1 - 박막트랜지스터, 그의 제조방법 및 그를 구비하는유기전계발광표시장치의 제조방법 - Google Patents

박막트랜지스터, 그의 제조방법 및 그를 구비하는유기전계발광표시장치의 제조방법 Download PDF

Info

Publication number
KR101015844B1
KR101015844B1 KR1020080057922A KR20080057922A KR101015844B1 KR 101015844 B1 KR101015844 B1 KR 101015844B1 KR 1020080057922 A KR1020080057922 A KR 1020080057922A KR 20080057922 A KR20080057922 A KR 20080057922A KR 101015844 B1 KR101015844 B1 KR 101015844B1
Authority
KR
South Korea
Prior art keywords
layer
forming
heat transfer
substrate
silicon layer
Prior art date
Application number
KR1020080057922A
Other languages
English (en)
Other versions
KR20090131922A (ko
Inventor
이재섭
김은현
Original Assignee
삼성모바일디스플레이주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성모바일디스플레이주식회사 filed Critical 삼성모바일디스플레이주식회사
Priority to KR1020080057922A priority Critical patent/KR101015844B1/ko
Priority to US12/453,932 priority patent/US20090315034A1/en
Publication of KR20090131922A publication Critical patent/KR20090131922A/ko
Application granted granted Critical
Publication of KR101015844B1 publication Critical patent/KR101015844B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

박막트랜지스터의 제조방법은, 기판을 형성하고, 기판 상에 버퍼층을 형성하고, 상기 버퍼층 상에 게이트 전극을 형성하고, 기판 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 비정질 실리콘층을 형성하고, 비정질 실리콘층 상에 열전달 희생층을 형성하고, 열전달 희생층 상에 레이저를 조사하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 열전달 희생층의 일부 또는 전체를 제거하고, 다결정 실리콘층을 패터닝하여 반도체층으로 형성하고, 반도체층의 게이트 전극에 대응하는 부분의 일부와 연결되는 소스/드레인 전극을 형성하는 단계들을 포함한다.
Figure R1020080057922
고체레이저, 박막트랜지스터, 다결정 실리콘

Description

박막트랜지스터, 그의 제조방법 및 그를 구비하는 유기전계발광표시장치의 제조방법{Thin Film Transistor, The Fabricating Method of The Same and Organic Light Emitted Desplay Device Comprising The Same}
본 발명은 박막트랜지스터, 그의 제조방법 및 그를 구비하는 유기전계발광표시장치에 관한 것으로, 결정화시 비정질 실리콘층 상에 금속캡을 형성하여 레이저를 조사한 후, 열 전도를 이용하여 결정성이 균일한 다결정실리콘층을 형성하는 방법을 이용한 박막트랜지스터 및 유기전계발광표시장치를 제공하는데 목적이 있다.
최근 들어 첨단 표시장치로 각광받고 있는 평판표시장치 즉, 예를 들면 능동구동형 액정표시장치 (Active Matrix Liquid Crystal Display; AMLCD), 전자방출표시장치 (Electron Emission Display Device; FED) 또는 유기발광표시장치(Organic Light Emitting Diode Display; OLED)에는 각 화소를 구동하기 위하여 박막트랜지스터(Thin Film Transistor;TFT)를 사용하고 있다.
이러한 TFT는 주로 실리콘을 사용하여 제조되며 이러한 실리콘은 비정질상태보다 다결정질상태로 제작될 경우 전계 효과 이동도가 높기 때문에 고속으로 평판표시장치를 구동할 수 있다.
그리고 평판표시장치에 사용되는 기판으로는 단결정 실리콘 기판이나 석영기판, 유리기판 또는 플라스틱 기판등이 사용될 수 있으나, 비용이 저렴하고 투명하며 제작이 용이하다는 장점 때문에 유리 기판이 많이 사용되고 있다.
그러나 유리기판상에 형성된 비정질상태의 실리콘을 결정질 상태의 실리콘으로 변화시키기 위해서는 유리기판이 변형되지 않는 온도범위에서 결정화 열처리를 진행하여야만 한다.
이와 같이 낮은 온도에서 다결정 실리콘을 제조하는 기술(Low Temperature Polysilicon; LTPS)로는 레이저 어닐링 방법이 있다. 레이저 어닐링 방법은 제조 가격이 낮고 효율성이 높기 때문에 다른 저온 결정화 기술보다 우수한 것으로 알려져 있다.
일반적으로 레이저 어닐링 방법에서는 엑시머 레이저(Excimer Laser)를 주로 사용한다. 이러한 엑시머 레이저를 이용한 레이저 어닐링 방법은 사용하는 레이저 파장이 비정질 실리콘에서 높은 흡수율을 갖기 때문에 기판에 손상을 가하지 않고 짧은 시간 내에 비정질 실리콘을 가열하고 용융시켜 다결정 실리콘을 제조할 수 있다는 장점이 있다.
그러나 엑시머 레이저를 이용한 레이저 어닐링 방법은 제조된 다결정 실리콘의 전자 이동도가 낮고, 전체 TFT의 균일성을 확보하기 어렵기 때문에 고품질의 평판표시장치에 사용되는 다결정 실리콘 TFT(Poly-Silicon Thin Film Transistor; p-Si TFT)를 제조하기에는 한계가 있다.
또한 지금까지 알려진 레이저 어닐링 방법을 이용하여 대형 기판을 제작할 경우 레이저 빔을 입사시키면서 여러 번 주사(scan)하여 대형 기판 전면에 p-Si TFT를 제조하게 된다. 이때 최초 레이저 빔이 지나간 자리에 다시 레이저 빔의 일부가 겹쳐서 지나가게 되고 이와 같이 레이저 빔이 겹쳐진 부분은 이미 결정화된 실리콘이 다시 용융되어 2차 결정화가 일어나는 부분이 나타나게 된다. 이와 같이 레이저 빔이 일부 겹쳐져서 지나간 부분에 형성된 2차 결정된 다결정 실리콘은 2차 결정이 일어나지 않은 다결정 실리콘과는 다른 결정 특성을 나타나게 된다.
따라서 지금까지 알려진 레이저 열처리 기술을 이용하여 p-Si TFT를 제조할 경우 하나의 기판에 서로 다른 결정특성을 갖는 TFT를 형성하게 되고 이러한 특성을 갖는 p-Si TFT를 이용하여 평판표시소자를 제조할 경우 재결정된 다결정 실리콘을 따라 줄무늬(mura)와 같은 결점을 갖게 되는 문제점이 있다.
그러므로 본 발명은 상기 문제점을 해결하기 위하여, 결정화시 비정질 실리콘층 상에 금속캡을 형성하여 레이저를 조사한 후, 열 전도를 이용하여 결정성이 균일한 다결정실리콘층을 형성하는 방법을 이용한 박막트랜지스터 및 유기전계발광표시장치를 제공하는데 목적이 있다.
본 발명은 박막트랜지스터, 그의 제조방법 및 그를 구비하는 유기전계발광표시장치에 관한 것으로써, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 게이트 전극; 상기 게이트 전극 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하며, 상기 게이트 전극과 대응되게 위치하는 반도체층; 상기 반도체층 상에 위치하는 열전달희생층; 및 상기 반도체층과 일부가 연결되는 소스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한, 기판을 형성하고, 상기 기판 상에 버퍼층을 형성하고, 상기 버퍼층 상에 게이트 전극을 형성하고, 상기 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층 상에 열전달희생층을 형성하고, 상기 열전달희생층 상에 레이저를 조사하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하고, 상기 열전달 희생층을 일부 또는 전체를 제거하고, 상기 다결정 실리콘층을 패터닝하여 반도체층으로 형성하고, 상기 반도체층의 상기 게이트 전극에 대응하는 부분의 일부와 연결되는 소스/드레인 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공하며, 상기 박막트랜지스터를 구비하는 유기전계발광표시장치의 제조방법을 제공한다.
본 발명은 열전달희생층을 이용하여 열전도를 이용한 결정화를 진행함으로써 저온에서 결정화를 효율적으로 할 수 있는 방법을 제공하며, 반도체층 내의 결정의 균일도를 향상시킴으로써, 박막트랜지스터의 성능을 균일화 할 수 있는 효과를 가져온다. 또한, 저가의 레이저를 사용하므로 박막트랜지스터의 제작에 높은 생산성을 확보할 수 있고 생산 비용을 절감할 수 있다.
이하, 실시예를 참조하여 본 발명을 설명한다.
<실시예1>
도 1a 내지 도 1e는 본 발명에 따른 바텀 게이트형 박막트랜지스터에 관한 단면도이다.
도 1a를 참조하면, 기판(100)을 형성하고, 기판(100) 상에 버퍼층(110)을 형성한다. 기판(100)은 유리 또는 플라스틱과 같은 투명한 절연기판이며, 버퍼층(110)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.
그리고 나서, 버퍼층(110) 상에 게이트 전극(120)을 형성하고, 게이트 전극(120) 상에 게이트 절연막(130)을 형성한다.
그 후에 게이트 절연막(130) 상에 비정질 실리콘층(140a)을 형성한 후, 비정질 실리콘층(140a) 상에 열전달 희생층(145)을 형성한다.
열전달 희생층(145)은 비정질 실리콘층(140a) 상에 위치함으로써, 비정질 실리콘층(140a) 표면에 유/무기 불순물이 흡착되거나 확산되는 것을 방지하는 역할을 한다. 그리고 열전달 희생층(145)은 고체 레이저의 열에너지를 받아 비정질 실리콘층(140a)에 열전도를 하여 비정질 실리콘층(140a)을 결정화시키는 기능을 하기 위한 것으로, 몰리브덴텅스텐(MoW), 실리콘 산화막 또는 실리콘 질화막으로 형성하며, 두께는 약 50nm 내지 300nm로 한다. 그 이유는 50nm 이하의 두께로 형성하면, 레이저 조사시 두께가 너무 얇아서 비정질 실리콘층 내에 너무 많은 열이 전달되어 비정질 실리콘층이 용융되었다가 굳어짐으로써, 결정질 내에 결함이 생길 수 있고, 300nm 이상의 두께로 형성할 시에는 충분한 열전도를 하지 못하여 결정화를 수행하는데 어려움이 있을 수 있기 때문에 상기와 같은 조건이 고상에서 고상으로의 결정화를 수행하여 균일한 결정을 갖는 다결정 실리콘층을 형성하는데 바람직하다.
도 1b를 참조하면, 상기와 같이 열전달 희생층(145)이 형성된 기판(100) 상에 레이저를 조사하여 결정화를 진행한다. 이때, 레이저는 고체 레이저이며 532nm의 파장을 가지는 그린 레이저(Green Laser) 또는 808nm의 파장을 가지는 다이오드 레이저(Diode Laser)를 사용한다. 그린 레이저(Green Laser)의 경우 펄스 형태로 조사하며 강도는 600mJ/cm2 내지 1000mJ/cm2로 하여 20mm/s 내지 100mm/s의 스캔스피드로 조사하고, 다이오드 레이저(Diode Laser)의 경우는 연속발진형태(continious wave)로 강도를 0.25kw/㎠로 20mm/s 내지 100mm/s로 조사하여야 비정질 실리콘층이 균일한 결정립을 갖는 다결정 실리콘층을 형성할 수 있으므로 상기 조건이 바람직하다. 또한, 상기와 같은 방법으로 결정화된 다결정 실리콘층 내에는 그레인 바운더리(grain boudary)가 존재하지 않는다.
도 4는 상기와 같은 방법으로 결정화를 진행한 후 형성된 다결정 실리콘층을 촬영한 사진으로서, 도 4를 참조하면, 상기와 같은 조건으로 결정화한 다결정 실리콘층은 결정립이 20nm 이하인 것으로 결정립이 균일한 것을 직접 확인할 수 있으며, 그레인 바운더리(grain boundary)는 존재하지 않는 것을 확인할 수 있다.
이어서, 도 1c를 참조하면, 상기와 같은 방법으로 비정질 실리콘층(140a)을 용융하지 않고 고상에서 고상으로 결정화를 하여 다결정 실리콘층(도시하지 않음)을 형성한 후, 게이트 전극(120)에 대응되는 부분의 열전달 희생층(145)은 남기고 나머지는 에칭하여 제거하고, 다결정 실리콘층을 패터닝하여 반도체층(140)을 형성한다. 이때, 열전달 희생층(145)은 반도체층(140)을 형성할 시에 반도체층(140)의 식각을 보호할 수 있는 역할을 하며, 실리콘 산화막 또는 실리콘 질화막으로 이루어진 경우에만 남겨둘 수 있으며, 몰리브덴 텅스텐(MoW)으로 이루어진 경우에는 완전히 에칭해 내야한다.
도 1d를 참조하면, 상기와 같이 형성된 반도체층(140) 상에 열전달 희생층(145) 중 게이트 전극(120)과 대응되는 부분을 제외한 가장자리에 위치하며 반도체층(140)과 연결되는 소스/드레인 전극(160a,160b)를 형성하여 소스/드레인 영역(140s,140d) 및 채널 영역(140c)를 구비하는 반도체층(140)을 가지는 박막트랜지스터를 완성하였다.
게이트 전극(12)은 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo-alloy)으로 이루어진 군에서 선택되는 하나를 포함하는 것이 바람직하며, 몰리브덴-텅스텐(MoW) 합금으로 형성하는 것이 더욱 바람직하다.
그리고 게이트 절연막(130)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층으로 형성할 수 있다.
<실시예 2>
실시예 2는 실시예 1의 내용과 비교하였을 때, 게이트 전극의 위치만 상이할 뿐 그것을 제외한 것들은 실시예 1과 동일하므로, 편의를 위하여 중복되는 설명은 생략한다.
도 2a를 참조하면, 기판(100)을 형성하고, 기판(100) 상에 버퍼층(110)을 형성한다. 그리고 나서 버퍼층(110) 상에 비정질 실리콘층(140a)를 형성하고, 비정질 실리콘층(140a) 상에 열전달 희생층(145)을 형성한다. 열전달 희생층(145)은 실시예 1에서 서술한 것과 동일하게 약 50nm 내지 300nm로 형성하며, 몰리브덴텅스텐(MOW), 실리콘 산화막 또는 실리콘 질화막으로 형성한다.
그리고 나서, 실시예 1에서 서술한 레이저 조건과 동일하게 레이저를 조사하여 비정질 실리콘층(140a)을 결정화하여 다결정 실리콘층(도시하지 않음)으로 형성한다. 그리고 나서, 열전달 희생층(145)을 에칭하여 제거한다.
도 2c를 참조하면, 비정질 실리콘층(140a)을 결정화하여 형성한 다결정 실리콘층(도시하지 않음)을 패터닝하여 반도체층(140)을 형성한다.
도 2d를 참조하면, 반도체층(140) 상에 게이트 절연막(130)을 형성하고, 게이트 절연막(130) 상에 반도체층(140)에 대응하도록 게이트 전극(120)을 형성한다.
그리고 나서, 도 2e를 참조하면, 게이트 전극(120)을 포함하는 기판(100) 전면에 층간 절연막(150)을 형성한 후, 반도체층(120)의 채널 영역(120c)에 대응하는 부분을 제외한 소스/드레인 영역(120s, 120d)과 접촉하는 소스/드레인 전극(160a, 160b)을 형성하여 본원발명에 따른 바텀 게이트 구조의 박막트랜지스터를 완성하였다.
<실시예 3>
실시예 3은 실시예 1에서 서술한 바텀 게이트형 박막트랜지스터를 구비한 유기전계발광표시장치에 관한 설명으로서, 중복을 피하기 위하여 실시예 1과 중복되는 설명은 생략한다.
도 3는 본원발명에 따른 유기전계발광표시장치에 관한 단면도이다.
도 3을 참조하면, 상기 실시예 1에서 서술한 박막트랜지스터의 소스/드레인 전극(160a, 160b) 상에 보호막(170)을 형성한다.
그리고 나서, 소스/드레인 전극(160a, 160b)과 일부가 연결되는 제1 전극(180) 상에 화소를 정의하는 화소 정의막(185)를 형성하고, 제1 전극(180) 상에 유기발광층을 포함하는 유기막층(190)을 형성하고, 기판(100) 전면에 걸쳐 제2 전극(195)을 형성한다.
그리하여, 본원발명에 따른 유기전계발광표시장치를 완성한다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
도 1a 내지 도 1d는 본 발명에 따른 바텀 게이트 박막트랜지스터에 관한 단면도이고,
도 2a 내지 도 2e는 본 발명에 따른 탑 게이트 박막트랜지스터에 관한 단면도이고,
도 3은 본 발명에 따른 유기전계발광표시장치에 관한 단면도이고,
도 4는 본 발명에 따른 반도체층을 촬영한 사진이다.

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판(100)을 형성하고,
    상기 기판(100) 상에 버퍼층(110)을 형성하고,
    상기 버퍼층(110) 상에 비정질 실리콘층(140a)을 형성하고,
    상기 비정질 실리콘층(140a) 상에 몰리브덴텅스텐, 실리콘 산화물, 및 실리콘 질화물 중 어느 하나를 포함하는 열전달 희생층(145)을 형성하고,
    상기 열전달 희생층(145) 상에 532nm 파장의 그린 레이저와 808nm 파장의 다이오드 레이저 중 어느 하나의 레이저를 조사하여 상기 비정질 실리콘층(140a)을 결정화하여 다결정 실리콘층으로 형성하고,
    상기 열전달 희생층(145)을 제거하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층(140)으로 형성하고,
    상기 반도체층(140)을 포함한 기판(100) 전면에 걸쳐 게이트 절연막(130)을 형성하고,
    상기 게이트 절연막(130) 상에 게이트 전극(120)을 형성하고,
    상기 게이트 전극(120)과 절연되며, 상기 반도체층(140)과 일부가 연결되는 소스/드레인 전극(160a, 160b)을 형성하는 단계들을 포함하는 박막트랜지스터의 제조방법.
  7. 제6항에 있어서,
    상기 열전달 희생층(145)은 두께를 50nm 내지 300nm으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 삭제
  9. 제6항에 있어서,
    상기 그린 레이저는 600mJ/cm2 내지 1,000mJ/cm2의 강도로 조사되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제6항에 있어서,
    상기 다이오드 레이저는 0.25kW/㎠의 강도 및 20mm/s 내지 100mm/s의 속도로 조사되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 기판(100)을 형성하고,
    상기 기판(100) 상에 버퍼층(110)을 형성하고,
    상기 버퍼층(110) 상에 게이트 전극(120)을 형성하고,
    상기 기판(100) 상에 게이트 절연막(130)을 형성하고,
    상기 게이트 절연막(130) 상에 비정질 실리콘층(140a)을 형성하고,
    상기 비정질 실리콘층(140a) 상에 몰리브덴텅스텐, 실리콘 산화물, 및 실리콘 질화물 중 어느 하나를 포함하는 열전달 희생층(145)을 형성하고,
    상기 열전달 희생층(145) 상에 532nm 파장의 그린 레이저와 808nm 파장의 다이오드 레이저 중 어느 하나의 레이저를 조사하여 상기 비정질 실리콘층(140a)을 다결정 실리콘층으로 결정화하고,
    상기 열전달 희생층(145)의 일부 또는 전체를 제거하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층(140)으로 형성하고,
    상기 반도체층(140)의 상기 게이트 전극(120)에 대응하는 부분의 일부와 연결되는 소스/드레인 전극(160a, 160b)을 형성하는 단계들을 포함하는 박막트랜지스터의 제조방법.
  12. 제11항에 있어서,
    상기 열전달 희생층(145)은 두께를 50nm 내지 300nm으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제11항에 있어서,
    상기 그린 레이저는 600mJ/cm2 내지 1,000mJ/cm2의 강도로 조사되며, 상기 다이오드 레이저는 0.25kW/cm2의 강도 및 20mm/s 내지 100mm/s의 속도로 조사되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 기판(100)을 형성하고,
    상기 기판(100) 상에 버퍼층(110)을 형성하고,
    상기 버퍼층(110) 상에 게이트 전극(120)을 형성하고,
    상기 기판(100) 상에 게이트 절연막(130)을 형성하고,
    상기 게이트 절연막(130) 상에 비정질 실리콘층(140a)을 형성하고,
    상기 비정질 실리콘층(140a) 상에 열전달 희생층(145)을 형성하고,
    상기 열전달 희생층(145) 상에 레이저를 조사하여 상기 비정질 실리콘층(140a)을 다결정 실리콘층으로 결정화하고,
    상기 열전달 희생층(145)의 일부 또는 전체를 제거하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층(140)으로 형성하고,
    상기 반도체층(140)의 상기 게이트 전극(120)에 대응하는 부분의 일부와 연결되는 소스/드레인 전극(160a, 160b)을 형성하고,
    상기 기판(100) 전면에 걸쳐 보호막(170)을 형성하고,
    상기 보호막(170) 상에 상기 소스/드레인 전극(160a, 160b)과 일부가 연결되는 제1 전극(180)을 형성하고,
    상기 제1 전극(180) 상에 화소 정의막(185)을 형성하고,
    상기 제1 전극(180) 상에 유기막(190)을 형성하고,
    상기 기판(100) 전면에 걸쳐 제2 전극(195)을 형성하는 단계들을 포함하는 유기전계발광표시장치의 제조방법.
  15. 제14항에 있어서,
    상기 열전달 희생층(145)은 몰리브덴 텅스텐, 실리콘 질화막 또는 실리콘 산화막 중 어느 하나로 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  16. 제14항에 있어서,
    상기 열전달 희생층(145)은 두께를 50nm 내지 300nm으로 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  17. 제14항에 있어서,
    상기 레이저는 다이오드 레이저 또는 그린 레이저를 사용하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  18. 제17항에 있어서,
    상기 그린 레이저는 600mJ/cm2 내지 1,000mJ/cm2의 강도로 조사되고, 상기 다이오드 레이저는 0.25kW/cm2의 강도 및 20mm/s 내지 100mm/s의 속도로 조사되는 것을 특징으로 하는 유기전계발광표지장치의 제조방법.
KR1020080057922A 2008-06-19 2008-06-19 박막트랜지스터, 그의 제조방법 및 그를 구비하는유기전계발광표시장치의 제조방법 KR101015844B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080057922A KR101015844B1 (ko) 2008-06-19 2008-06-19 박막트랜지스터, 그의 제조방법 및 그를 구비하는유기전계발광표시장치의 제조방법
US12/453,932 US20090315034A1 (en) 2008-06-19 2009-05-27 Thin Film Transistor (TFT), method of fabricating the TFT, and Organic Light Emitting Diode (OLED) display including the TFT

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080057922A KR101015844B1 (ko) 2008-06-19 2008-06-19 박막트랜지스터, 그의 제조방법 및 그를 구비하는유기전계발광표시장치의 제조방법

Publications (2)

Publication Number Publication Date
KR20090131922A KR20090131922A (ko) 2009-12-30
KR101015844B1 true KR101015844B1 (ko) 2011-02-23

Family

ID=41430285

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080057922A KR101015844B1 (ko) 2008-06-19 2008-06-19 박막트랜지스터, 그의 제조방법 및 그를 구비하는유기전계발광표시장치의 제조방법

Country Status (2)

Country Link
US (1) US20090315034A1 (ko)
KR (1) KR101015844B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446754B2 (en) 2015-04-30 2019-10-15 Samsung Display Co., Ltd. Flexible organic light-emitting diode display and method of manufacturing the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100965259B1 (ko) 2008-12-18 2010-06-22 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101116093B1 (ko) * 2009-06-26 2012-02-21 가시오게산키 가부시키가이샤 반도체장치 및 그 제조방법과 표시장치
KR101716898B1 (ko) * 2010-06-25 2017-03-15 엘지디스플레이 주식회사 폴리 실리콘 박막트랜지스터의 제조방법
KR20150010065A (ko) * 2013-07-18 2015-01-28 삼성디스플레이 주식회사 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
CN104795429B (zh) * 2015-04-13 2017-09-01 深圳市华星光电技术有限公司 Oled显示器件
US20190140102A1 (en) * 2016-04-25 2019-05-09 Sakai Display Products Corporation Thin film transistor, display device, and thin film transistor manufacturing method
EP3631859A4 (en) 2017-06-01 2021-01-06 BOE Technology Group Co., Ltd. MATRIX SUBSTRATE, DISPLAY BOARD HAVING THIS LATEST AND METHOD OF MANUFACTURING A MATRIX SUBSTRATE

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070025670A (ko) * 2005-09-05 2007-03-08 엘지전자 주식회사 비정질 실리콘의 결정화 방법 및 박막 트렌지스터의제조방법
KR20070109873A (ko) * 2006-05-10 2007-11-15 소니 가부시끼 가이샤 박막 트랜지스터의 제조 방법, 박막 트랜지스터, 및디스플레이 장치
KR100796607B1 (ko) * 2006-08-08 2008-01-22 삼성에스디아이 주식회사 다결정 실리콘 결정화방법과 그를 이용한 박막트랜지스터의 제조 방법
KR20080010781A (ko) * 2006-07-28 2008-01-31 삼성전자주식회사 박막 트랜지스터 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059858A (ja) * 2001-08-09 2003-02-28 Sony Corp レーザアニール装置及び薄膜トランジスタの製造方法
US7023500B2 (en) * 2002-06-05 2006-04-04 Hitachi, Ltd. Display device with active-matrix transistor having silicon film modified by selective laser irradiation
KR100712101B1 (ko) * 2004-06-30 2007-05-02 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR100656495B1 (ko) * 2004-08-13 2006-12-11 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
JP2006237270A (ja) * 2005-02-24 2006-09-07 Sony Corp 薄膜半導体装置及びその製造方法と表示装置
WO2007046290A1 (en) * 2005-10-18 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070025670A (ko) * 2005-09-05 2007-03-08 엘지전자 주식회사 비정질 실리콘의 결정화 방법 및 박막 트렌지스터의제조방법
KR20070109873A (ko) * 2006-05-10 2007-11-15 소니 가부시끼 가이샤 박막 트랜지스터의 제조 방법, 박막 트랜지스터, 및디스플레이 장치
KR20080010781A (ko) * 2006-07-28 2008-01-31 삼성전자주식회사 박막 트랜지스터 제조방법
KR100796607B1 (ko) * 2006-08-08 2008-01-22 삼성에스디아이 주식회사 다결정 실리콘 결정화방법과 그를 이용한 박막트랜지스터의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446754B2 (en) 2015-04-30 2019-10-15 Samsung Display Co., Ltd. Flexible organic light-emitting diode display and method of manufacturing the same

Also Published As

Publication number Publication date
KR20090131922A (ko) 2009-12-30
US20090315034A1 (en) 2009-12-24

Similar Documents

Publication Publication Date Title
KR101015844B1 (ko) 박막트랜지스터, 그의 제조방법 및 그를 구비하는유기전계발광표시장치의 제조방법
JP4577114B2 (ja) 薄膜トランジスタの製造方法および表示装置の製造方法
US7361566B2 (en) Method of forming poly-silicon thin film transistors
US20080087895A1 (en) Polysilicon thin film transistor and method of fabricating the same
JP2006237270A (ja) 薄膜半導体装置及びその製造方法と表示装置
JP3448685B2 (ja) 半導体装置、液晶表示装置およびｅｌ表示装置
WO2016155056A1 (zh) 低温多晶硅tft基板结构及其制作方法
JP4856252B2 (ja) 薄膜トランジスタの製造方法
JP2005197656A (ja) 多結晶シリコン膜の形成方法
TWI381431B (zh) 半導體裝置及其製造方法
JP6040438B2 (ja) 薄膜形成基板及び薄膜形成方法
US9218968B2 (en) Method for forming crystalline thin-film and method for manufacturing thin film transistor
JP2009147256A (ja) ディスプレーデバイス用半導体装置の製造方法
KR101457705B1 (ko) 전자 디바이스의 제조방법
JP2004039660A (ja) 多結晶半導体膜の製造方法、薄膜トランジスタの製造方法、表示装置、およびパルスレーザアニール装置
KR101200945B1 (ko) 다결정 실리콘층의 형성 방법 및 이를 이용한 박막트랜지스터의 제조 방법
JP4035019B2 (ja) 半導体装置の製造方法
JP2006237042A (ja) レーザーアニール装置、これを用いた半導体薄膜の製造方法、および薄膜トランジスター
KR101686242B1 (ko) 박막트랜지스터 및 평판형 표시장치 제조방법
KR101075261B1 (ko) 다결정 실리콘 박막의 제조방법
KR101560398B1 (ko) 폴리실리콘 박막트랜지스터의 제조방법
KR20120068505A (ko) 적외선 레이저 장비 및 이를 이용한 어레이 기판의 제조 방법
JP2011009658A (ja) 薄膜トランジスタおよび薄膜トランジスタの製造方法、並びにその利用
JP2009224706A (ja) 半導体装置の製造方法、半導体装置
JP2003197630A (ja) 薄膜トランジスタと表示装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee