KR100282233B1 - 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 활성층과 게이트절연막 사이의 계면특성을 개선시켜 소자특성을 향상시키기 위하여, 절연기판과, 상기 절연기판 상에 소오스영역, 드레인영역 및 채널영역을 구비하여 형성된 활성층과, 상기 채널영역 상에 내부공간이 위치하도록 형성된 게이트절연막과, 상기 채널영역 상부의 상기 게이트절연막 상에 형성된 게이트전극을 포함하며, 레이저빔 조사에 의하여 결정화된 다결정 실리콘 박막으로 활성층을 형성하되, 이 활성층의 채널영역과 게이트절연막 사이에 공간을 둠으로써, 활성층의 채널영역이 게이트절연막이 직접 접촉되지 않도록 하는 구조를 가짐에 따라, 활성층과 게이트절연막의 계면특성을 개선할 수 있고, 그 결과로 박막트랜지스터의 특성을 향상시킬 수 있다.

Description

박막트랜지스터 및 그 제조방법
본 발명은 활성층의 상단에 진공층 혹은, 공기층과 같은 이상적인 절연특성을 가지는 물질층을 형성하여 소자특성을 향상시킬 수 있도록 한 박막트랜지터 및 그 제조방법에 관한 것이다.
능동매트릭스(Active Matrix)방식의 액정표시장치(LCD, Liquid Crystal Display)의 핵심제조기술 중 하나인 화소부를 구성하는 박막트랜지스터(TFT, Thin Film Transistor)에는 현재 양산에서 저온공정이 가능하고 대면적 증착이 용이한 비정질 실리콘을 활성층으로 사용하고 있다. 그러나, 현재는 구동회로부와 화소부의 동시 집적이 요구되고 있는 추세에 있다. 빠른 동작속도를 요구하는 소자를 위해서는 비정질 실리콘의 전기적 이동도는 한계가 있다. 따라서, 이에 대한 대처방안으로 전기적 이동도가 우수한 저온 다결정 실리콘 박막트랜지스터 제조 기술에 대한 연구에 관심이 모아지고 있다.
다결정 실리콘 박막을 형성하는 방법은 다결정 상태로 증착하는 고온공정방법과 저온에서 비정질 상태로 증착한 후 후처리를 통하여 다결정 상태로 결정화하는 저온공정방법이 있다. 후자의 경우에는 350℃ 내외에서 비정질 실리콘 박막을 증착하고, 레이저 등의 에너지를 사용하여 비정질 실리콘 박막을 결정화한다. 실리콘의 결정화는 실리콘 그레인(grain)을 성장시키는 방식으로 진행된다. 실리콘 그레인은 근처의 그레인들과 충돌하면서 성장을 멈추는데, 이 과정에서 그레인과 그레인은 그레인 바운더리를 만든다.
도 1a부터 도 1d는 종래 기술에 의한 박막트랜지스터의 제조공정을 나타낸 도면이다.
도 1a를 참조하면, 절연기판(100) 상에 실리콘 산화막 혹은 실리콘 질화막으로 완충막(10)을 형성한 다음, 완충막(10) 상에 비정질 실리콘 박막을 증착한다. 이후에, 레이저 에너지를 사용하여 비정질 실리콘 박막을 결정화한 후, 결정화된 실리콘 박막을 사진식각하여 활성층(12)을 형성한다.
도 1b를 참조하면, 활성층(12) 상에 절연막과 도전층을 연속적으로 증착한 다음, 도전층을 사진식각하여 게이트전극(15)을 형성하고, 게이트전극(15)을 마스크로하여 절연막을 식각하여 게이트절연막(13)을 형성한다.
도 1c를 참조하면, 노출된 기판의 전면에 불순물 도핑공정을 진행하여 활성층(12)에 불순물영역인 소오스영역(12S)과 드레인영역(12D)을 형성한다. 미설명도면부호(12C)는 채널영역을 나타낸다.
도 1d를 참조하면, 기판의 노출된 전면에 보호막(16)을 증착하고, 보호막(16)을 사진식각하여 소오스영역(12S)과 드레인영역(12D)의 일부를 노출시키는 콘택홀을 형성한다. 이어서, 기판의 노출된 전면에 도전층을 증착하고 사진식각하여 소오스전극(17S)과 드레인전극(17D)을 형성한다.
언급한 바와 같이, 다결정 실리콘 박막은 저온에서 절연기판 상에 비정질 실리콘 박막을 증착하고, 비정질 실리콘 박막에 레이저빔을 조사하여 다결정 실리콘 박막으로 결정화하여 형성한다.
비정질 실리콘 박막에 레이저빔이 조사되면, 빔의 대부분의 에너지는 비정질 실리콘 박막에 흡수되어 실리콘 박막을 선택적으로 혹은, 전부 액화시킨다. 액화된 실리콘은 곧 냉각되는데, 이 과정에서 잔존하는 실리콘 입자 혹은, 생성되는 실리콘 입자가 결정핵으로 작용하여 실리콘 그레인이 성장하는 방식으로 실리콘의 결정화가 이루어진다. 실리콘 그레인의 성장은 그레인과 그레인이 충돌하면서 그레인 바운더리를 이루면서 정지된다.
다결정 실리콘 박막에서의 그레인 바운더리의 존재는 박막 표면에 돌출부가 되어 매끄럽지 않은 거친 표면을 만든다. 따라서, 표면이 평탄하지 않은 활성층이 형성되고, 그에 따라 활성층과 활성층에 접촉하는 게이트절연막은 불량한 계면특성을 가지게 된다. 이러한 활성층과 게이트절연막의 불량한 계면특성은 박막의 브레이크다운(breakdown), 플랫밴드 이동(flat band shift) 및 에스 팩터(s-factor) 치의 증가를 야기하면서 박막트랜지스터의 특성불량을 야기시킨다.
본 발명은 상기 종래 기술에 따른 문제점을 해결하는 박막트랜지스터 및 그 제조방법을 제공하고자 한다.
본 발명은 활성층 특히, 채널영역과 게이트절연막 사이에 공간을 형성함으로써, 활성층과 게이트절연막 사이의 계면특성을 개선시켜 소자특성을 향상시키는 박막트랜지스터 및 그 제조방법을 제공하고자 한다.
상기 목적을 위한 본 발명은 절연기판과, 상기 절연기판 상에 소오스영역, 드레인영역 및 채널영역을 구비하여 형성된 활성층과, 상기 채널영역 상에 내부공간이 위치하도록 형성된 게이트절연막과, 상기 채널영역 상부의 상기 게이트절연막 상에 형성된 게이트전극을 포함하는 박막트랜지스터이다.
또한, 본 발명은 절연기판 상에 활성층을 형성하는 단계와, 상기 활성층 상에 내부공간이 위치하는 게이트절연막 및 상기 게이트절연막 상에 위치하는 게이트전극을 형성하는 단계와, 상기 활성층을 포함하는 기판의 노출된 전면에 불순물 도핑공정을 진행하여 상기 활성층에 소오스영역과 드레인영역을 형성하는 단계를 포함하는 박막트랜지스터 제조방법이다.
도 1a부터 도 1d는 종래 기술에 의한 박막트랜지스터 제조공정도
도 2a부터 도 2g는 본 발명의 제 1 실시예에 따른 박막트랜지스터 제조공정도
도 3부터 도 5는 본 발명의 제 1 실시예에 따른 박막트랜지스터와 종래 기술에 따른 박막트랜지스터의 특성을 물리적특성을 비교하여 나타낸 도표들
도 6a부터 6c는 본 발명의 제 2 실시예에 따른 박막트랜지스터 제조공정도
도 7은 본 발명의 제 3 실시예에 따른 박막트랜지스터의 제조공정에 의하여 제조된 결과의 박막트랜지스터 구조를 나타낸 단면도
이하, 하기 실시예와 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.
도 2a부터 도 2e는 본 발명의 제 1 실시예에 따른 박막트랜지스터 제조공정을 나타낸 것이다. 도면에서 좌측은 제조단면도를 나타낸 것이고, 우측은 좌측 단면구조에 따른 평면도를 나타낸 것이다.
도 2a를 참조하면, 절연기판(200) 상에 완충막(20)을 3000∼4000Å의 두께로 형성하고, 완충막(20) 상에 다결정 실리콘 상태의 활성층(21)을 500∼1000Å의 두께로 형성한다.
절연기판(200)은 광투과성이 있는 유리기판 혹은 석영기판 등을 사용할 수 있다.
활성층(21)은 완충막(20) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposition)등의 증착기술을 이용하여 비정질 실리콘 박막을 증착한 후, 레이저빔 조사를 통하여 실리콘 그레인을 성장시킴으로써 비정질 실리콘 박막을 결정화시킨 다음, 결정화된 다결정 실리콘 박막을 사진식각하여 형성할 수 있다.
완충막(20)은 비정질 실리콘 박막을 결정화하는 과정에서 절연기판(200)의 불순물이 실리콘 박막에 침투하여 실리콘 박막의 결정 특성에 불량을 일으키는 것을 방지하기 위하여 형성한다. APCVD 혹은, PECVD에 의하여 실리콘 산화막 혹은 실리콘 질화막을 증착하여 형성할 수 있다.
도 2b를 참조하면, 활성층(21) 상에 공간을 정의하는 공간 형성용 물질층(23)을 200∼300Å두께로 형성한다.
본 발명은 결정화된 다결정 실리콘 박막으로 형성된 활성층(20)의 거친 표면으로 야기되는 활성층(20)과 게이트절연막의 계면특성 불량을 방지하기 위한 것이다. 따라서, 박막트랜지스터의 특성을 개선시키기 위해서는 활성층(20)의 채널영역과 게이트절연막의 계면특성을 개선시키는 것이 바람직하다. 따라서, 공간 형성용 물질층(23)을 채널영역이 될 활성층(21) 부분 상에 위치시키는 것이 유리하다.
공간 형성용 물질층(23)은 Mo, Cu, Al 혹은 Ta과 같은 통상의 금속물질을 노출된 전면에 증착한 후, 사진식각하여 형성할 수 있다. 공간 형성용 물질층(23)은 활성층(21)과 게이트절연막 사이에 공간을 만들기 위하여 형성하는 것이므로, 활성층(21)과 게이트절연막에 식각선택성이 있는 에천트로 제거될 수 있는 물질이라면 제한을 받지 않는다.
이 때, 공간 형성용 물질층(23)의 측면을 수직으로 혹은, 경사지게 형성할 수 있다. 공간 형성용 물질층(23)의 측면을 경사지게 형성하는 경우에는 후속층 예를 들어, 게이트절연막에 스트레쓰(stress)를 주지 않을 정도의 경사도를 주는 것이 유리하다.
도 2c를 참조하면, 노출된 기판의 전면에 게이트절연막(24)을 1000∼2000Å의 두께로 증착하고, 게이트절연막(24)을 사진식각하여 공간 형성용 물질층(23)을 노출시키는 에칭홀(H)을 형성한다. 에칭홀(H)은 공간 형성용 물질층(23)만을 제거하는 에천트가 침투하는 부분이므로, 하나 혹은, 둘 이상으로 형성할 수 있다. 이 때, 에칭홀을 둘 이상으로 형성할 경우에는 하나인 경우보다 에천트가 빠르게 침투되어 공간 형성용 물질층(23)을 빠르게 제거할 수 있다.
도 2d를 참조하면, 공간형성용 물질층(23)을 선택적으로 제거하는 에천트를 사용하여 에칭홀(H)을 통하여 노출된 공간 형성용 물질층(23)을 제거함으로써 활성층(21)과 게이트절연막(24) 사이에 공간(25)을 형성한다.
공간 형성용 물질층(23)은 게이트절연막(24)과 활성층(21)에 둘러싸여 있다. 따라서, 공간 형성용 물질층(23)만을 제거하기 위해서는 공간 형성용 물질층(23)에 식각선택이 높은 에천트를 사용하는 것이 유리하다. 이 에천트에 의하여 공간층 형성용 물질층(23)만이 제거되고, 게이트절연막(24)과 활성층(21)에 둘러싸인 공간(25)이 안정적으로 마련된다.
도 2e를 참조하면, 절연막(24) 상에 2500∼3500Å의 두께의 게이트전극(27)을 형성한다.
게이트전극(27)은 노출된 기판의 전면에 Mo, Cu, Al, Ta등과 같은 통상의 도전층을 증착한 다음, 사진식각하여 형성할 수 있다. 이 때, 게이트전극(27)이 공간(25)의 위치에서 크게 벗어나지 않게 공간(25)에 중첩되게 형성한다. 그런데, 실지 소작 제작시에는 도면에 보인 바와 같이, 게이트전극(27)을 공간(25)과 정확하게 중첩시키는 것이 유리하다.
도 2f를 참조하면, 노출된 기판의 전면에 불순물 도핑공정을 진행하여 활성층(21)에 소오스영역(21S)과 드레인영역(21D)을 형성한다. 이 때, 소오스영역(21S)과 드레인영역(21D)의 상단에 게이트절연막(24)이 위치하므로, 불순물 도핑시, 불순물의 가속압력을 적절하게 조절한다.
활성층(21)에서 소오스영역(21S)과 드레인영역(21D) 사이에는 채널영역(21C)이 정의된다. 본 발명에 따른 박막트랜지스터는 채널영역(21C) 상에 공간(25)이 위치하는 구조를 보인다.
도 2g를 참조하면, 노출된 기판의 전면에 보호막(28)을 증착한다. 이후에 절연물질인 보호막(28)과 게이트절연막(24)을 사진식각하여 소오스영역(21S)과 드레인영역(21D)을 각각 노출시키는 콘택홀(C)을 형성한다. 이어서, 노출된 전면에 도전층을 증착한 후, 사진식각하여 소오스영역(21S)에 연결되는 소오스전극(29S)과 드레인영역(21D)에 연결되는 드레인전극(29D)을 형성한다.
상술한 구조에 의하면, 활성층(21)의 채널영역(21C) 상에 공간(25)이 위치하고, 공간(25) 상부에 게이트전극(27)이 위치한다. 즉, 활성층(21)의 채널영역(21C)이 공간(25)과 접촉된다. 공간(25)은 트랩(trap)이 거의 없고, 활성층과의 계면특성에 전혀 영향을 주지 않는 이상적인 절연층이다. 따라서, 본 발명에 따른 박막트랜지스터는 활성층(21)의 채널영역(21C)의 계면특성을 이상적으로 개선시킬 수 있는 것이다.
도 3부터 도 5는 본 발명의 제 1 실시예에 의하여 제조된 박막트랜지스터의 소자특성을 설명하기 위한 도표이다. 드레인전압이 10V인 상태에서의 게이트전압에 따른 드레인전류치를 본 발명에 의하여 제조된 박막트랜지스터와 종래 기술에 의한 박막트랜지스터를 비교하여 나타낸 것이다. 도 3부터 도 5는 박막트랜지스터의 크기를 W/L = 15/10, 8/10 및 3/10로 달리하여 얻은 결과를 각각 나타낸다.
본 발명에 따른 박막트랜지스터는 종래 기술에 의한 박막트랜지스터 보다 문턱전압의 이동치가 더 작고, s-factor치가 더 작으며, 플랫밴드이동(flat band shift) 경향이 더 작다. 따라서, 본 발명에 따른 박막트랜지스터가 종래 기술에 의한 박막트랜지스터보다 박막트랜지스터 특성이 우수함을 확인할 수 있다.
도 6a부터 도 6c는 본 발명의 제 2 실시예에 따른 박막트랜지스터의 제조공정을 나타낸 것이다. 본 발명의 제 2 실시예에서는 에칭홀과 콘택홀을 한 번의 식각공정에 의하여 동시에 형성한다. 설명의 편의를 위하여, 본 발명의 제 1 실시예의 요소와 동일한 것에는 동일 부호를 표시하였다.
도 6a를 참조하면, 절연기판(200) 상에 완충막(20)을 형성하고, 완충막(20) 상에 공간 형성용 물질층(23)을 형성하고, 노출된 기판의 전면에 게이트절연막(24)을 증착한다. 여기까지의 공정은 본 발명의 제 1 실시예와 동일하다.
이어서, 게이트절연막(24)을 사진식각하여 공간 형성용 물질층(23)의 일부를 노출시키는 에칭홀(H)과 활성층(21)의 소오스영역과 드레인영역이 될 부분을 각각 노출시키는 콘택홀(C)을 동시에 형성한다.
도 6b를 참조하면, 공간 형성용 물질층(25)을 선택적으로 제거하는 에천트를 사용하여 에칭홀(H)에 노출된 공간 형성용 물질층(25)을 제거함으로써, 활성층(21)과 게이트절연막(24) 사이에 공간(25)을 형성한다. 이 에천트는 언급한 바와 같이 공간 형성용 물질층(23)만을 선택적으로 제거한다.
도 6c를 참조하면, 게이트절연막(24)을 포함하는 기판의 노출된 전면에 도전층을 증착하고 사진식각하여 게이트전극(27)을 형성한다. 이어서, 노출된 기판의 전면에 불순물 도핑공정을 진행하여 활성층(21)에 소오스영역(21S)과 드레인영역(21D)을 형성한다. 활성층(21)에서 소오스영역(21S)과 드레인영역(21D) 사이에는 채널영역(21C)이 정의된다.
그 다음, 본 발명의 제 1 실시예에서 설명한 바와 같이, 보호막(28)을 증착하고, 보호막(28)을 사진식각하여 소오스영역(21S)과 드레인영역(21D)을 노출시킨다. 그 다음, 노출된 소오스영역(21S)과 드레인영역(21D)에 각각 연결되는 소오스전극(29S)과 드레인전극(29D)을 형성하여 도 2f에 보인 바와 같은 구조를 가지는 박막트랜지스터를 제조한다.
도 7은 본 발명의 제 3 실시예에 따른 박막트랜지스터의 제조공정에 의하여 제조된 결과의 박막트랜지스터 구조를 나타낸 것이다. 본 발명의 제 3 실시예에서는 게이트절연막이 공간만을 덮을 수 있도록 게이트절연막을 선택적인 형상으로 형성되어 있는 박막트랜지스터를 보인다. 설명의 편의를 위하여, 본 발명의 제 1 실시예의 요소와 동일한 것에는 동일 부호를 표시하였다.
본 발명의 제 1 실시예와 동일하게 박막트랜지스터 제조공정을 진행하되, 게이트전극(27)을 형성하는 공정(도 2e참조) 다음에, 공간(25)만을 둘러싸는 게이트절연막(24)의 형상을 마련하도록 게이트절연막을 형성한 다음, 다시 본 발명의 제 1 실시예와 동일하게 후속공정을 진행하면 도면에 보인 바와 같은 구조의 박막트랜지스터를 마련할 수 있다.
다른 방법으로, 본 발명의 제 2 실시예와 동일하게 박막트랜지스터 제조공정을 진행하되, 에칭홀(H)과 콘택홀(C)을 형성하기 위하여 게이트절연막(24)을 사진식각하는 공정(도 6a참조)시에, 콘택홀(H) 대신에 공간만을 둘러싸는 게이트절연막(24)의 형상이 마련될 수 있도록 게이트절연막(24)을 사진식각한 다음, 다시 본 발명의 제 2 실시예와 동일하게 후속공정을 진행하면 도면에 보인 바와 같은 구조의 박막트랜지스터를 마련할 수 있다.
상기 두 공정에서의 불순물 도핑공정시에, 소오스영역(21S)과 드레인영역(21D)에만 불순물이 도핑되도록 불순물 가속압력을 조절할 경우에는 소오스영역(21S)과 채널영역(21C)의 사이, 혹은 채널영역(21C)과 드레인영역(21D)의 사이에 오프셋영역(21F)이 형성된다.
또한, 소오스영역(21S)과 드레인영역(21D)에는 불순물이 고농도로 도핑되게 하고, 상기에서 오프셋영역(21F)이라고 정의된 부분에는 불순물이 저농도로 도핑되도록 불순물 가속압력을 조절할 경우에는 상기 구조에서 오프셋영역(21F) 대신 엘디디영역을 형성할 수 있다.
상술한 바와 같이, 본 발명은 레이저빔 조사에 의하여 결정화된 다결정 실리콘 박막으로 활성층을 형성하되, 이 활성층의 채널영역과 게이트절연막 사이에 공간을 둠으로써, 활성층의 채널영역이 게이트절연막이 직접 접촉되지 않도록 하는 구조를 가진다. 따라서, 본 발명은 활성층과 게이트절연막의 계면특성을 개선할 수 있고, 그 결과로 박막트랜지스터의 특성을 향상시킬 수 있다.

Claims (18)

  1. 절연기판과,
    상기 절연기판 상에 소오스영역, 드레인영역 및 채널영역을 구비하여 형성된 활성층과,
    상기 채널영역 상에 내부공간이 위치하도록 형성된 게이트절연막과,
    상기 채널영역 상부의 상기 게이트절연막 상에 형성된 게이트전극을 포함하는 박막트랜지스터.
  2. 청구항 1에 있어서,
    상기 내부공간의 측면은 경사지게 형성된 박막트랜지스터.
  3. 청구항 1에 있어서,
    상기 게이트절연막이 상기 활성층 전면을 덮도록 형성된 박막트랜지스터.
  4. 청구항 1에 있어서,
    상기 게이트절연막이 상기 공간부만을 덮도록 형성된 박막트랜지스터.
  5. 청구항 3 또는, 청구항 4에 있어서,
    상기 게이트전극은 상기 공간부에 중첩되도록 형성된 박막트랜지스터.
  6. 청구항 3에 있어서,
    상기 게이트전극 및 상기 게이트절연막을 덮는 보호막과,
    상기 보호막과 상기 게이트절연막에 상기 소오스영역과 드레인영역을 노출시키도록 형성된 콘택홀과,
    상기 노출된 소오스영역에 연결된 소오스전극과 상기 노출된 드레인영역에 연결된 드레인전극을 더 포함하는 박막트랜지스터.
    상기 게이트절연막이 상기 활성층 전면을 덮도록 형성된 박막트랜지스터.
  7. 청구항 4에 있어서,
    상기 게이트절연막 하단에 접촉하는 상기 활성층 부분은 상기 소오스영역 및 드레인영역보다 고저항을 가지는 고저항영역이 형성된 박막트랜지스터.
  8. 청구항 7에 있어서,
    상기 고저항영역은 오프셋영역인 박막트랜지스터.
  9. 청구항 7에 있어서,
    상기 고저항영역은 엘디디영역인 박막트랜지스터.
  10. 청구항 8에 있어서,
    상기 게이트전극, 상기 게이트절연막 및 상기 활성층을 덮는 보호막과,
    상기 보호막에 상기 소오스영역과 드레인영역을 노출시키도록 형성된 콘택홀과,
    상기 노출된 소오스영역에 연결된 소오스전극과 상기 노출된 드레인영역에 연결된 드레인전극을 더 포함하는 박막트랜지스터.
  11. 절연기판 상에 활성층을 형성하는 단계와,
    상기 활성층 상에 내부공간이 위치하는 게이트절연막 및 상기 게이트절연막 상에 위치하는 게이트전극을 형성하는 단계와,
    상기 활성층을 포함하는 기판의 노출된 전면에 불순물 도핑공정을 진행하여 상기 활성층에 소오스영역과 드레인영역을 형성하는 단계를 포함하는 박막트랜지스터 제조방법.
  12. 청구항 11에 있어서,
    상기 내부공간은 측면을 경사지게 형성하는 박막트랜지스터 제조방법.
  13. 청구항 11에 있어서,
    상기 내부공간, 게이트절연막 및 게이트전극을 형성하는 방법은,
    상기 활성층 상에 공간 형성용 물질층을 형성하는 단계와,
    상기 공간 형성용 물질층을 포함하는 기판의 노출된 전면을 덮는 게이트절연막을 형성하는 단계와,
    상기 게이트절연막에 상기 공간 형성용 물질층의 일부를 노출시키는 에칭홀을 형성하는 단계와,
    상기 에칭홀에 의하여 노출된 상기 공간 형성용 물질층을 에천트를 사용하여 제거하여 상기 활성층 상에 상기 게이트절연막으로 둘러싸는 내부공간을 형성하는 단계와,
    상기 게이트절연막 상에 게이트전극을 형성하는 단계를 포함하는 박막트랜지스터 제조방법.
  14. 청구항 13에 있어서,
    상기 게이트절연막이 상기 내부공간을 둘러싸는 부분만 남도록 상기 게이트절연막을 사진식각하는 단계를 더 포함하는 박막트랜지스터 제조방법.
  15. 청구항 14에 있어서,
    상기 불순물 도핑공정시, 불순물 주입에너지를 조절하여 상기 남겨진 게이트절연막 하단의 활성층 부분에 상기 소오스영역 및 드레인영역보다 고저항을 가지는 고저항영역을 함께 형성하는 박막트랜지스터 제조방법.
  16. 청구항 13에 있어서,
    상기 에칭홀을 형성하는 공정시, 상기 활성층의 소오스영역과 드레인영역이 될부분을 노출시키는 콘택홀을 함께 형성하는 박막트랜지스터 제조방법.
  17. 청구항 11에 있어서,
    상기 내부공간, 게이트절연막 및 게이트전극을 형성하는 방법은,
    상기 활성층 상에 공간 형성용 물질층을 형성하는 단계와,
    상기 공간 형성용 물질층을 포함하는 기판의 노출된 전면을 덮는 게이트절연막을 형성하는 단계와,
    상기 게이트절연막을 상기 공간 형성용 물질층을 덮는 부분만이 남겨지되, 상기 공간 형성용 물질층의 일부를 노출시키는 에칭홀이 형성되도록 선택적으로 식각하는 단계와,
    상기 에칭홀에 의하여 노출된 상기 공간 형성용 물질층을 에천트를 사용하여 제거하여 상기 활성층 상에 상기 게이트절연막으로 둘러싸는 내부공간을 형성하는 단계와,
    상기 게이트절연막 상에 게이트전극을 형성하는 단계를 포함하는 박막트랜지스터 제조방법.
  18. 청구항 17에 있어서,
    상기 불순물 도핑공정시, 불순물 주입에너지를 조절하여 상기 남겨진 게이트절연막 하단의 활성층 부분에 상기 소오스영역 및 드레인영역보다 고저항을 가지는 고저항영역을 함께 형성하는 박막트랜지스터 제조방법.
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