JPH08148688A - 薄膜半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】フォトリソグラフィ法の使用回数が少なくて済
む薄膜半導体装置の製造方法、及びその製造方法により
製造された低コストの薄膜半導体装置を提供する。 【構成】絶縁性基板１上に、少なくとも、動作層２及び
ソース・ドレイン領域３を有する非単結晶シリコン膜
と、非単結晶シリコン膜の上に形成されたゲート絶縁膜
４と、中間にゲート絶縁膜４を介して動作層２の上に形
成されたゲート電極膜５とから成る素子領域を有する薄
膜半導体装置において、上記の素子領域が、環状の平面
形状を含む平面形状を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶ディスプレイ、イメ
ージセンサ等に用いられる、薄膜半導体装置及びその製
造方法に関する。

【０００２】

【従来の技術】多結晶シリコン（ｐｏｌｙ−Ｓｉ）薄膜
トランジスタ（ＴＦＴ）は、安価なガラス基板上に形成
することができるため、液晶ディスプレイのアクティブ
マトリクス素子として広く用いられている。さらにｐｏ
ｌｙ−Ｓｉ ＴＦＴは、電流駆動能力が比較的高いこと
から、周辺駆動回路へも適用できるという利点があり、
従来よりも安価に液晶ディスプレイを形成することがで
きる。

【０００３】ＴＦＴには、多結晶シリコン（ｐｏｌｙ−
Ｓｉ）ＴＦＴと、非晶質（ａ−Ｓｉ）ＴＦＴとがある
が、ｐｏｌｙ−Ｓｉ ＴＦＴをアクティブマトリックス
素子として用いる場合、オフ電流が大きいため、ディス
プレイの表示性能として重要な、画素電位保持特性が、
あまり良好ではないという欠点がある。ｐｏｌｙ−Ｓｉ
ＴＦＴのオフ電流を低減する手法としては、動作層と
ソース・ドレイン領域の間にオフセット領域を形成し電
界強度を緩和する、いわゆるオフセット構造のＴＦＴを
形成する方法が知られている。

【０００４】図２８に、従来のオフセット構造ＴＦＴの
縦断面構造の一例を示す（特開平４−３１３２４０号公
報参照）。図２８に示すように、絶縁性基板１上に、動
作層２、オフセット領域１３及びソース・ドレイン領域
３が形成されており、更に、動作層２、オフセット領域
１３、ソース・ドレイン領域３の上部に第１のゲート絶
縁膜４ａが形成され、また、第１のゲート絶縁膜４ａの
上部の、動作層２、オフセット領域１３の上部領域に第
２のゲート絶縁膜４ｂが形成されている。更に、第２の
ゲート絶縁膜４ｂの上部の動作層２の上部領域にゲート
電極５が形成されている。更に、これらを覆う層間絶縁
膜６が形成され、ソース・ドレイン配線７、パシベーシ
ョン層９が形成されてオフセット構造ＴＦＴが構成され
ている。

【０００５】図２９は、従来のオフセット構造ＴＦＴの
製造方法の主要工程における縦断面図である。図２９を
参照しながら、オフセット構造ＴＦＴの製造方法を説明
すると、図２９（ａ）に示すように、絶縁性基板１上
に、例えばｐｏｌｙ−Ｓｉ膜を堆積し、これをフォトリ
ソグラフィ法によりパターニングして島状の半導体膜２
を形成する。これを覆うように第１のゲート絶縁膜４
ａ、第２のゲート絶縁膜４ｂを堆積し、更に電極膜を堆
積しフォトリソグラフィ法によりパターニングしてゲー
ト電極５を形成する。

【０００６】次に、図２９（ｂ）に示すように、フォト
リソグラフィ法によって、ゲート電極５を覆うようにレ
ジスト１０を形成した後、第２のゲート絶縁膜４ｂをエ
ッチングして除去する。次に、図２９（ｃ）に示すよう
に、不純物を導入してソース・ドレイン領域３を形成す
る。この際に、第２のゲート絶縁膜４ｂに覆われている
半導体膜には不純物が導入されないので、オフセット領
域１３が形成される。

【０００７】次に、図２９（ｄ）に示すように、レジス
トを剥離した後、層間絶縁膜６を堆積する。続いて、図
２８に示すように、フォトリソグラフィ法によりコンタ
クトホールを開口し、電極膜を着膜し、フォトリソグラ
フィ法によりパターニングして、ソース・ドレイン配線
７を形成し、パシベーション層９を着膜することによ
り、オフセット構造ＴＦＴが完成する。

【０００８】しかしながら、この製造方法の場合、図２
８に示す状態にいたる迄の間にフォトリソグラフィ法が
５回使用されている。フォトリソグラフィ法の装置、材
料のコストが高いため、ＴＦＴの製造コストに占めるフ
ォトリソグラフィ関係のコストの比率は極めて大きい。
従って、ＴＦＴを低コストで製造するには、フォトリソ
グラフィ法の使用回数を減少することが必要である。

【０００９】また、オフセット構造のｐｏｌｙ−Ｓｉ
ＴＦＴ以外に、ＴＦＴのオフ電流を低減する手法とし
て、動作層とソース・ドレイン領域の間に低濃度不純物
領域を形成し電界強度を緩和するいわゆるＬＤＤ（Ligh
tly Doped Drain ）構造ＴＦＴを形成する方法も知られ
ている。図３０に、従来のＬＤＤ構造ＴＦＴの一例とし
て、特開平２−１５９７３０号公報に開示された縦断面
構造を示す。

【００１０】図３０に示すように、絶縁性基板１上に、
動作層２、低濃度不純物領域１４及びソース・ドレイン
領域３が形成されており、更に、動作層２と低濃度不純
物領域１４の上部にゲート絶縁膜４が形成されている。
更に、ゲート絶縁膜４の上部の、動作層２の上部領域に
ゲート電極５が形成されている。更に、これらを覆う層
間絶縁膜６が形成され、ソース・ドレイン配線７、パシ
ベーション層９が形成されてＬＤＤ構造ＴＦＴが構成さ
れている。

【００１１】図３１は、従来のＬＤＤ構造ＴＦＴの製造
方法の主要工程における縦断面図である。図３１を参照
しながら、ＬＤＤ構造ＴＦＴの製造方法を説明すると、
図３１（ａ）に示すように、絶縁性基板１上に、例えば
ｐｏｌｙ−Ｓｉ膜を堆積し、これをフォトリソグラフィ
法によりパターニングして島状の半導体膜２を形成す
る。これを覆うように第１のゲート絶縁膜４を堆積し、
更に電極膜を堆積しフォトリソグラフィ法によりパター
ニングしてゲート電極５を形成する。その後、低濃度の
不純物を半導体膜に導入して低濃度不純物領域１４を形
成する。

【００１２】次に、図３１（ｂ）に示すように、フォト
リソグラフィ法によって、ゲート電極５を覆うようにレ
ジスト１０を形成した後、ゲート絶縁膜４をエッチング
して除去する。レジストを剥離した後、不純物を低濃度
不純物領域１４に導入してソース・ドレイン領域３を形
成する。次に、図３１（ｃ）に示すように、層間絶縁膜
６を堆積する。

【００１３】続いて、図３０に示すように、フォトリソ
グラフィ法によりコンタクトホールを開口し、電極膜を
着膜し、フォトリソグラフィ法によりパターニングし
て、ソース・ドレイン配線７を形成し、パシベーション
層９を着膜することにより、ＬＤＤ構造のＴＦＴが完成
する。しかしながら、この製造方法の場合も、前述の、
オフセット構造ＴＦＴの場合と同様、図３０に示す状態
にいたる迄の間にフォトリソグラフィ法が５回使用され
ている。ＬＤＤ構造のＴＦＴの製造コストも、オフセッ
ト構造ＴＦＴの場合と同様、低コストで製造するには、
フォトリソグラフィ法の使用回数を減少することが必要
である。

【００１４】更に、ｐｏｌｙ−Ｓｉ ＴＦＴと並んで、
ａ−Ｓｉ ＴＦＴについても、低コスト化研究が盛んに
行われているが、ｐｏｌｙ−Ｓｉ ＴＦＴの場合と同
様、フォトリソグラフィ法の使用回数を低減することが
最も有効なコストを低減法である。

【００１５】フォトリソグラフィ法の使用回数を低減す
ることによりａ−Ｓｉ ＴＦＴを低コスト化する方法と
しては、例えば逆スタガ型の構造または順スタガ型の構
造のＴＦＴにおいて従来いくつかの方法が提案されてい
る。図３２は、逆スタガ型ＴＦＴの従来例の縦断面構造
を示す（特開平２−２５００３７号公報参照）。

【００１６】図３２を参照しつつ、逆スタガ型ＴＦＴに
ついて説明する。図３２に示すように、絶縁性基板１上
にゲート電極５が形成されており、それを覆うようにゲ
ート絶縁膜４が形成されている。更にその上に、動作層
２が形成され、その両端上部にオーミック層１５、動作
層２との間にオーミック層１５をはさむと共に動作層２
の両端に広がるソース・ドレイン領域３が形成されてい
る。更にこれらを覆う層間絶縁膜６が形成され、ソース
・ドレイン配線７が形成され、その上にパシベーション
膜９が形成されている。

【００１７】次に、図３３を参照しつつ、この逆スタガ
型ＴＦＴの製造方法について説明する。先ず、図３３
（ａ）に示すように、絶縁性基板１上に電極膜を着膜
し、バターニングによりゲート電極５を形成する。次
に、図３３（ｂ）に示すように、ゲート絶縁膜４、動作
層２用の半導体膜、オーミック層１５を堆積する。これ
をポジレジストを用いて裏面から露光するフォトリソグ
ラフィ法によりパターニングし、動作層２を形成する。

【００１８】次に、図３３（ｃ）に示すように、レジス
ト層１０を剥離した後、これらを覆うように電極層を着
膜し、これをフォトリソグラフィ法によりパターニング
して、ソース・ドレイン領域３を形成し、ソース領域と
ドレイン領域の間に露出しているオーミック層１５と動
作層２の表面をエッチングにより除去して、ソース領域
とドレイン領域とを分離する。

【００１９】次に、図３３（ｄ）に示すように、絶縁膜
６を堆積し、フォトリソグラフィ法によりコンタクトホ
ールを開口し、電極用材料を着膜した後、フォトリソグ
ラフィ法によるパターニングによって電極７を形成し、
その上にパシベーション層９を着膜することにより、図
３２に示す逆スタガ型ＴＦＴが完成する。この製造方法
によれば、図３２に示す状態に至る迄の間のフォトリソ
グラフィ法の使用回数は５回である。

【００２０】更に、ａ−Ｓｉ ＴＦＴのもう一つのタイ
プの順スタガ型ＴＦＴについて説明する。図３４は、順
スタガ型ＴＦＴの従来例の縦断面構造を示す（特開昭６
２−８１０６４号公報参照）。図３４を参照しつつ、順
スタガ型ＴＦＴについて説明する。図３４に示すよう
に、絶縁性基板１上に、その表面がオーミック層１５と
なっているソース・ドレイン領域３が形成されており、
その間に動作層２、ゲート絶縁膜４、ゲート電極５が積
層して形成されている。更に、これらを覆う層間絶縁膜
６、ソース・ドレイン配線７、パシベーション層９が形
成されている。

【００２１】次に、図３５を参照しつつ、この順スタガ
型ＴＦＴの製造方法について説明する。先ず、図３５
（ａ）に示すように、絶縁性基板１上に、例えばａ−Ｓ
ｉ膜を堆積し、これをフォトリソグラフィ法によりパタ
ーニングし、ソース・ドレイン領域３を形成する。

【００２２】次に、図３５（ｂ）に示すように、これを
Ｐイオンを含むプラズマで処理することにより表面にオ
ーミック層１５を形成し、更に、半導体膜１１、ゲート
絶縁膜４、電極膜１２を堆積する。更にフォトリソグラ
フィ法により半導体膜１１、ゲート絶縁膜４、電極膜１
２をパターニングし、動作層２、ゲート絶縁膜４及びゲ
ート電極５を形成する。

【００２３】続いて、図３４に示すように、層間絶縁膜
６を堆積し、コンタクトホールをフォトリソグラフィ法
により開口し、電極膜を着膜し、フォトリソグラフィ法
によってパターニングし、ソース・ドレイン配線７を形
成し、パシべーション層９を着膜することにより、順ス
タガ型ＴＦＴが完成する。この製造方法によれば、図３
４に示す状態に至る迄の間のフォトリソグラフィ法の使
用回数は、前述の逆スタガ型ＴＦＴの例より１回少な
い、４回となる。

【００２４】しかしながら、更に低コスト化するために
は、更にフォトリソグラフィ法の使用回数を低減するこ
とが望まれる。また、上記のａ−Ｓｉ ＴＦＴに関する
２つの従来例により作製したＴＦＴは、製造方法上、ゲ
ートとソース・ドレイン領域をセルフアラインに作製す
ることが難しく、オーバーラップが避けられないため、
オーバーラップ容量が発生し、更に、アライメントずれ
等によりこのオーバーラップ容量がばらつくため、ＴＦ
Ｔの動作速度の遅延やフィードスルーによる電圧低下、
及びこれらのばらつき等が発生して、液晶ディスプレイ
の表示性能を劣化させることが多い。

【００２５】

【発明が解決しようとする課題】本発明は、上記実情に
鑑みてなされたもので、フォトリソグラフィ法の使用回
数が少なくて済むセルフアライン構造の薄膜半導体装置
の製造方法、及びその製造方法により製造された低コス
トの薄膜半導体装置を提供することを目的とする。

【００２６】

【課題を解決するための手段】上記目的を達成する本発
明の薄膜半導体装置は、絶縁性基板上に、少なくとも、
動作層及びソース・ドレイン領域を有する非単結晶シリ
コン膜と、非単結晶シリコン膜の上に形成されたゲート
絶縁膜と、中間にゲート絶縁膜を介して動作層の上に形
成されたゲート電極膜とから成る素子領域を有する薄膜
半導体装置において、上記の素子領域が、環状の平面形
状を含む平面形状を有するものであることを特徴とす
る。

【００２７】また、本発明の薄膜半導体装置の製造方法
は、絶縁性基板上に非単結晶シリコン膜を形成する工程
と、非単結晶シリコン膜上にゲート絶縁膜を形成する工
程と、ゲート絶縁膜上にゲート用導電膜を形成する工程
と、ゲート用導電膜をゲート電極に形成する工程と、少
なくともゲート電極をマスクとして、非単結晶シリコン
膜中に不純物を導入して、非単結晶シリコン膜中にソー
ス・ドレイン領域を形成する工程とを有する薄膜半導体
装置の製造方法において、上記の非単結晶シリコン膜、
ゲート絶縁膜及びゲート用導電膜を、環状の平面形状を
含む平面形状にパターニングすることによって素子領域
を形成する工程と、上記のゲート用導電膜をサイドエッ
チングしてゲート電極を形成する工程を有することを特
徴とする。

【００２８】なお、上記のサイドエッチングする工程
が、ゲート用導電膜をサイドエッチングすると共に、ゲ
ート絶縁膜をサイドエッチングするものであってもよ
い。

【００２９】

【作用】本発明の薄膜半導体装置の製造方法によれば、
上記のように構成したことにより、フォトリソグラフィ
法の使用回数を低減することができるため、薄膜半導体
装置を低コストで製造することができる。なお、本発明
の薄膜半導体装置の製造方法において、サイドエッチン
グする工程で、ゲート用導電膜をサイドエッチングする
と共に、ゲート絶縁膜をサイドエッチングするようにし
た場合は、オフセット領域または低濃度不純物領域がセ
ルフアライン構造となるため、オーバーラップ容量及び
そのばらつきが小さくなり、動作速度の早い薄膜半導体
装置を安価に製造することができる。

【００３０】また、本発明の薄膜半導体装置は、従来よ
り少ない回数のフォトリソグラフィ法の使用回数で製造
されたことに伴って、上記のような構造を有し、コスト
が低減する。

【００３１】

【実施例】以下に、本発明の実施例について説明する。
図１は、本発明の第１の実施例として、本発明をオフセ
ット構造ＴＦＴに適用した場合の縦断面図、図２は、そ
の平面図、図３乃至図８は、その製造方法を説明するた
めの主要工程における縦断面図及び平面図、図９は本実
施例の変形例の薄膜半導体装置の平面図である。

【００３２】図１に示すように、本実施例においては、
ガラス等の絶縁部材から成る絶縁性基板１上に、ｐｏｌ
ｙ−Ｓｉ膜から成る動作層２、オフセット領域１３、ソ
ース・ドレイン領域３が形成されている。動作層２及び
オフセット領域１３はゲート絶縁膜４により覆われてお
り、その上にゲート電極膜５が形成されている。更に、
これらを覆うように層間絶縁膜６、パシべーション膜９
が形成されている。更に、層間絶縁膜６の上面からソー
ス・ドレイン領域３にかけてソース・ドレイン配線７が
形成され、また、層間絶縁膜６の上面からゲート電極５
にかけてゲート配線８が形成されている。

【００３３】次に、図２を参照しつつ、この薄膜半導体
装置の平面配置について説明する。なお、図２の一点鎖
線Ａ−Ａ’に沿う縦断面図が図１に相当する。絶縁性基
板１上に形成された動作層２、オフセット領域１３、ソ
ース・ドレイン領域３、ゲート絶縁膜４及びゲート電極
膜５から成る素子領域が、角型の環状の平面形状をもっ
て配置されている。また、ソース・ドレイン領域３には
ソース・ドレイン配線７が接続され、ゲート電極５には
ゲート配線８が接続されている。

【００３４】次に、図３乃至図１８を参照しつつ、本実
施例における薄膜半導体装置の製造方法について説明す
る。図３に示すように、絶縁性基板１上に、例えばＬＰ
ＣＶＤ法により非晶質シリコン（ａ−Ｓｉ）を約１００
ｎｍ堆積する。これを、例えば４５０ｍＪ／ｃｍ²のエ
ネルギー密度のＫｒＦエキシマレーザによりアニール
し、結晶化してｐｏｌｙ−Ｓｉから成る半導体膜１１を
形成し、引き続き、例えばＥＣＲ−ＣＶＤ法により酸化
シリコン（ＳｉＯ₂ ）を約１００ｎｍ堆積してゲート絶
縁膜４を形成し、更に、例えばスパッタ法によりＴｉを
約３００ｎｍ着膜して電極膜１２を形成する。次にフォ
トリソグラフィー法により、レジスト１０をパターニン
グする。

【００３５】後の工程で素子領域となる上記レジスト１
０のパターンは、図４に示すように、角型の環状の平面
形状を有している。なお、図４の一点鎖線Ｂ−Ｂ’に沿
う縦断面図が図３に相当する。次に、図５に示すよう
に、例えばドライエッチング法により、レジスト１０で
覆われていない部分の電極膜１２、ゲート絶縁膜４、半
導体膜１１を除去し、素子領域を形成する。

【００３６】次に、図６に示すように、例えばウエット
エッチング法により電極膜１２とゲート絶縁膜４をサイ
ドエッチングする。この時のエッチャントとしては、例
えばバッファード弗酸及び水酸化アンモニウムと過酸化
水素水の混合溶液が用いられる。例えばバッファード弗
酸によりゲート絶縁膜４をサイドエッチングした後、水
酸化アンモニウムと過酸化水素水の混合溶液によりゲー
ト電極５をゲート絶縁膜４よりも深くサイドエッチング
するという方法が可能である。このようにして、ゲート
電極５とゲート絶縁膜４が、環状の平面形状をもって素
子領域内部に形成される。ここで、電極膜１２のサイド
エッチング長により、薄膜半導体装置の動作層長が決定
される。

【００３７】次に、図７に示すように、レジスト１０を
剥離した後、例えばＰを含んだプラズマ処理により、半
導体膜１１に不純物イオンを導入する。その結果、ゲー
ト電極５及びゲート絶縁膜４に覆われている部分の半導
体膜１１には不純物が導入されないので、これが動作層
２、オフセット領域１３となる。また、ゲート絶縁膜４
に覆われていない部分には不純物が導入され、ソース・
ドレイン領域３が形成される。

【００３８】次に、図８に示すように、例えばプラズマ
ＣＶＤ法によりＳｉＯ₂ を約１μｍ堆積して層間絶縁膜
６を形成する。ここで、動作層２、オフセット領域１
３、ソース・ドレイン領域３、ゲート絶縁膜４、ゲート
電極５とから成る素子領域は、環状の平面形状を有して
おり、その結果、ソース領域とドレイン領域とが平面的
に分離されている。

【００３９】続いて、図１に示すように、フォトリソグ
ラフィ法によりコンタクト孔を形成し、例えば、スパッ
タ法により約１μｍのＡｌ−Ｃｕを着膜した後、フォト
リソグラフィ法によりパターニングしてソース・ドレイ
ン配線７及びゲート配線８を形成する。更に、例えば、
プラズマＣＶＤ法によりＳｉＯ₂ を約１μｍ堆積してパ
シベーション膜９を形成することにより、図１に示す薄
膜半導体装置が完成する。

【００４０】上記実施例においては、ソース領域とドレ
イン領域が平面的に完全に分離される構造であり、フォ
トリソグラフィ法の使用回数は３回で済むため、従来よ
りも、より低コストでセルフアライン構造の薄膜半導体
装置を製造することができる。次に、図９を参照しつ
つ、本実施例の変形例について説明する。

【００４１】図９（ａ）に示すように、素子領域の平面
形状は円環状であってもよく、また、楕円形の環状であ
ってもよい。また、図９（ｂ）に示すように、平面形状
が円環状の素子領域が２つ連なった形状でもよい。ま
た、この場合、ゲート電極５が完全に２つの環に分離し
ているが、サイドエッチングを浅くして２つのゲート電
極が接続するようにしてもよい。

【００４２】更に、図９（ｃ）に示すように、１つの環
と１つの線を組み合わせ、外側のソース・ドレイン領域
３から引き出し領域３ａを設けてソース・ドレイン配線
７とコンタクトさせてもよい。次に、本発明の第２の実
施例について説明する。図１０は、本発明の薄膜半導体
装置の第２の実施例として、本発明をＬＤＤ構造ＴＦＴ
に適用した場合の縦断面図、図１１は、その平面図、図
１２乃至図１７は、その製造方法を説明するための主要
工程における縦断面図及び平面図、図１８は本実施例の
変形例の薄膜半導体装置の平面図である。

【００４３】図１０に示すように、ガラス等の絶縁部材
から成る絶縁性基板１上に、ｐｏｌｙ−Ｓｉから成る動
作層２、低濃度不純物領域１４及びソースドレイン領域
３が形成されている。動作層２及び低濃度不純物領域１
４はゲート絶縁膜４により覆われており、その上にゲー
ト電極５が形成されている。更に、これらを覆うように
層間絶縁膜６、パシべーション膜９が形成されている。
更に、層間絶縁膜６の上面からソース・ドレイン領域３
にかけてソース・ドレイン配線７が形成され、また、層
間絶縁膜６の上面からゲート電極５にかけてゲート配線
８が形成されている。

【００４４】次に、図１１を参照しつつ、この薄膜半導
体装置の平面配置について説明する。なお、図１１の一
点鎖線Ｃ−Ｃ’に沿う縦断面図が図１０に相当する。絶
縁性基板１上に形成された動作層２、低濃度不純物領域
１４、ソース・ドレイン領域３、ゲート絶縁膜４及びゲ
ート電極５から成る素子領域が、角型の環状の平面形状
をもって配置されている。また、低濃度不純物領域１４
は周囲全てをソース・ドレイン領域３に囲まれており、
やはり環状の平面形状をなしている。また、ソース・ド
レイン領域３にはソース・ドレイン配線７が接続され、
ゲート電極５にはゲート配線８が接続されている。

【００４５】次に、図１２乃至図１７を参照しつつ、本
実施例における薄膜半導体装置の製造方法について説明
する。図１２に示すように、絶縁性基板１上に、例えば
ＬＰＣＶＤ法によりａ−Ｓｉを約１００ｎｍ堆積する。
これを、例えば４５０ｍＪ／ｃｍ² のエネルギー密度の
ＫｒＦエキシマレーザによりアニールし、結晶化してｐ
ｏｌｙ−Ｓｉから成る半導体膜１１を形成し、引き続
き、例えばＥＣＲ−ＣＶＤ法によりＳｉＯ₂ を約１００
ｎｍ堆積してゲート絶縁膜４を形成し、更に、例えばス
パッタ法によりＴｉを約３００ｎｍ着膜して電極膜１２
を形成する。次にフォトリソグラフィー法により、レジ
スト１０をパターニングする。

【００４６】後の工程で素子領域となる上記レジスト１
０のパターンは、図１３に示すように、角型の環状の平
面形状を有している。なお、図１３の一点鎖線Ｄ−Ｄ’
に沿う縦断面図が図１２に相当する。次に、図１４に示
すように、例えばドライエッチング法により、レジスト
１０で覆われていない部分の電極膜１２、ゲート絶縁膜
４、半導体膜１１を除去し、素子領域を形成する。

【００４７】次に、図１５に示すように、例えばウエッ
トエッチング法により電極膜１２とゲート絶縁膜４をサ
イドエッチングする。この時のエッチャントとしては、
例えばバッファード弗酸及び水酸化アンモニウムと過酸
化水素水の混合溶液が用いられる。例えばバッファード
弗酸によりゲート絶縁膜４をサイドエッチングした後、
水酸化アンモニウムと過酸化水素水の混合溶液によりゲ
ート電極５をゲート絶縁膜４よりも深くサイドエッチン
グするという方法が可能である。このようにして、ゲー
ト電極５とゲート絶縁膜４が、環状の平面形状をもって
素子領域内部に形成される。ここで、電極膜１２のサイ
ドエッチング長により、薄膜半導体装置の動作層長が決
定される。

【００４８】次に、図１６に示すように、レジスト１０
を剥離した後、例えばイオンドーピング法により、上方
より半導体膜１１にＰ等の不純物イオンを導入する。そ
の結果、ゲート電極５に覆われている部分の半導体膜１
１には不純物が導入されないので、これが動作層２とな
る。ゲート電極５に覆われていない半導体膜１１におい
て、不純物の一部がゲート絶縁膜４中に留まるため、ゲ
ート絶縁膜４に覆われた部分には低濃度不純物領域１
４、ゲート絶縁膜４に覆われていない部分にソース・ド
レイン領域３が形成される。

【００４９】次に、図１７に示すように、例えばプラズ
マＣＶＤ法によりＳｉＯ2 を約１μｍ堆積して層間絶縁
膜６を形成する。ここで、動作層２、低濃度不純物領域
１４、ソース・ドレイン領域３、ゲート絶縁膜４、ゲー
ト電極５とから成る素子領域は、環状の平面形状を有し
ており、その結果、ソース領域とドレイン領域とが平面
的に分離されている。

【００５０】続いて、フォトリソグラフィ法によりコン
タクト孔を形成し、例えば、スパッタ法により約１μｍ
のＡｌ−Ｃｕを着膜した後、フォトリソグラフィ法によ
りパターニングしてソース・ドレイン配線７及びゲート
配線８を形成する。更に、例えば、プラズマＣＶＤ法に
よりＳｉＯ₂ を約１μｍ堆積してパシベーション膜９を
形成することにより、図１０に示す薄膜半導体装置が完
成する。

【００５１】上記実施例においては、ソース領域とドレ
イン領域が平面的に完全に分離される構造であり、フォ
トリソグラフィ法の使用回数は３回で済むため、従来よ
りも、より低コストでセルフアライン構造の薄膜半導体
装置を製造することができる。次に、図１８を参照しつ
つ、本実施例の変形例について説明する。

【００５２】図１８（ａ）に示すように、素子領域の平
面形状は円環状であってもよく、また、楕円形の環状で
あってもよい。また、図１８（ｂ）に示すように、平面
形状が円環状の素子領域が２つ連なった形状でもよい。
また、この場合、ゲート電極５が完全に２つの環に分離
しているが、サイドエッチングを浅くして２つのゲート
電極が接続するようにしてもよい。

【００５３】更に、図１８（ｃ）に示すように、１つの
環と１つの線を組み合わせ、外側のソース・ドレイン領
域３から引き出し領域３ａを設けてソース・ドレイン配
線７とコンタクトさせてもよい。次に、本発明の第３の
実施例について説明する。図１９は、本発明の薄膜半導
体装置の第３の実施例として、本発明をａ−ＳｉＴＦＴ
に適用した場合の縦断面図、図２０は、その平面図、図
２１乃至図２６は、その製造方法を説明するための主要
工程における縦断面図及び平面図、図２７は本実施例の
変形例の薄膜半導体装置の平面図である。

【００５４】図１９に示すように、ガラス等の絶縁部材
から成る絶縁性基板１上に、ａ−Ｓｉから成る動作層２
及びソース・ドレイン領域３が形成されている。これら
はゲート絶縁膜４により覆われており、その上にゲート
電極５が形成されている。更に、これらを覆うように層
間絶縁膜６、パシべーション膜９が形成されている。更
に、層間絶縁膜６の上面からソース・ドレイン領域３に
かけてソース・ドレイン配線７が形成され、また、層間
絶縁膜６の上面からゲート電極５にかけてゲート配線８
が形成されている。

【００５５】更に図２０を参照しつつ、第３の実施例に
おける平面配置について説明する。なお、図２０の一点
鎖線Ｅ−Ｅ’に沿う縦断面図が図１９に相当する。絶縁
性基板１上に形成された動作層２、ソース・ドレイン領
域３、ゲート絶縁膜４及びゲート電極５から成る素子領
域は、角型の環状の平面形状を有している。また、ソー
ス・ドレイン領域３にはソース・ドレイン配線７が接続
され、また、ゲート電極５にはゲート配線８が接続され
ている。

【００５６】次に、図２１乃至図２６を参照しつつ、第
３の実施例における製造方法について説明する。 図２
１に示すように、先ず、ガラス等の絶縁部材から成る絶
縁性基板１上に、例えばＣＶＤ法によりａ−Ｓｉを約５
０ｎｍ堆積して半導体膜１１を形成し、引き続き、例え
ばプラズマＣＶＤ法によりＳｉＯ₂ を約１００ｎｍ堆積
してゲート絶縁膜４を形成し、更に例えばスパッタ法に
よりＴｉを約３００ｎｍ着膜して電極膜１２を形成す
る。次にフォトリソグラフィー法により、レジスト１０
をパターニングする。

【００５７】このレジスト１０の平面形状は図２２に示
すように、角型の環状の平面形状を持っている。なお、
図２２の一点鎖線Ｆ−Ｆ’に沿う縦断面図が図２１に相
当する。次に、図２３に示すように、例えばドライエッ
チング法により、レジスト１０で覆われていない部分の
電極膜１２、ゲート絶縁膜４、半導体膜１１を除去し、
素子領域を形成する。

【００５８】次に、図２４に示すように、例えばウエッ
トエッチング法により電極膜１２及びゲート絶縁膜４を
サイドエッチングする。こうすることにより、素子領域
の内部に、ゲート電極５が環状の平面形状をもって形成
される。この電極膜１２のサイドエッチングの際のサイ
ドエッチング長によって薄膜半導体装置の動作層長が決
定される。

【００５９】次に、図２５に示すように、レジスト１０
を剥離し、例えばイオンドーピング法により、上方から
ゲート電極５をマスクとして、半導体１１にＰ等の不純
物イオンを導入し、ソース・ドレイン領域３及び動作層
２を形成する。ここで形成されたソース・ドレイン領域
３は、ゲート絶縁膜４、動作層２、ゲート電極５から成
る素子領域が環状の平面形状であることから、ソース領
域とドレイン領域は平面的に完全に分離されている。

【００６０】次に、図２６に示すように、例えばプラズ
マＣＶＤ法によりＳｉＯ₂ を約１μｍ堆積して層間絶縁
膜６を形成する。続いて、フォトリソグラフィ法により
コンタクト孔を形成した後、例えば、スパッタ法により
約１μｍのＡｌ−Ｃｕを着膜し、フォトリソグラフィ法
によりパターニングしてソース・ドレイン配線７、ゲー
ト配線８を形成する。更に、例えば、プラズマＣＶＤ法
によりＳｉＯ₂ を約１μｍ堆積して、パシベーション膜
９を形成することにより、図１９に示す薄膜半導体装置
が完成する。

【００６１】上述の製造方法においては、フォトリソグ
ラフィ法は３回しか使用されておらず、従来よりも、よ
り低コストで薄膜半導体装置を製造することができる。
また、ゲート電極５をマスクとして上方から不純物イオ
ンを導入してソース・ドレイン領域３を形成しているた
め、ゲート電極５とソース・ドレイン領域３のオーバー
ラップを殆ど無くすることができ、オーバーラップ容量
及びそのばらつきが改善され、これにより、例えば液晶
ディスプレイの表示性能を大幅に向上させることができ
る。

【００６２】次に、図２７を参照しつつ、本実施例の変
形例について説明する。図２７（ａ）に示すように、素
子領域の平面形状は円環状であってもよく、また、楕円
形の環状であってもよい。また、図２７（ｂ）に示すよ
うに、平面形状が円環状の素子領域が２つ連なった形状
でもよい。また、この場合、ゲート電極５が完全に２つ
の環に分離しているが、サイドエッチングを浅くして２
つのゲート電極が接続するようにしてもよい。

【００６３】更に、図２７（ｃ）に示すように、１つの
環と１つの線を組み合わせ、外側のソース・ドレイン領
域３から引き出し領域３ａを設けてソース・ドレイン配
線７とコンタクトさせてもよい。なお、本発明は、上記
の各実施例に記載した方法、装置、材料に限られるもの
ではない。例えば、ａ−Ｓｉの堆積には、ＬＰＣＶＤ
法、ＥＣＲ−ＣＶＤ法、スパッタ法、蒸着法等の方法を
用いることができる。また、ａ−Ｓｉの結晶化には、Ｋ
ｒＦエキシマレーザ以外に、他のエキシマレーザ、Ａｒ
レーザ、電子線、赤外線ランプまたは炉等によるアニー
ルを採用してもよい。また、ＬＰＣＶＤ法、ＥＣＲ−Ｃ
ＶＤ法、スパッタ、蒸着法等の方法でｐｏｌｙ−Ｓｉを
直接堆積してもよい。また、半導体膜の形成において
も、ｐｏｌｙ−Ｓｉに限らず、例えばａ−Ｓｉや微結晶
シリコン等をＬＰＣＶＤ法、ＥＣＲ−ＣＶＤ法、スパッ
タ法、蒸着法等の方法で堆積して形成してもよい。ま
た、ゲート絶縁膜等の絶縁膜も、窒化シリコン、酸化窒
化シリコン、ＳＯＧ等でもよく、その成膜方法もＬＰＣ
ＶＤ法、ＥＣＲ−ＣＶＤ法、スパッタ法、蒸着法、スピ
ンコート法等、使用材料に適した方法であればよい。ま
た、ゲート電極もＴａ、Ｗ、Ｃｒ、Ｍｏ、Ａｌ、Ｃｕ等
の金属材料、及びそれらの合金材料、及びそれらの珪化
物等でもよく、その着膜方法も材料に適したものを用い
ればよい。また、ゲート電極及びゲート絶縁膜のエッチ
ャントも、使用材料に適したものを用いればよい。ま
た、ゲート電極及びゲート絶縁膜はどちらかを先にサイ
ドエッチングしてもよく、同時にサイドエッチングして
もよい。また、不純物の導入は必ずしも１回で行う必要
は無い。また、ソース・ドレイン領域への不純物の導入
には、不純物の打ち込みエネルギーを適当に設定したイ
オンドーピング法を用いることもできる。

【００６４】

【発明の効果】以上説明したように、本発明によれば、
薄膜半導体装置を製造する際の、フォトリソグラフィ法
の使用回数を低減することができるので、低コストの薄
膜半導体装置を製造することができる。なお、本発明の
薄膜半導体装置の製造方法において、サイドエッチング
する工程で、ゲート用導電膜をサイドエッチングすると
共に、ゲート絶縁膜をサイドエッチングするようにした
場合は、オフセット領域又は低濃度不純物領域をセルフ
アライン構造とすることができるため、オーバーラップ
容量及びそのばらつきが小さくなり、動作速度の早い薄
膜半導体装置を安価に製造することができる。

【図面の簡単な説明】

【図１】本発明の薄膜半導体装置の第１の実施例におけ
る縦断面図である。

【図２】本発明の薄膜半導体装置の第１の実施例におけ
る平面図である。

【図３】本発明の薄膜半導体装置の第１の実施例におけ
る製造方法を説明するための主要工程における縦断面図
である。

【図４】本発明の薄膜半導体装置の第１の実施例におけ
る製造方法を説明するための主要工程における平面図で
ある。

【図５】本発明の薄膜半導体装置の第１の実施例におけ
る製造方法を説明するための主要工程における縦断面図
である。

【図６】本発明の薄膜半導体装置の第１の実施例におけ
る製造方法を説明するための主要工程における縦断面図
である。

【図７】本発明の薄膜半導体装置の第１の実施例におけ
る製造方法を説明するための主要工程における縦断面図
である。

【図８】本発明の薄膜半導体装置の第１の実施例におけ
る製造方法を説明するための主要工程における縦断面図
である。

【図９】本発明の薄膜半導体装置の第１の実施例の変形
例における平面図である。

【図１０】本発明の薄膜半導体装置の第２の実施例にお
ける縦断面図である。

【図１１】本発明の薄膜半導体装置の第２の実施例にお
ける平面図である。

【図１２】本発明の薄膜半導体装置の第２の実施例にお
ける製造方法を説明するための主要工程における縦断面
図である。

【図１３】本発明の薄膜半導体装置の第２の実施例にお
ける製造方法を説明するための主要工程における平面図
である。

【図１４】本発明の薄膜半導体装置の第２の実施例にお
ける製造方法を説明するための主要工程における縦断面
図である。

【図１５】本発明の薄膜半導体装置の第２の実施例にお
ける製造方法を説明するための主要工程における縦断面
図である。

【図１６】本発明の薄膜半導体装置の第２の実施例にお
ける製造方法を説明するための主要工程における縦断面
図である。

【図１７】本発明の薄膜半導体装置の第２の実施例にお
ける製造方法を説明するための主要工程における縦断面
図である。

【図１８】本発明の薄膜半導体装置の第２の実施例の変
形例における平面図である。

【図１９】本発明の薄膜半導体装置の第３の実施例にお
ける縦断面図である。

【図２０】本発明の薄膜半導体装置の第３の実施例にお
ける平面図である。

【図２１】本発明の薄膜半導体装置の第３の実施例にお
ける製造方法を説明するための主要工程における縦断面
図である。

【図２２】本発明の薄膜半導体装置の第３の実施例にお
ける製造方法を説明するための主要工程における平面図
である。

【図２３】本発明の薄膜半導体装置の第３の実施例にお
ける製造方法を説明するための主要工程における縦断面
図である。

【図２４】本発明の薄膜半導体装置の第３の実施例にお
ける製造方法を説明するための主要工程における縦断面
図である。

【図２５】本発明の薄膜半導体装置の第３の実施例にお
ける製造方法を説明するための主要工程における縦断面
図である。

【図２６】本発明の薄膜半導体装置の第３の実施例にお
ける製造方法を説明するための主要工程における縦断面
図である。

【図２７】本発明の薄膜半導体装置の第３の実施例の変
形例における平面図である。

【図２８】従来のオフセット構造ＴＦＴの縦断面図であ
る。

【図２９】従来のオフセット構造ＴＦＴの製造方法の主
要工程の縦断面図である。

【図３０】従来のＬＤＤＴＦＴの縦断面図である。

【図３１】従来のＬＤＤ構造ＴＦＴの製造方法の主要工
程の縦断面図である。

【図３２】従来のａ−Ｓｉ ＴＦＴの縦断面図である。

【図３３】従来のａ−Ｓｉ ＴＦＴの製造方法の主要工
程の縦断面図である。

【図３４】従来の他のａ−Ｓｉ ＴＦＴの縦断面図であ
る。

【図３５】従来の他のａ−Ｓｉ ＴＦＴの製造方法の主
要工程の縦断面図である。

【符号の説明】 １ 絶縁性基板 ２ 動作層 ３ ソース・ドレイン領域 ３ａ 引き出し領域 ４ ゲート絶縁膜 ４ａ 第１のゲート絶縁膜 ４ｂ 第２のゲート絶縁膜 ５ ゲート電極 ６ 層間絶縁膜 ７ ソース・ドレイン配線 ８ ゲート配線 ９ パシベーション膜 １０ レジスト １１ 半導体膜 １２ 電極膜 １３ オフセット領域 １４ 低濃度不純物領域 １５ オーミック層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3065 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１７ Ａ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板上に、少なくとも、動作層及
   びソース・ドレイン領域を有する非単結晶シリコン膜
   と、該非単結晶シリコン膜の上に形成されたゲート絶縁
   膜と、中間に該ゲート絶縁膜を介して前記動作層の上に
   形成されたゲート電極膜とから成る素子領域を有する薄
   膜半導体装置において、 前記素子領域が、環状の平面形状を含む平面形状を有す
   るものであることを特徴とする薄膜半導体装置。
2. 【請求項２】 絶縁性基板上に非単結晶シリコン膜を形
   成する工程と、該非単結晶シリコン膜上にゲート絶縁膜
   を形成する工程と、該ゲート絶縁膜上にゲート用導電膜
   を形成する工程と、該ゲート用導電膜をゲート電極に形
   成する工程と、少なくとも該ゲート電極をマスクとし
   て、前記非単結晶シリコン膜中に不純物を導入して、前
   記非単結晶シリコン膜中にソース・ドレイン領域を形成
   する工程とを有する薄膜半導体装置の製造方法におい
   て、 前記非単結晶シリコン膜、前記ゲート絶縁膜及び前記ゲ
   ート用導電膜を、環状の平面形状を含む平面形状にパタ
   ーニングすることによって素子領域を形成する工程と、
   前記ゲート用導電膜をサイドエッチングしてゲート電極
   を形成する工程を有することを特徴とする薄膜半導体装
   置の製造方法。
3. 【請求項３】前記サイドエッチングする工程が、前記ゲ
   ート用導電膜をサイドエッチングすると共に、前記ゲー
   ト絶縁膜をサイドエッチングするものであることを特徴
   とする請求項２記載の薄膜半導体装置の製造方法。