JPH05152325A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH05152325A JPH05152325A JP31784891A JP31784891A JPH05152325A JP H05152325 A JPH05152325 A JP H05152325A JP 31784891 A JP31784891 A JP 31784891A JP 31784891 A JP31784891 A JP 31784891A JP H05152325 A JPH05152325 A JP H05152325A
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Abstract
する高性能で小型のポリシリコンTFTを提供するこ
と。 【構成】 基板1上に半導体薄膜10と絶縁体薄膜11
と導電性薄膜12を形成する工程と、導電性薄膜12上
にレジスト13のパタ−ンを作成する工程と、このレジ
スト13のパタ−ンと比べてサイドエッチングを有する
形状に導電性薄膜12をエッチングすることにより電極
を形成する工程と、レジスト13をド−ピングマスクに
用いて半導体薄膜10へ高濃度のド−ピング(第1のド
−パント導入工程)を行う工程と、このレジスト13の
パタ−ンを除去した後に(電極をド−ピングマスクに用
いた)半導体薄膜10へ低濃度のド−ピング(第2のド
−パント導入工程)を行う工程を使ってTFTを製造す
る。
Description
示装置や画像読み取り用センサ等に用いられている薄膜
トランジスタの製造方法、とりわけ比較的低温(600
℃以下)で形成されたポリシリコン薄膜を用いたポリシ
リコン薄膜トランジスタの製造方法に関するものであ
る。
られているポリシリコン薄膜トランジスタ(以下TFT
と呼ぶ)とその製法の一例を説明する。
比較的低温(600℃以下)で形成されたポリシリコン
TFTが注目を集めている(例えば雑誌「フラットパネ
ル・ディスプレイ1991」,pp.117[日経BP社発
行]を参照)。ところで、ポリシリコンTFTの重大な
欠点の一つにリ−ク電流が大きいことがあげられ、特に
画素電極用のTFTの場合大きな問題となる。このため
オフセット構造やLDD(ライトリィ−・ド−プト・ド
レイン)構造のトランジスタの検討がなされている。図
5は従来のLDD構造のポリシリコンTFTの製造方法
を説明するためのトランジスタ部の工程断面図である。
以下に、この従来の製法について簡単に説明する(ポリ
シリコンTFTの製造方法については、世良他、198
9年秋期、第50回応用物理学会学術講演会講演予稿集
27a−A−2,pp.539を参照)。
部位に高濃度の不純物を含んだポリシリコン層2を形成
し、その上にアモルファスシリコン層3を形成する(図
5(a))。次にエキシマレ−ザ−を照射することによ
りアモルファスシリコン層3を多結晶化しポリシリコン
層3’を形成する(図5(b))。次にゲ−ト絶縁膜4
とゲ−ト電極5を形成し、ゲ−ト電極5をド−ピングマ
スクにイオン注入を行い低濃度のソ−スドレイン領域
(LDD領域)L1とL2を形成する。つづいてパッシ
ベイション膜6を形成し、メタル電極7を形成すること
によりLDD構造のTFTを作製している。なおポリシ
リコン層2とゲ−ト電極5は露光機を用いたフォトリソ
グラフィ−工程でパタ−ン形成されている。
ような製法でLDD構造のポリシリコンTFTを作製す
る場合、以下の課題が問題となる。
位置合わせにはばらつきがあるため、低濃度のソ−スド
レイン領域(LDD領域)L1とL2の幅が場所により
変化してしまい、このためトランジスタ特性にばらつき
が生じるという点である。液晶表示装置の場合非常に多
数(数万〜数百万個)のトランジスタをばらつきなく作
る必要があり、特に大型基板を用いる場合、複数の露光
領域を繋ぎ合わせて分割露光する場合が多く、繋目の部
分でL1とL2の比が急激に変化する場合があり事態は
深刻である。
とゲ−ト電極5との2つのパタ−ン間に確実に作る必要
があり、これに伴い、LDD領域L1とL2の幅は位置
合わせマ−ジンの倍以上の幅(液晶表示装置の製造に用
いる大型基板対応の露光機では数μmの幅)で設計する
ことが必要となる。このためLDD構造を取らない場合
に比べて素子サイズが大きくなるという問題が2つめの
課題である。液晶表示装置の画素電極用TFTが目的の
場合、できるだけ画素の開口率(有効領域)を大きく取
る必要があるので、素子サイズがしばしば設計上の問題
点となる。とりわけ高密度のタイプでは素子サイズをい
かに小さくするかが大きな課題となっている。
方法の課題を考慮し、LDD領域がほぼ同一の幅にで
き、素子サイズを小さくできるTFTの製造方法を提供
することを目的とするものである。
体薄膜と絶縁体薄膜と導電性薄膜を形成する工程と、導
電性薄膜上にレジストのパタ−ンを作成する工程と、こ
のレジストのパタ−ンと比べてサイドエッチングを有す
る形状に導電性薄膜をエッチングすることにより電極を
形成する工程と、レジストをド−ピングマスクに用いて
半導体層へ高濃度のド−ピング(第1のド−パント導入
工程)を行う工程と、このレジストのパタ−ンを除去し
た後に(電極をド−ピングマスクに用いた)半導体層へ
低濃度のド−ピング(第2のド−パント導入工程)を行
う工程を使ってTFTを製造することである。
体薄膜と導電性薄膜を形成する工程と、導電性薄膜上に
導電性薄膜のと種類の異なる薄膜(A)(導電性薄膜に
対して選択比のあるエッチング手段のある薄膜)を作成
する工程と、薄膜(A)を用いて薄膜パタ−ン(A’)
を作成する工程と、この薄膜パタ−ン(A’)と比べて
サイドエッチングを有する形状に導電性薄膜をエッチン
グすることにより電極を形成する工程と、薄膜パタ−ン
(A’)をド−ピングマスクに用いて半導体層へ高濃度
のド−ピング(第1のド−パント導入工程)を行う工程
と、前記薄膜パタ−ン(A’)を除去した後に(電極を
ド−ピングマスクに用いた)半導体層へ低濃度のド−ピ
ング(第2のド−パント導入工程)を行う工程を使って
TFTを製造することである。
せ機構を持った装置を使うことなく、しかもセルフアラ
インにLDD領域が形成され、かつゲ−ト電極の両サイ
ドに作り込まれるLDD領域はほぼ同一の幅でできあが
る。しかも条件によっては露光機の位置合わせマ−ジン
よりはるかに小さい幅でLDD領域が形成されることに
なる。
て説明する。
造方法を説明するための工程断面図である。
板(ガラス基板)1上にプラズマCVD法でアモルファ
スシリコン(膜厚約100nm)を形成する。この後ア
モルファスシリコン中の水素の一部を取り去るために4
50℃で1時間真空中でアニ−ルを行い、さらにトラン
ジスタ素子サイズにアモルファスシリコンを分離(エッ
チングによるパタ−ン形成)した後、エキシマレ−ザ−
光(波長308nm)を照射し結晶化を行い、ポリシリ
コン層10を形成する(図1(a))。次にゲ−ト絶縁
膜として用いるSiO2薄膜11をECR−CVD法で被着
し、さらにCr薄膜12(膜厚50〜100nm)をスパ
ッタ法で被着する。そしてゲ−ト電極を形成する部位に
フォトレジスト(この場合長瀬ネガレジスト747を用
いた)のパタ−ン13を形成する(図1(b))。次
に、Cr薄膜をウェットエッチングでエッチングしオ−バ
−エッチングをかけることによりレジストのパタ−ン端
から約1μm内側までサイドエッチングを行いゲ−ト電
極12’を形成する(図1(c))。そして十分に水洗
そして乾燥させた後、基板1に対して160℃の温度で
20分間ベ−キングを行いサイドエッチング部をレジス
トでカバ−する(ネガレジストの多くがこの製法に適し
ている)。この状態のレジストをド−ピング時のマスク
として用いてソ−ス・ドレイン領域用の高濃度の注入
(第1のド−パント導入工程)をイオンシャワ−ド−ピ
ング法(あるいはバケットタイプイオンド−プ法;たと
えば、イクステンテ゛ット゛ アフ゛ストラクト オフ゛ 22(1990インターナショナル)コンフ
ェレンス オン ソリット゛ ステート テ゛ハ゛イセス アント゛ マテーリアルス゛(Extended
Abstracts of the 22nd (1990 international) Confere
nce on SOLID STATE DEVICES AND MATERIALS),PP.971
またはPP.1197 に記述されている方法である)で行う
(図2(d))。この後、レジストを除去し今度はゲ−
ト電極12’をド−ピング時のマスクとして用いてLD
D領域用の低濃度の注入(第2のド−パント導入工程)
をイオンシャワ−ド−ピング法あるいはプラズマド−ピ
ング法で行う(図2(e))。そしてこの後、エキシマ
レ−ザ−光を再度照射することにより導入されたド−パ
ントの活性化をはかり、層間絶縁用の絶縁膜SiO2膜14
を形成し、コンタクトホ−ルを形成し、メタル配線15
を形成することによりポリシリコンTFTが完成する
(図2(f))。なお図面には記入していないが、この
トランジスタを作り込んだ基板1を水素プラズマにさら
す事によりトランジスタ特性の改善を行っている。そし
てこの製造方法の場合(図2(f))のL3部がLDD
領域となる。
方法を説明する。図3は本発明の第2の実施例のTFT
の製造方法を説明するための工程断面図である。以下製
造方法を順を追って説明する(第1の実施例と同じ構成
のものには同じ記号をつけている)。
第1の実施例の途中工程(図1(c)までと同一工程で
処理する。第1の実施例と異なる点はソ−ス・ドレイン
領域用の高濃度の注入(第1のド−パント導入工程)を
イオン注入法で行っている点である(図3(b))。異
方性の強いイオン注入法を行うことによりレジストのベ
−キング無しでもサイドエッチング部にド−パントが注
入されずに済むことになる。それ以下の工程は実施例1
と全く同じであり、説明は省略するが最終的に(図3
(c))に示したようにLDD領域L4を持ったLDD
構造のポリシリコンTFTが完成する。
方法を説明する。図4は本発明の第3の実施例のTFT
の製造方法を説明するための工程断面図である。第1の
実施例と同じ構成のものには同じ記号をつけている。
同じである。図1(a)のように基板1上にポリシリコ
ン層10を形成した後にゲ−ト絶縁膜として用いるSiO2
薄膜11をECR−CVD法で被着し、さらにCr薄膜1
2(膜厚約50〜100nm)をスパッタ法で被着す
る。さらにCr薄膜12と種類の異なる薄膜(A)(Cr薄
膜に対して選択比のあるエッチング手段のある薄膜で洗
浄工程等に強い比較的丈夫な膜をこのように記述するこ
とにする;ここではSiNx薄膜を用いる)を作成し、そし
てゲ−ト電極を形成する部位にフォトレジスト(今回は
ポジタイプのレジストを使用する)のパタ−ン13を形
成する(図4(a))。次に、薄膜(A)をドライエッ
チング法でエッチングし薄膜パタ−ン(A’)を作成す
る。続いてCr薄膜をウェットエッチングでエッチングし
オ−バ−エッチングをかけることにより薄膜パタ−ン
(A’)の端から約0.5μm内側までサイドエッチング
を行いゲ−ト電極12’を形成する。そしてレジストを
除去し十分に水洗そして乾燥させた後、この状態でのド
−ピング時のマスクとして薄膜パタ−ン(A’)用いて
ソ−ス・ドレイン領域用の高濃度の注入(第1のド−パ
ント導入工程)をイオンシャワ−ド−ピング法、あるい
はイオン注入法)を行う(図4(b))。この後、薄膜
パタ−ン(A’)を除去し今度はゲ−ト電極12’をド
−ピング時のマスクとして用いてLDD用の低濃度の注
入(第2のド−パント導入工程)をイオンシャワ−ド−
ピング法あるいはプラズマド−ピング法あるいはイオン
注入法で行う(図4(c))。そしてこの後は第1の実
施例の(図2(e))以後の工程と同一工程を行う。本
実施例でもLDD部L5を持ったLDD構造のポリシリ
コンTFTが出来る。
に、本発明は、ゲ−ト電極の周りにセルフアラインにL
DD領域が形成され、かつゲ−ト電極の両サイドに作り
込まれるLDD領域はほぼ同一の幅でできあがる。
ンスが従来例のように場所によりばらつくことはなくな
り、これに伴うトランジスタ特性のばらつきがたいへん
小さくなる。
のサイドエッチングを活用して作成しており、フォトマ
スク工程の位置合わせマ−ジンよりはるかに小さな幅
(サブミクロンも可能)で作成でき、従来のLDD構造
を取らない場合とほぼ同一サイズでありながらリ−ク電
流の小さいLDD構造をもったTFTを作成できるとい
う長所を有する。従って、より高性能な液晶表示の提供
が可能である。
するための一部の工程断面図である。
するための残りの工程断面図である。
するための工程断面図である。
するための工程断面図である。
ための、工程断面図である。
Claims (7)
- 【請求項1】 基板上に半導体薄膜を形成する工程と、
絶縁体薄膜を形成する工程と、導電性薄膜を形成する工
程と、前記導電性薄膜上にレジストのパタ−ンを作成す
る工程と、前記レジストのパタ−ンと比べてサイドエッ
チングを有する形状に前記導電性薄膜をエッチングする
ことにより電極を形成する工程と、前記レジストをド−
ピングマスクに用いた、前記半導体薄膜への第1のド−
パント導入工程と、前記レジストのパタ−ンを除去後に
実施する前記半導体薄膜への第2のド−パント導入工程
とを備えたことを特徴とする薄膜トランジスタの製造方
法。 - 【請求項2】 第1のド−パント導入工程に先だって前
記レジストにべ−キングを行い前記サイドエッチングの
少なくとも一部分を前記レジストでカバ−する事を特徴
とする請求項1記載の薄膜トランジスタの製造方法。 - 【請求項3】 前記レジストにネガタイプのレジストを
用いる事を特徴とする請求項2記載の薄膜トランジスタ
の製造方法。 - 【請求項4】 基板上に半導体薄膜を形成する工程と、
絶縁体薄膜を形成する工程と、導電性薄膜を形成する工
程と、前記導電性薄膜を形成する工程の後に薄膜(A)
を作成する工程と、前記薄膜(A)上にレジストのパタ
−ンを作成する工程と、前記レジストのパタ−ンを用い
て前記薄膜(A)をエッチングし薄膜パタ−ン(A’)
を作成する工程と、前記薄膜パタ−ン(A’)と比べて
サイドエッチングを有する形状に前記導電性薄膜をエッ
チングすることにより電極を形成する工程と、前記薄膜
パタ−ン(A’)をド−ピングマスクに用いた、前記半
導体薄膜への第1のド−パント導入工程と、前記薄膜パ
タ−ン(A’)を除去後に実施する前記半導体薄膜への
第2のド−パント導入工程とを備えたことを特徴とする
薄膜トランジスタの製造方法。 - 【請求項5】 基板に絶縁性基板を用い、かつレ−ザ−
照射により結晶化を行った多結晶シリコン薄膜を前記半
導体薄膜に用いることを特徴とする請求項1または請求
項4記載の薄膜トランジスタの製造方法。 - 【請求項6】 第1のド−パント導入工程と前記第2の
ド−パント導入工程にイオン注入法、イオンシャワ−ド
−ピング法またはプラズマド−ピング法を用いることを
特徴とする請求項1、請求項3記載または請求項6の薄
膜トランジスタの製造方法。 - 【請求項7】 第1のド−パント導入工程に比べ前記第
2のド−パント導入工程の方が導入されるド−パント量
が少ないことを特徴とする請求項1または請求項6記載
の薄膜トランジスタの製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP31784891A JP2948965B2 (ja) | 1991-12-02 | 1991-12-02 | 薄膜トランジスタの製造方法 |
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Publications (2)
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JP2948965B2 JP2948965B2 (ja) | 1999-09-13 |
Family
ID=18092734
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP31784891A Expired - Lifetime JP2948965B2 (ja) | 1991-12-02 | 1991-12-02 | 薄膜トランジスタの製造方法 |
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US6512270B2 (en) | 2001-03-09 | 2003-01-28 | Hitachi, Ltd. | Thin film transistor substrate and process for producing the same |
US6534832B2 (en) | 1993-09-07 | 2003-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Display device and glass member and substrate member having film comprising aluminum, nitrogen and oxygen |
KR100670039B1 (ko) * | 1998-03-31 | 2007-07-09 | 삼성전자주식회사 | 엘디디 영역을 가지는 다결정 규소 박막 트랜지스터의 제조 방법 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002185008A (ja) | 2000-12-19 | 2002-06-28 | Hitachi Ltd | 薄膜トランジスタ |
-
1991
- 1991-12-02 JP JP31784891A patent/JP2948965B2/ja not_active Expired - Lifetime
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