KR20150033772A - 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법 - Google Patents
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Abstract
본 발명에 따른 박막 트랜지스터는 기판 상에 형성된 바텀 게이트 전극, 상기 바텀 게이트 전극 상에 형성된 제 1 게이트 절연막, 상기 제 1 게이트 절연막 상에 형성된 제 1 액티브층, 상기 제 1 액티브층 상에 형성되어 상기 제 1 액티브층을 보호하는 에치 스토퍼층, 상기 에치 스토퍼층을 포함하면서 상기 제 1 액티브층 상에 형성된 제 2 액티브층, 상기 제 2 액티브층 상에 일정 간격으로 이격되어 형성되는 소스 전극 및 드레인 적극, 상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 형성된 제 2 게이트 절연막, 및 상기 제 2 게이트 절연막 상에 형성된 탑 게이트 전극을 포함하는 것을 특징으로 하여, 보호막 형성시에 발생된 플라즈마가스가 제 1 액티브층으로 침투하는 것을 방지하여 신뢰성 있는 소자특성을 확보할 수 있는 효과를 제공한다.
Description
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 신뢰성을 향상시킨 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법에 관한 것이다.
박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는 액티브층을 구성하는 물질을 기준으로 하여, 상기 액티브층으로 비정질 실리콘이 사용되는 비정질 실리콘 박막 트랜지스터, 상기 액티브층으로 다결정 실리콘이 사용되는 다결정 실리콘 박막 트랜지스터, 및 상기 액티브층으로 산화물 반도체가 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
비정질 실리콘 박막 트랜지스터(a-Si TFT)는 짧은 시간 내에 비정질 실리콘을 증착하여 액티브층을 형성하므로 공정 시간이 감소하고 생산 비용이 적게 드는 장점이 있지만, 액티브층 내에서 캐리어의 이동도(mobility)가 낮아서 전류 구동 능력이 떨어지고 문턱 전압의 변화가 일어나 능동 매트릭스 유기발광소자(AMOLED) 등의 응용에는 그 사용이 제한되는 문제가 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는 비정질 실리콘을 증착한 후 비정질 실리콘을 결정화는 공정을 추가로 거치기 때문에 공정 수가 증가하여 제조비용이 상승하고, 높은 공정 온도에서 결정화 공정을 수행하기 때문에 대면적 응용이 매우 곤란하며, 다결정 특성에 의한 소자 균일도(Uniformity)가 확보되지 못하는 문제점이 있다.
한편, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 낮은 온도에서 액티브층을 구성하는 산화물을 성막할 수 있고 액티브층 내에서 캐리어의 높은 이동도(mobility)를 얻을 수 있으며 산소의 함량에 따라 산화물의 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하고, 산화물의 특성상 투명하여 투명 디스플레이를 구현하는 데도 큰 문제가 없기 때문에 최근 박막 트랜지스터로의 응용에 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
이하 도면을 참조로 종래의 산화물 반도체 박막 트랜지스터에 대해서 설명하기로 한다.
도 1은 종래의 산화물 박막 트랜지스터의 구조를 나타내는 개략적인 단면도이다.
도 1에서 알 수 있듯이, 종래의 산화물 박막 트랜지스터는 기판(10) 위에 형성된 바텀 게이트 전극(20), 상기 바텀 게이트 전극(20) 위에 형성된 게이트 절연막(30), 상기 게이트 절연막(30) 위에 산화물 반도체로 형성된 액티브층(40), 상기 액티브층(40) 위에서 상기 액티브층(40)을 보호하기 위해 형성된 에치 스토퍼층(50), 상기 액티브층(40)과 전기적으로 접속하는 소스 전극(61) 및 드레인 전극(62), 상기 소스 전극(61) 및 드레인 전극(62) 위에 형성된 보호막(70), 및 상기 보호막(70) 위에 형성된 탑 게이트 전극(80)을 포함하여 이루어진다.
이때, 일반적으로 상기 보호막(70) 및 에치 스토퍼(50)는 실리콘산화막(SiO2)로 이루어지며, 모노 실란(SiH4) 가스와 이산화질소(N2O) 가스를 증착가스로 하여 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 장비를 이용하여 형성하게 된다.
그런데, 상기 액티브층(40)을 구성하는 산화물 반도체는 상기 플라즈마 화학기상증착 장비를 이용한 SiO2의 증착 중에 상기 SiH4 가스에서 유기된 수소 도핑 효과로 인해 산화물 반도체의 백 채널(back channel) 영역이 도체로 변하게 된다. 즉, 일반적으로 산화물 반도체는 도체와 반도체의 2가지 특성을 모두 가지고 있으며, 박막 내 캐리어(carrier) 농도를 조절하여 전이시킬 수 있다. 그런데, 상기 SiH4 가스에서 유기된 수소 이온이 산화물 반도체 박막 내로 확산(diffusion)하게 되면 도너(donor)로 작용하게 되어 산화물 반도체를 도체로 전이시키는 문제가 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 보호막 형성시에 발생된 수소 이온이 제 1 산화물 액티브층으로 확산되는 것을 방지하여 신뢰성을 향상시킬 수 있는 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법을 제공하는데 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위해서기판 상에 형성된 바텀 게이트 전극, 상기 바텀 게이트 전극 상에 형성된 제 1 게이트 절연막, 상기 제 1 게이트 절연막 상에 형성된 제 1 액티브층, 상기 제 1 액티브층 상에 형성되어 상기 제 1 액티브층을 보호하는 에치 스토퍼층, 상기 에치 스토퍼층을 포함하면서 상기 제 1 액티브층 상에 형성된 제 2 액티브층, 상기 제 2 액티브층 상에 일정 간격으로 이격되어 형성되는 소스 전극 및 드레인 적극, 상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 형성된 제 2 게이트 절연막, 및 상기 제 2 게이트 절연막 상에 형성된 탑 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명은 또한, 기판 상에 형성된 바텀 게이트 전극, 상기 바텀 게이트 전극 상에 형성된 제 1 게이트 절연막, 상기 제 1 게이트 절연막 상에 형성된 제 1 액티브층, 상기 제 1 액티브층 상에 형성되어 상기 제 1 액티브층을 보호하는 에치 스토퍼층, 상기 제 1 액티브층과 접속되면서 상기 에치 스토퍼층 상에서 일정 간격으로 이격되어 형성된 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극 상에 형성된 제 2 액티브층, 상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 형성된 제 2 게이트 절연막, 및 상기 제 2 게이트 절연막 상에 형성된 탑 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명은 또한, 기판 상에 바텀 게이트 전극을 형성하고, 상기 바텀 게이트 전극 상에 제 1 게이트 절연막을 형성하는 공정, 상기 제 1 게이트 절연막 상에 제 1 액티브층을 형성하는 공정, 상기 제 1 액티브층 상에 에치 스토퍼층을 형성하는 공정, 상기 에치 스토퍼층이 형성된 상기 제 1 액티브층 상에 제 2 액티브층을 형성하는 공정, 상기 제 2 액티브층 상에 일정 간격으로 이격되는 소스 전극 및 드레인 적극을 형성하는 공정, 상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 제 2 게이트 절연막을 형성하는 공정, 및 상기 제 2 게이트 절연막 상에 탑 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법을 제공한다.
본 발명은 또한, 박막 트랜지스터를 포함하여 이루어지고, 상기 박막 트랜지스터는, 기판 상에 형성된 바텀 게이트 전극, 상기 바텀 게이트 전극 상에 형성된 제 1 게이트 절연막, 상기 제 1 게이트 절연막 상에 형성된 제 1 액티브층, 상기 제 1 액티브층 상에 형성되어 상기 제 1 액티브층을 보호하는 에치 스토퍼층, 상기 에치 스토퍼층을 포함하면서 상기 제 1 액티브층 상에 형성된 제 2 액티브층, 상기 제 2 액티브층 표면에 형성된 금속산화막, 상기 금속산화막 상에 일정 간격으로 이격되어 형성되는 소스 전극 및 드레인 적극, 상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 형성된 제 2 게이트 절연막, 및 상기 제 2 게이트 절연막 상에 형성된 탑 게이트 전극을 포함하는 것을 특징으로 하는 디스플레이 장치를 제공한다.
본 발명은 또한, 박막 트랜지스터의 제조방법을 포함하여 이루어지고, 상기 박막 트랜지스터의 제조방법은, 기판 상에 바텀 게이트 전극을 형성하고, 상기 바텀 게이트 전극 상에 제 1 게이트 절연막을 형성하는 공정, 상기 제 1 게이트 절연막 상에 제 1 액티브층을 형성하는 공정, 상기 제 1 액티브층 상에 에치 스토퍼층을 형성하는 공정, 상기 에치 스토퍼층이 형성된 상기 제 1 액티브층 상에 제 2 액티브층을 형성하는 공정, 상기 제 2 액티브층 표면에 금속산화막을 형성하는 공정, 상기 금속산화막 상에 일정 간격으로 이격되는 소스 전극 및 드레인 적극을 형성하는 공정, 상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 제 2 게이트 절연막을 형성하는 공정, 및 상기 제 2 게이트 절연막 상에 탑 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 디스플레이 장치의 제조방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명은 에치 스토퍼층 상에 제 2 액티브층을 형성함으로써, 보호막 형성시에 발생된 플라즈마가스가 제 1 액티브층으로 침투하는 것을 방지하여 신뢰성 있는 소자특성을 확보할 수 있는 효과를 제공한다.
또한, 본 발명은 바텀 게이트 전극 상에 제 1 액티브층을 형성하고, 탑 게이트 전극 아래에 제 2 액티브층을 형성함으로써, 제 1 액티브층뿐만 아니라 제 2 액티브층이 채널영역으로 이용될 수 있어 트랜지스터의 온 커런트(On-Current) 특성을 향상시켜 소자동작의 신뢰성을 향상시킬 수 있다.
도 1은 종래의 산화물 박막 트랜지스터의 구조를 나타내는 개략적인 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 4는 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 5는 본 발명의 제 4 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법의 개략적인 단면도이다.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법의 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도이다.
도 9는 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 4는 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 5는 본 발명의 제 4 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법의 개략적인 단면도이다.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법의 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도이다.
도 9는 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.
본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
본 명세서에서 기술되는 "연결된다" 라는 용어는 어떤 구성이 다른 구성과 직접적으로 연결되는 경우뿐만 아니라 어떤 구성이 제3의 구성을 통해서 다른 구성과 간접적으로 연결되는 경우까지 포함하는 것을 의미한다.
본 명세서에서 기술되는 "제1" 및 "제2" 등의 수식어는 해당하는 구성들의 순서를 의미하는 것이 아니라 해당하는 구성들을 서로 구분하기 위한 것이다.
본 명세서에서 기술되는 "패턴이 동일하다"라는 것은 어떤 구성과 다른 구성의 패턴이 완전히 동일한 경우뿐만 아니라 공정 진행상 미치가 발생한 경우를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 기술되는 "포함하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부되는 도면을 참고하여 상기 문제점을 해결하기 위해 고안된 본 발명의 바람직한 실시예들에 대해 상세히 설명한다.
도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 2에서 알 수 있듯이, 본 발명의 제 1 실시예에 따른 박막 트랜지스터는 소정의 기판(100) 위에 형성된 바텀 게이트 전극(200), 제 1 게이트 절연막(300), 제 1 액티브층(410), 에치 스토퍼층(500), 제 2 액티브층(430), 소스 전극(610) 및 드레인 전극(630), 제 2 게이트 절연막(700), 및 탑 게이트 전극(800)을 포함하여 이루어진다.
상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.
상기 바텀 게이트 전극(200)은 상기 기판(300) 상에 형성 되어 있다. 상기 바텀 게이트 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 제 1 게이트 절연막(300)은 상기 게이트 전극(200) 상에 형성되어 있다. 이때 제 1 게이트 절연막(300)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수 있다. 상기 제 1 게이트 절연막(300)은 상기 바텀 게이트 전극(200)을 상기 제 1 액티브층(410)으로부터 절연시키는 역할을 한다.
상기 제 1 액티브층(410)은 상기 제 1 게이트 절연막(300) 상에 형성되어 있다.
상기 제 1 액티브층(410)은 실리콘반도체보다 높은 이동도 및 안정적인 정전류 특성을 갖는 것으로 알려진 AxByCzO(x, y, z ≥0)의 산화물 반도체로 선택되고, 이때, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 특히, 액티브층(ACT)은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 본 발명은 이에 국한되지 않는다.
상기 에치 스토퍼층(500)은 상기 제 1 액티브층(410) 상에 형성된다.
제 1 액티브층(410)이 산화물 반도체로 이루어진 경우, 산화물 반도체는 식각 공정에 필요한 식각액 또는 식각가스 및 플라즈마 처리 공정에 필요한 플라즈마가스에 의해 쉽게 반도체 특성을 잃고, 도체로 변질되는 단점을 갖는다.
상기 에치 스토퍼층(500)은 이러한 상기 산화물 반도체의 변질을 방지하기 위해서 상기 제 1 액티브층(410) 중에서 소스전극(610) 및 드레인 전극(630)에 의해 커버되지 않는 영역, 즉, 상기 제 1 액티브층(410)의 채널영역을 포함한 적어도 일부를 커버하도록 형성된다.
상기 에치 스토퍼층(500)은 실리콘 산화물 또는 실리콘 질화물이 사용되거나, 저유전율 물질(low-K)이 사용될 수 있다.
상기 에치 스토퍼층(500)으로 저유전율 물질이 사용되는 경우 실리콘 질화물과 비교하여 상대적으로 유전율이 낮아서 상기 제 1 액티브층(410) 및 상기 제 2 액티브층(430)에서의 전기장의 영향을 차단할 수 있다.
이때, 상기 저유전율 물질로는 실리콘 산화물 또는 실리콘 질화물의 유전율보다 낮은 유전율 값을 가지는 물질이면 제한 없이 사용이 가능하다. 특히, 일반적인 무기 절연막으로 사용되는 SiOC:H를 포함할 수 있다. 그 외, 상기 에치 스토퍼층(500)으로 사용될 수 있는 저유전율 물질은 예를 들어, 플루오로실리케이트 글래스, 다이아몬드상 카본, 실리콘 옥시카바이드, 패릴린-N, 플루오르화 다이아몬드상 카본 및 패릴린-F, 폴리이미드, 수소실세스키옥산, B-단계 폴리머, 불화 폴리이미드, 메틸실세스키옥산, 폴리아릴렌에테르, 폴리테트라플루오로에틸렌, 다공성 실리카, 다공성 수소실세스키옥산, 다공성 실크, 다공성 메틸실세스키옥산 및 다공성 폴리아릴렌에테르 중에서 하나 이상 선택된 물질로 형성될 수 있다.
상기 제 2 액티브층(430)은 상기 에치 스토퍼층(500)을 포함하면서 상기 제 1 액티브층(410) 상에 형성된다.
상기 제 2 액티브층(430)은 실리콘반도체보다 높은 이동도 및 안정적인 정전류 특성을 갖는 것으로 알려진 AxByCzO(x, y, z ≥0)의 산화물 반도체로 선택되고, 이때, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 특히, 액티브층(ACT)은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 본 발명은 이에 국한되지 않는다.
이와 같은 상기 제 2 액티브층(430)은 상기 소스 전극(610) 및 드레인 전극(630)과 보호막(700) 공정에 필요한 식각액 또는 식각가스 및 플라즈마 처리 공정에 필요한 플라즈마가스가 상기 제 1 액티브층(410)으로 침투하는 것을 방지하여 신뢰성 있는 소자특성을 확보할 수 있다.
또한, 상기 제 2 액티브층(430)은 상기 탑 게이트 전극(800) 아래에 형성됨으로써, 채널영역으로 이용될 수 있어 트랜지스터의 온 커런트(On-Current) 특성을 향상시켜 소자동작의 신뢰성을 향상시킬 수 있다
상기 소스 전극(610) 및 드레인 전극(630)은 상기 제 2 액티브층(430) 상에 일정 간격으로 이격되어 형성되어 있다.
상기 소스 전극(610) 및 드레인 전극(630)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 제 2 게이트 절연막(700)은 상기 소스 전극(610) 및 드레인 전극(630)과 상기 제 2 액티브층(430) 상에 형성되어 있다. 이때 제 2 게이트 절연막(700)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수 있다. 상기 제 2 게이트 절연막(700)은 상기 탑 게이트 전극(800)을 상기 제 2 액티브층(430)으로부터 절연시키는 역할을 한다.
상기 탑 게이트 전극(800)은 상기 제 2 게이트 절연막(700) 상에 상기 제 2 액티브층(430)과 오버랩 되도록 형성되어 있다.
상기 탑 게이트 전극(800)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 개략적인 단면도로서, 금속산화막(450)을 더 포함한 것을 제외하고는 전술한 도 2에 따른 박막 트랜지스터와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.
도 3에서 알 수 있듯이, 본 발명의 제 2 실시예에 따른 박막 트랜지스터는 도 2에 따른 박막 트랜지스터에서 제 2 액티브층(430) 표면에 금속산화막(450)을 더 포함하여 이루어진다.
상기 금속산화막(450)이 상기 제 2 액티브층(430) 표면에 형성됨으로써, 상기 금속산화막(450)이 상기 소스 전극(610) 및 드레인 전극(630)과 보호막(700) 공정에 필요한 식각액 또는 식각가스 및 플라즈마 처리 공정에 필요한 플라즈마가스가 상기 제 1 액티브층(410) 및 제 2 액티브층(410)으로 침투하는 것을 방지하여 신뢰성 있는 소자특성을 확보할 수 있다.
도 4는 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 개략적인 단면도로서, 제 2 액티브층(430)의 구조 및 형성 위치를 제외하고는 전술한 도 2에 따른 박막 트랜지스터와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.
도 4에서 알 수 있듯이, 본 발명 3 실시예에 따른 박막 트랜지스터의 제 2 액티브층(430)은 소스 전극(610) 및 드레인 전극(630) 상에 형성되어 있다.
구체적으로, 상기 소스 전극(610) 상에서 에치 스토퍼층(500)을 거쳐 상기 드레인 전극(630) 상에 형성되어 있다.
이와 같은 상기 제 2 액티브층(430)은 보호막(700) 형성 시 플라즈마 처리 공정에 필요한 플라즈마가스가 상기 제 1 액티브층(410)으로 침투하는 것을 방지하여 신뢰성 있는 소자특성을 확보할 수 있다.
또한, 상기 제 2 액티브층(430)은 상기 탑 게이트 전극(800) 아래에 형성됨으로써, 채널영역으로 이용될 수 있어 트랜지스터의 온 커런트(On-Current) 특성을 향상시켜 소자동작의 신뢰성을 향상시킬 수 있다
도 5은 본 발명의 제 4 실시예에 따른 박막 트랜지스터의 개략적인 단면도로서, 금속산화막(450)을 더 포함한 것을 제외하고는 전술한 도 4에 따른 박막 트랜지스터와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.
도 5에서 알 수 있듯이, 본 발명의 제 4 실시예에 따른 박막 트랜지스터는 도 4에 따른 박막 트랜지스터에서 제 2 액티브층(430) 표면에 금속산화막(450)을 더 포함하여 이루어진다.
상기 금속산화막(450)이 상기 제 2 액티브층(430) 표면에 형성됨으로써, 상기 금속산화막(450)이 보호막(700) 형성 시 플라즈마 처리 공정에 필요한 플라즈마가스가 상기 제 1 액티브층(410) 및 제 2 액티브층(410)으로 침투하는 것을 방지하여 신뢰성 있는 소자특성을 확보할 수 있다.
이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법의 개략적인 단면도로서, 이는 전술한 도 3에 따른 박막 트랜지스터의 제조 공정에 관한 것이다.
도 6a에서 알 수 있듯이, 기판(100) 상에 바텀 게이트 전극(200)을 형성하고, 상기 바텀 게이트 전극(200) 상에 제 1 게이트 절연막(300)을 형성한다.
구체적으로, 기판(100) 상에 스퍼터링 방법 등의 증착 방법을 통해 상기 바텀 게이트 전극(200)이 형성된다. 이때, 상기 바텀 게이트 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 바텀 게이트 전극(200) 상에 PECVD 방법으로 제 1 게이트 절연막(300)이 형성된다. 이때, 제 1 게이트 절연막(300)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수 있다.
도 6b에서 알 수 있듯이, 상기 제 1 게이트 절연막(300) 상에 제 1 액티브층(410)을 형성한다.
상기 제 1 액티브층(410)은 상기 제 1 게이트 절연막(300) 상에 a-IGZO와 같은 비정질 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해서 약 650℃ 이상의 고온 열처리 공정을 수행하여 상기 비정질 산화물 반도체를 결정화하고, 결정화된 산화물 반도체를 마스크 공정으로 패터닝하여 형성할 수 있다.
도 6c에서 알 수 있듯이, 상기 제 1 액티브층(410) 상에 에치 스토퍼층(500)을 형성한다.
상기 에치 스토퍼층(500)은 상기 제 1 액티브층(410) 상에 마스크 공정으로 패터닝하여 형성한다. 이때, 상기 에치 스토퍼층(500)은 실리콘 산화물 또는 실리콘 질화물이 사용되거나, 저유전율 물질(low-K)이 사용될 수 있다. 상기 저유전율 물질로는 실리콘 산화물 또는 실리콘 질화물의 유전율보다 낮은 유전율 값을 가지는 물질이면 제한 없이 사용이 가능하다,
도 6d에서 알 수 있듯이, 상기 에치 스토퍼층(500)이 형성된 상기 제 1 액티브층(410) 상에 제 2 액티브층(430)을 형성한다.
상기 제 2 액티브층(430)은 제 1 액티브층(410) 상에 a-IGZO와 같은 비정질 산화물 반도체를 마스크 공정으로 패턴형성한다.
이때, 상기 제 2 액티브층(430) 표면에 금속산화막(450)을 더 형성하는 공정을 포함할 수 있다.
상기 금속산화막(450)을 형성하는 공정은, 먼저 상기 제 2 액티브층(430) 상에 금속층을 형성하고, 마스크 공정으로 패턴 형성한다. 이때, 상기 금속층을 형성하는 물질은 구리(Cu), 알루미늄(Al), 은(Ag), 티타늄(Ti)과 같은 금속에 칼슘(Ca), 마그네슘(Mg), 아연(Zn), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 지르코늄(Zr), 카드뮴(Cd), 금(Au), 은(Ag), 코발트(Co), 인(In), 탄탈(Ta), 하프튬(Hf), 텅스텐(W) 및 크롬(Cr) 중 하나 이상이 포함된 합금일 수 있다. 이어 열 처리함으로써, 상기 제 2 액티브층(430)의 표면에 상기 금속층의 금속 이온이 산소와 반응하여 상기 제 2 액티브층(430)의 계면에 금속산화막(450)이 자가 형성(self-formation)되도록 할 수 있다. 상기 열 처리는 진공 열처리, O2 분위기, N2 분위기 또는 NH3 분위기에서 이루어질 수 있다.
도 6e에서 알 수 있듯이, 상기 제 2 액티브층(430) 상에 일정 간격으로 이격되는 소스 전극(610) 및 드레인 전극(630)을 마스크 공정으로 패턴 형성한다.
도 6f에서 알 수 있듯이, 상기 소스 전극(610) 및 드레인 전극(630)과 상기 제 2 액티브층(430) 상에 제 2 게이트 절연막(700)을 PECVD 방법으로 형성한다. 상기 제 2 게이트 절연막(700)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수 있다.
그 뒤, 상기 제 2 게이트 절연막(700) 상에 탑 게이트 전극(800)을 마스크 공정을 이용하여 패턴 형성한다. 이때, 제 2 게이트 절연막(700)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수 있다.
도 7a 내지 도 7f는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법의 개략적인 단면도로서, 이는 전술한 도 5에 따른 박막 트랜지스터의 제조 공정에 관한 것이다. 도 7a 내지 도 7f에 따른 제조 공정은 금속산화막(450)을 더 포함한 것을 제외하고는 전술한 도 6a 내지 도 6f에 따른 박막 트랜지스터의 제조 공정과 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성 및 공정에 대한 반복 설명은 생략하기로 한다.
도 7a 내지 도 7c의 공정은 도 6a 내지 도 6c의 공정과 동일하므로 구체적인 설명은 생략하기로 한다.
도 7d에서 알 수 있듯이, 상기 제 1 액티브층(410)과 접속되면서 상기 에치 스토퍼층(500) 상에서 일정 간격으로 이격되는 소스 전극(610) 및 드레인 전극(630)을 패턴 형성한다.
도 7e에서 알 수 있듯이, 상기 소스 전극(610) 및 드레인 전극(630) 상에 제 2 액티브층(430)을 패턴 형성한다.
이때, 상기 제 2 액티브층(430) 표면에 금속산화막(450)을 더 형성하는 공정을 포함할 수 있다.
도 7f에서 알 수 있듯이, 상기 소스 전극(610) 및 드레인 전극(630)과 상기 제 2 액티브층(430) 상에 제 2 게이트 절연막(700)을 형성하고, 상기 제 2 게이트 절연막(700) 상에 탑 게이트 전극(800)을 패턴 형성한다.
도 8은 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도로서, 이는 전술한 도 3에 따른 박막 트랜지스터가 적용된 유기발광장치에 관한 것이다.
도 8에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기발광장치는 전술한 도 3에 따른 박막 트랜지스터를 포함하고 상기 보호막(900), 드레인 전극(700)과 콘택홀(H)을 통해 접속되는 하부 전극(100), 상기 박막 트랜지스터 상에 뱅크층(1110), 발광부(1120), 및 상부 전극(1130)을 추가로 포함하여 이루어진다.
상기 보호막(900)은 상기 탑 게이트 전극(800), 및 제 2 게이트 절연막(700)을 포함한 기판 전체 면에 형성되어 있다. 상기 보호막(900)은 상기 드레인 전극(630)을 노출시키기 위해서 콘택홀(H)을 구비한다.
상기 하부 전극(100)은 화소 전극으로서 상기 콘택홀(H)을 통해서 상기 드레인 전극(630)과 연결된다.
상기 뱅크층(1110)은 상기 보호막(900) 상에 형성되어 있다. 구체적으로, 상기 뱅크층(1110)은 소스 전극(610) 및 드레인 전극(630) 위쪽에 형성되어 있으며, 특히 화소 영역 이외의 영역에 형성되어 있다. 즉, 화상을 표시하는 화소 영역은 상기 뱅크층(1110)에 의해 둘러싸여 있다.
이와 같은 뱅크층(1110)은 유기절연물질, 예를 들면 리이미드(polyimide), 포토아크릴(Photo acryl), 또는 벤조사이클로부텐(BCB)으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 발광부(1120)는 상기 하부 전극(1000) 상에 형성되어 있다. 상기 발광부(1120)은 도시하지는 않았지만, 정공주입층, 정공수송층, 유기발광층, 전자수송층, 및 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 또는 둘 이상의 층은 생략이 가능하다. 상기 발광부(1120)는 상기와 같은 층들의 조합 이외에도 당업계에 공지된 다양한 형태로 변경될 수 있다.
상기 상부 전극(1130)은 상기 발광부(1120) 상에 형성되어 있다. 이와 같은 상부 전극(1130)은 공통 전극으로 기능할 수 있고, 그에 따라, 상기 발광부(1120) 뿐만 아니라 상기 뱅크층(1110)을 포함한 기판 전체 면에 형성될 수 있다.
상기 상부 전극(1130)은 은(Ag)과 같은 금속으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
이상과 같은 도 8에 따른 유기발광장치는, 전술한 도 6a 내지 도 6f에 따른 공정으로 박막 트랜지스터를 제조한 후, 상기 탑 게이트 전극(800), 및 제 2 게이트 절연막(700)을 포함한 기판 전체 면에 상기 보호막(900)을 형성한다.
그 다음, 상기 보호막(900)은 상기 드레인 전극(630)을 노출시키기 위해서 콘택홀(H)을 형성하고, 하부 전극(1000)을 패턴 형성한다.
그 다음, 상기 소스 전극(610) 및 드레인 전극(630) 위쪽의 보호막(900) 상에 뱅크층(1110)을 패턴 형성하고, 상기 화소 전극(1000) 상에 발광부(1120)를 패턴 형성하고, 그리고 상기 발광부(1120) 상에 상부 전극(1130)을 형성하는 공정을 통해 제조한다.
도시하지는 않았지만, 전술한 도 6a 내지 도 6f에 따른 박막 트랜지스터의 제조 방법이 적용된 유기발광장치의 제조방법도 본 발명의 범위 내에 있다.
도 8은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 3에 따른 박막 트랜지스터가 적용된 액정표시장치에 관한 것이다.
도 8에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 전술한 도 3에 따른 박막 트랜지스터 기판은 상기 보호막(900), 드레인 전극(700)과 콘택홀(H)을 통해 접속되는 하부 전극(100)을 더 포함하고, 상기 박막 트랜지스터 기판과 대향하는 기판(1200), 및 상기 양 기판 사이에 형성된 액정층(1300)을 포함하여 이루어진다.
도시하지는 않았지만, 상기 박막 트랜지스터 기판 상에는 하부 전극(800)과 함께 액정 구동을 위한 전계를 형성하기 위한 공통 전극이 추가로 형성될 수 있다.
상기 대향 기판(1200)은 도시하지는 않았지만 차광층 및 컬러 필터층을 포함하여 이루어질 수 있다.
상기 차광층은 화소 영역 이외의 영역으로 광이 누설되는 것을 차단하기 위해서 매트릭스 구조로 형성되고, 상기 컬러 필터층은 상기 매트릭스 구조의 차광층 사이 영역에 형성된다.
본 발명에 따른 액정표시장치는 TN(Twisted Nematic)모드, VA(Vertical Alignment) 모드, IPS(In-Plane Switching)모드 등 당업계에 공지된 다양한 모드의 액정표시장치에 적용될 수 있다.
이상과 같은 도 8에 따른 액정표시장치는, 전술한 도 6a 내지 도 6f에 따른 공정으로 박막 트랜지스터 기판을 제조한 후, 상기 탑 게이트 전극(800), 및 제 2 게이트 절연막(700)을 포함한 기판 전체 면에 상기 보호막(900)을 형성한다.
그 다음, 상기 보호막(900)은 상기 드레인 전극(630)을 노출시키기 위해서 콘택홀(H)을 형성하고, 하부 전극(1000)을 패턴 형성한다.
그 다음, 대향 기판(1200)을 제조하고, 그리고 상기 양 기판 사이에 액정층(1300)을 형성하면서 양 기판을 합착하는 공정을 통해 제조한다.
상기 양 기판을 합착하는 공정은 당업계에 공지된 진공주입법 또는 액정적하법을 이용하여 수행할 수 있다.
도시하지는 않았지만, 전술한 도 6a 내지 도 6f에 따른 박막 트랜지스터의 제조 방법이 적용된 액정표시장치의 제조방법도 본 발명의 범위 내에 있다.
100: 기판 200: 바텀 게이트 전극
300: 제1 게이트 절연막 410: 제 1 액티브층
430: 제 2 액티브층 500: 에치 스토퍼층
610: 소스 전극 630: 드레인 전극
700: 제 2 게이트 절연막 800: 탑 게이트 전극
300: 제1 게이트 절연막 410: 제 1 액티브층
430: 제 2 액티브층 500: 에치 스토퍼층
610: 소스 전극 630: 드레인 전극
700: 제 2 게이트 절연막 800: 탑 게이트 전극
Claims (14)
- 기판 상에 형성된 바텀 게이트 전극;
상기 바텀 게이트 전극 상에 형성된 제 1 게이트 절연막;
상기 제 1 게이트 절연막 상에 형성된 제 1 액티브층;
상기 제 1 액티브층 상에 형성되어 상기 제 1 액티브층을 보호하는 에치 스토퍼층;
상기 에치 스토퍼층을 포함하면서 상기 제 1 액티브층 상에 형성된 제 2 액티브층;
상기 제 2 액티브층 상에 일정 간격으로 이격되어 형성되는 소스 전극 및 드레인 적극;
상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 형성된 제 2 게이트 절연막; 및
상기 제 2 게이트 절연막 상에 형성된 탑 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터. - 제1항에 있어서,
상기 제 1 액티브층 및 상기 제 2 액티브층은 산화물 반도체로 이루어진 것을 특징으로 하는 박막 트랜지스터. - 제1항에 있어서,
상기 에치 스토퍼층은 저유전 물질로 형성된 것을 특징으로 하는 박막 트랜지스터. - 제1항에 있어서,
상기 제 2 액티브층 표면에 금속산화막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터. - 기판 상에 형성된 바텀 게이트 전극;
상기 바텀 게이트 전극 상에 형성된 제 1 게이트 절연막;
상기 제 1 게이트 절연막 상에 형성된 제 1 액티브층;
상기 제 1 액티브층 상에 형성되어 상기 제 1 액티브층을 보호하는 에치 스토퍼층;
상기 제 1 액티브층과 접속되면서 상기 에치 스토퍼층 상에서 일정 간격으로 이격되어 형성된 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극 상에 형성된 제 2 액티브층;
상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 형성된 제 2 게이트 절연막; 및
상기 제 2 게이트 절연막 상에 형성된 탑 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터. - 제5항에 있어서,
상기 제 1 액티브층 및 상기 제 2 액티브층은 산화물 반도체로 이루어진 것을 특징으로 하는 박막 트랜지스터. - 제5항에 있어서,
상기 에치 스토퍼층은 저유전 물질로 형성된 것을 특징으로 하는 박막 트랜지스터. - 제5항에 있어서,
상기 제 2 액티브층 표면에 금속산화막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터. - 기판 상에 바텀 게이트 전극을 형성하고, 상기 바텀 게이트 전극 상에 제 1 게이트 절연막을 형성하는 공정;
상기 제 1 게이트 절연막 상에 제 1 액티브층을 형성하는 공정;
상기 제 1 액티브층 상에 에치 스토퍼층을 형성하는 공정;
상기 에치 스토퍼층이 형성된 상기 제 1 액티브층 상에 제 2 액티브층을 형성하는 공정;
상기 제 2 액티브층 상에 일정 간격으로 이격되는 소스 전극 및 드레인 적극을 형성하는 공정;
상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 제 2 게이트 절연막을 형성하는 공정; 및
상기 제 2 게이트 절연막 상에 탑 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법. - 제9항에 있어서,
상기 제 2 액티브층 표면에 금속산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법. - 기판 상에 바텀 게이트 전극을 형성하고, 상기 바텀 게이트 전극 상에 제 1 게이트 절연막을 형성하는 공정;
상기 제 1 게이트 절연막 상에 제 1 액티브층을 형성하는 공정;
상기 제 1 액티브층 상에 에치 스토퍼층을 형성하는 공정;
상기 제 1 액티브층과 접속되면서 상기 에치 스토퍼층 상에서 일정 간격으로 이격되는 소스 전극 및 드레인 전극을 형성하는 공정;
상기 소스 전극 및 드레인 전극 상에 제 2 액티브층을 형성하는 공정;
상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 제 2 게이트 절연막을 형성하는 공정; 및
상기 제 2 게이트 절연막 상에 탑 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법. - 제11항에 있어서,
상기 제 2 액티브층 표면에 금속산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법. - 박막 트랜지스터를 포함하여 이루어지고,
상기 박막 트랜지스터는,
기판 상에 형성된 바텀 게이트 전극;
상기 바텀 게이트 전극 상에 형성된 제 1 게이트 절연막;
상기 제 1 게이트 절연막 상에 형성된 제 1 액티브층;
상기 제 1 액티브층 상에 형성되어 상기 제 1 액티브층을 보호하는 에치 스토퍼층;
상기 에치 스토퍼층을 포함하면서 상기 제 1 액티브층 상에 형성된 제 2 액티브층;
상기 제 2 액티브층 표면에 형성된 금속산화막;
상기 금속산화막 상에 일정 간격으로 이격되어 형성되는 소스 전극 및 드레인 적극;
상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 형성된 제 2 게이트 절연막; 및
상기 제 2 게이트 절연막 상에 형성된 탑 게이트 전극을 포함하는 것을 특징으로 하는 디스플레이 장치. - 박막 트랜지스터의 제조방법을 포함하여 이루어지고,
상기 박막 트랜지스터의 제조방법은,
기판 상에 바텀 게이트 전극을 형성하고, 상기 바텀 게이트 전극 상에 제 1 게이트 절연막을 형성하는 공정;
상기 제 1 게이트 절연막 상에 제 1 액티브층을 형성하는 공정;
상기 제 1 액티브층 상에 에치 스토퍼층을 형성하는 공정;
상기 에치 스토퍼층이 형성된 상기 제 1 액티브층 상에 제 2 액티브층을 형성하는 공정;
상기 제 2 액티브층 표면에 금속산화막을 형성하는 공정;
상기 금속산화막 상에 일정 간격으로 이격되는 소스 전극 및 드레인 적극을 형성하는 공정;
상기 소스 전극 및 드레인 전극과 상기 제 2 액티브층 상에 제 2 게이트 절연막을 형성하는 공정; 및
상기 제 2 게이트 절연막 상에 탑 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 디스플레이 장치의 제조방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |