JP2618534B2 - アクティブマトリクス表示装置の製造方法 - Google Patents
アクティブマトリクス表示装置の製造方法Info
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- JP2618534B2 JP2618534B2 JP40444490A JP40444490A JP2618534B2 JP 2618534 B2 JP2618534 B2 JP 2618534B2 JP 40444490 A JP40444490 A JP 40444490A JP 40444490 A JP40444490 A JP 40444490A JP 2618534 B2 JP2618534 B2 JP 2618534B2
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- electrode
- active matrix
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタをス
イッチング素子として有し、付加容量を備えたアクティ
ブマトリクス表示装置に関する。
イッチング素子として有し、付加容量を備えたアクティ
ブマトリクス表示装置に関する。
【０００２】
【従来の技術】付加容量を備えた一般的なアクティブマ
トリクス表示装置の等価回路図を、図３に示す。この表
示装置では、一方向に平行するゲートバス配線２４に交
差して、ソースバス配線２５が設けられている。ゲート
バス配線２４及びソースバス配線２５に囲まれた１つの
絵素領域には、絵素容量（ＣLC）２３及び付加容量（Ｃ
S）２２が並列に設けられている。ゲートバス配線２４
及びソースバス配線２５にはそれぞれ薄膜トランジスタ
（以下では「ＴＦＴ」と称する）２１のゲート電極及び
ソース電極が接続されている。ＴＦＴ２１のドレイン電
極には絵素容量２３及び付加容量２２が接続されてい
る。
トリクス表示装置の等価回路図を、図３に示す。この表
示装置では、一方向に平行するゲートバス配線２４に交
差して、ソースバス配線２５が設けられている。ゲート
バス配線２４及びソースバス配線２５に囲まれた１つの
絵素領域には、絵素容量（ＣLC）２３及び付加容量（Ｃ
S）２２が並列に設けられている。ゲートバス配線２４
及びソースバス配線２５にはそれぞれ薄膜トランジスタ
（以下では「ＴＦＴ」と称する）２１のゲート電極及び
ソース電極が接続されている。ＴＦＴ２１のドレイン電
極には絵素容量２３及び付加容量２２が接続されてい
る。
【０００３】このような表示装置に用いられる、アクテ
ィブマトリクス基板の製造方法を図４（ａ）〜（ｄ）に
示す。このアクティブマトリクス基板は、以下のように
して作製される。まず、ガラス等の絶縁性基板１上に、
後に半導体層２となるシリコン層が減圧ＣＶＤ法によっ
て、１００nmの厚さに堆積される。このシリコン層がホ
トリソグラフィ法及びドライエッチング法によってパタ
ーニングされ、半導体層２が形成される（図４
（ａ））。
ィブマトリクス基板の製造方法を図４（ａ）〜（ｄ）に
示す。このアクティブマトリクス基板は、以下のように
して作製される。まず、ガラス等の絶縁性基板１上に、
後に半導体層２となるシリコン層が減圧ＣＶＤ法によっ
て、１００nmの厚さに堆積される。このシリコン層がホ
トリソグラフィ法及びドライエッチング法によってパタ
ーニングされ、半導体層２が形成される（図４
（ａ））。
【０００４】次に、シリコンの酸化物からなる絶縁膜３
が、基板１上の全面に、例えばＣＶＤ法によって１００
nmの厚さに形成される。更に絶縁膜３上にレジスト４が
形成され、半導体層２の一部である第１容量電極２ｂ上
の部分のレジストが除去される。このレジスト４をマス
クとして、イオン注入法によって第１容量電極２ｂとな
る部分に、例えばリンが不純物として、１００ＫｅＶ、
５×１０15ｃｍ-2の条件下でドープされる（図４
（ｂ）。尚、リンのドープを絶縁膜３を形成する前に行
ってもよい。
が、基板１上の全面に、例えばＣＶＤ法によって１００
nmの厚さに形成される。更に絶縁膜３上にレジスト４が
形成され、半導体層２の一部である第１容量電極２ｂ上
の部分のレジストが除去される。このレジスト４をマス
クとして、イオン注入法によって第１容量電極２ｂとな
る部分に、例えばリンが不純物として、１００ＫｅＶ、
５×１０15ｃｍ-2の条件下でドープされる（図４
（ｂ）。尚、リンのドープを絶縁膜３を形成する前に行
ってもよい。
【０００５】次に、レジスト４が除去され、シリコン半
導体層２上に絶縁膜３を挟んでゲート電極６及び第２容
量電極６ａがパターン形成される。ゲート電極６は前述
のゲートバス配線２４に接続されている。第１容量電極
２ｂ、絶縁膜３及び第２容量電極６ｂにより、付加容量
２２が形成される。従って、このアクティブマトリクス
基板では、絶縁膜３が付加容量の付加容量絶縁膜として
用いられている。
導体層２上に絶縁膜３を挟んでゲート電極６及び第２容
量電極６ａがパターン形成される。ゲート電極６は前述
のゲートバス配線２４に接続されている。第１容量電極
２ｂ、絶縁膜３及び第２容量電極６ｂにより、付加容量
２２が形成される。従って、このアクティブマトリクス
基板では、絶縁膜３が付加容量の付加容量絶縁膜として
用いられている。
【０００６】次に、ゲート電極６及び第２容量電極６ａ
をマスクとして、イオン注入法によって例えばリンが不
純物として、１００ＫｅＶ、５×１０15ｃｍ-2の条件下
でドープされる（図４（ｃ））。この不純物のイオン注
入により、半導体層２のゲート電極６及び第２容量電極
６ａの下方以外の部分にソース領域５ａ及びドレイン領
域５ｂが形成され、半導体層２のゲート電極６の下方の
部分にチャネル領域２ａが形成される。絶縁膜３はゲー
ト絶縁膜として機能している。以上によりＴＦＴ２１が
形成される。
をマスクとして、イオン注入法によって例えばリンが不
純物として、１００ＫｅＶ、５×１０15ｃｍ-2の条件下
でドープされる（図４（ｃ））。この不純物のイオン注
入により、半導体層２のゲート電極６及び第２容量電極
６ａの下方以外の部分にソース領域５ａ及びドレイン領
域５ｂが形成され、半導体層２のゲート電極６の下方の
部分にチャネル領域２ａが形成される。絶縁膜３はゲー
ト絶縁膜として機能している。以上によりＴＦＴ２１が
形成される。
【０００７】次に、基板１上の全面にＣＶＤ法によって
シリコンの酸化物からなる層間絶縁膜７が形成される。
次に、ドープした不純物を活性化させるために、この基
板は例えば窒素中で９５０℃に３０分間熱処理される。
更に、層間絶縁膜７のソース領域５ａ上及びドレイン領
域５ｂ上の部分にコンタクトホールが形成され、ソース
領域５ａ上のコンタクトホール上にソースバス配線２５
が形成される。ドレイン領域５ｂ上のコンタクトホール
上及び層間絶縁膜７上には、絵素電極８が形成される
（図４（ｄ））。
シリコンの酸化物からなる層間絶縁膜７が形成される。
次に、ドープした不純物を活性化させるために、この基
板は例えば窒素中で９５０℃に３０分間熱処理される。
更に、層間絶縁膜７のソース領域５ａ上及びドレイン領
域５ｂ上の部分にコンタクトホールが形成され、ソース
領域５ａ上のコンタクトホール上にソースバス配線２５
が形成される。ドレイン領域５ｂ上のコンタクトホール
上及び層間絶縁膜７上には、絵素電極８が形成される
（図４（ｄ））。
【０００８】更に、このアクティブマトリクス基板と対
向基板との間に液晶等の表示媒体が封入され、アクティ
ブマトリクス表示装置が得られる。
向基板との間に液晶等の表示媒体が封入され、アクティ
ブマトリクス表示装置が得られる。
【０００９】
【発明が解決しようとする課題】このような表示装置で
は、絶縁膜３はＴＦＴ２１のゲート絶縁膜としての機能
と、付加容量２２の付加容量絶縁膜としての機能を果た
している。ところで、ＴＦＴ２１のゲート電極には非常
に高い電圧が印加されるので、ゲート絶縁膜には高耐圧
性が要求される。従って、ゲート絶縁膜を厚くすること
が必要となる。一方、大きな付加容量値を得るために
は、付加容量絶縁膜は薄いことが必要となる。しかし、
前述のように絶縁膜３はＴＦＴ２１のゲート絶縁膜とし
ても機能しているので、付加容量値を大きくするために
は、第１容量電極２ｂ及び第２容量電極６ａの面積を大
きくすることが必要となる。ところが、第１容量電極２
ｂ及び第２容量電極６ａの面積を大きくすると、開口
率、即ち表示画面の全面積に対する絵素の面積の比率が
低下してしまう。開口率が低下すると、画面が暗くなる
という問題点がある。
は、絶縁膜３はＴＦＴ２１のゲート絶縁膜としての機能
と、付加容量２２の付加容量絶縁膜としての機能を果た
している。ところで、ＴＦＴ２１のゲート電極には非常
に高い電圧が印加されるので、ゲート絶縁膜には高耐圧
性が要求される。従って、ゲート絶縁膜を厚くすること
が必要となる。一方、大きな付加容量値を得るために
は、付加容量絶縁膜は薄いことが必要となる。しかし、
前述のように絶縁膜３はＴＦＴ２１のゲート絶縁膜とし
ても機能しているので、付加容量値を大きくするために
は、第１容量電極２ｂ及び第２容量電極６ａの面積を大
きくすることが必要となる。ところが、第１容量電極２
ｂ及び第２容量電極６ａの面積を大きくすると、開口
率、即ち表示画面の全面積に対する絵素の面積の比率が
低下してしまう。開口率が低下すると、画面が暗くなる
という問題点がある。
【００１０】本発明はこのような問題点を解決するもの
であり、本発明の目的は、高耐圧のゲート絶縁膜を有す
るＴＦＴを備え、且つ容量値の大きな付加容量を備えた
アクティブマトリクス表示装置を提供することである。
本発明の他の目的は、そのようなアクティブマトリクス
表示装置の製造方法を提供することである。
であり、本発明の目的は、高耐圧のゲート絶縁膜を有す
るＴＦＴを備え、且つ容量値の大きな付加容量を備えた
アクティブマトリクス表示装置を提供することである。
本発明の他の目的は、そのようなアクティブマトリクス
表示装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】本発明のアクティブマト
リクス表示装置の製造方法は、絶縁性基板上に薄膜トラ
ンジスタと付加容量とを有するアクティブマトリクス表
示装置の製造方法であって、該基板上に、該薄膜トラン
ジスタのチャネル層と、該付加容量を構成する第１容量
電極とを形成する工程と、該チャネル層及び該第１容量
電極上の全面に第１絶縁膜を形成する工程と、該第１容
量電極上の第１絶縁膜を除去する工程と、該第１絶縁膜
及び該第１容量電極上に第２絶縁膜を形成する工程と、
該チャネル層上方の該第２絶縁膜上にゲート電極を形成
し、且つ該第１容量電極上方の該第２絶縁膜上に第２容
量電極を形成する工程と、を包含しており、そのことに
よって上記目的が達成される。
リクス表示装置の製造方法は、絶縁性基板上に薄膜トラ
ンジスタと付加容量とを有するアクティブマトリクス表
示装置の製造方法であって、該基板上に、該薄膜トラン
ジスタのチャネル層と、該付加容量を構成する第１容量
電極とを形成する工程と、該チャネル層及び該第１容量
電極上の全面に第１絶縁膜を形成する工程と、該第１容
量電極上の第１絶縁膜を除去する工程と、該第１絶縁膜
及び該第１容量電極上に第２絶縁膜を形成する工程と、
該チャネル層上方の該第２絶縁膜上にゲート電極を形成
し、且つ該第１容量電極上方の該第２絶縁膜上に第２容
量電極を形成する工程と、を包含しており、そのことに
よって上記目的が達成される。
【００１２】
【作用】本発明のアクティブマトリクス表示装置では、
ＴＦＴのゲート絶縁膜は第１絶縁膜と第２絶縁膜から構
成されている。一方、付加容量の付加容量絶縁膜は第２
絶縁膜から構成され、第１絶縁膜を有していない。従っ
て、第２絶縁膜を付加容量絶縁膜に適した層厚とすれ
ば、適切な容量値を有する付加容量が得られる。また、
第１絶縁膜と第２絶縁膜との合計の層厚を、ＴＦＴのゲ
ート絶縁膜として適切な値に設定すれば、高耐圧性に優
れたゲート絶縁膜を有するＴＦＴを得ることができる。
ＴＦＴのゲート絶縁膜は第１絶縁膜と第２絶縁膜から構
成されている。一方、付加容量の付加容量絶縁膜は第２
絶縁膜から構成され、第１絶縁膜を有していない。従っ
て、第２絶縁膜を付加容量絶縁膜に適した層厚とすれ
ば、適切な容量値を有する付加容量が得られる。また、
第１絶縁膜と第２絶縁膜との合計の層厚を、ＴＦＴのゲ
ート絶縁膜として適切な値に設定すれば、高耐圧性に優
れたゲート絶縁膜を有するＴＦＴを得ることができる。
【００１３】
【実施例】本発明の実施例について以下に説明する。図
１は本発明のアクティブマトリクス表示装置の一実施例
を構成するアクティブマトリクス基板の断面図である。
本実施例の表示装置の等価回路図は、前述の図３と同様
である。図２（ａ）〜（ｃ）に図１のＴＦＴの製造工程
を示す。本実施例のアクティブマトリクス表示装置を製
造工程に従って説明する。まず、ガラス等の絶縁性基板
１上の全面に、後に半導体層２となるシリコン層が減圧
ＣＶＤ法を用いて、１００nmの厚さに堆積される。この
シリコン層がホトリソグラフィ法及びドライエッチング
法によってパターニングされ、半導体層２が形成される
（図２（ａ））。
１は本発明のアクティブマトリクス表示装置の一実施例
を構成するアクティブマトリクス基板の断面図である。
本実施例の表示装置の等価回路図は、前述の図３と同様
である。図２（ａ）〜（ｃ）に図１のＴＦＴの製造工程
を示す。本実施例のアクティブマトリクス表示装置を製
造工程に従って説明する。まず、ガラス等の絶縁性基板
１上の全面に、後に半導体層２となるシリコン層が減圧
ＣＶＤ法を用いて、１００nmの厚さに堆積される。この
シリコン層がホトリソグラフィ法及びドライエッチング
法によってパターニングされ、半導体層２が形成される
（図２（ａ））。
【００１４】次に、シリコン酸化物からなる第１絶縁膜
３ａが、半導体層２を覆って基板１上の全面にＣＶＤ法
によって形成される。第１絶縁膜３ａの厚さは５０ｎｍ
である。この第１絶縁膜３ａ上の全面にレジスト４が形
成され、後に半導体層２の第１容量電極２ｂとなる部分
上の該レジスト４が除去される。レジスト４をマスクと
して、イオン注入法によって第１容量電極２ｂとなる部
分に、例えばリンが不純物として、６０ＫｅＶ、５×１
０ １５ ｃｍ −２ の条件下でドープされる。次に、このレ
ジスト４をマスクとして、第１容量電極２ｂとなる部分
上の第１絶縁膜３ａが除去される（図２（ｂ））。
３ａが、半導体層２を覆って基板１上の全面にＣＶＤ法
によって形成される。第１絶縁膜３ａの厚さは５０ｎｍ
である。この第１絶縁膜３ａ上の全面にレジスト４が形
成され、後に半導体層２の第１容量電極２ｂとなる部分
上の該レジスト４が除去される。レジスト４をマスクと
して、イオン注入法によって第１容量電極２ｂとなる部
分に、例えばリンが不純物として、６０ＫｅＶ、５×１
０ １５ ｃｍ −２ の条件下でドープされる。次に、このレ
ジスト４をマスクとして、第１容量電極２ｂとなる部分
上の第１絶縁膜３ａが除去される（図２（ｂ））。
【００１５】次に、レジスト４が除去され、第１絶縁膜
３ａを覆って基板１上の全面に、シリコンの酸化物から
なる第２絶縁膜３ｂが５０nmの厚さに形成される。従っ
て、半導体層２の第１容量電極２ｂの部分上には、第２
絶縁膜３ｂのみが存在し、第１絶縁膜３ａは存在しな
い。
３ａを覆って基板１上の全面に、シリコンの酸化物から
なる第２絶縁膜３ｂが５０nmの厚さに形成される。従っ
て、半導体層２の第１容量電極２ｂの部分上には、第２
絶縁膜３ｂのみが存在し、第１絶縁膜３ａは存在しな
い。
【００１６】次に、シリコン半導体層２上に、第１絶縁
膜３ａ及び第２絶縁膜３ｂを挟んでゲート電極６がパタ
ーン形成され、同時に第２絶縁膜３ｂを挟んで第２容量
電極６ａがパターン形成される。ゲート電極６は前述の
図３に示すゲートバス配線２４に接続されている。第１
容量電極２ｂ、第２絶縁膜３ｂ及び第２容量電極６ｂに
より、付加容量２２が形成される。従って、このアクテ
ィブマトリクス基板では、第２絶縁膜３ｂのみが付加容
量の付加容量絶縁膜として用いられている。
膜３ａ及び第２絶縁膜３ｂを挟んでゲート電極６がパタ
ーン形成され、同時に第２絶縁膜３ｂを挟んで第２容量
電極６ａがパターン形成される。ゲート電極６は前述の
図３に示すゲートバス配線２４に接続されている。第１
容量電極２ｂ、第２絶縁膜３ｂ及び第２容量電極６ｂに
より、付加容量２２が形成される。従って、このアクテ
ィブマトリクス基板では、第２絶縁膜３ｂのみが付加容
量の付加容量絶縁膜として用いられている。
【００１７】次に、ゲート電極６及び第２容量電極６ａ
をマスクとして、イオン注入法によって例えばリンが不
純物として、１００ＫｅＶ、５×１０15ｃｍ-2の条件下
でドープされる（図２（ｃ））。この不純物のイオン注
入により、半導体層２のゲート電極６及び第２容量電極
６ａの下方以外の部分にソース領域５ａ及びドレイン領
域５ｂが形成され、半導体層２のゲート電極６の下方の
部分にチャネル領域２ａが形成される。本実施例では第
１絶縁膜３ａ及び第２絶縁膜３ｂがゲート絶縁膜として
機能している。以上によりＴＦＴ２１が形成される。
をマスクとして、イオン注入法によって例えばリンが不
純物として、１００ＫｅＶ、５×１０15ｃｍ-2の条件下
でドープされる（図２（ｃ））。この不純物のイオン注
入により、半導体層２のゲート電極６及び第２容量電極
６ａの下方以外の部分にソース領域５ａ及びドレイン領
域５ｂが形成され、半導体層２のゲート電極６の下方の
部分にチャネル領域２ａが形成される。本実施例では第
１絶縁膜３ａ及び第２絶縁膜３ｂがゲート絶縁膜として
機能している。以上によりＴＦＴ２１が形成される。
【００１８】次に、基板１上の全面にＣＶＤ法によって
シリコンの酸化物からなる層間絶縁膜７が形成される。
次に、ドープした不純物を活性化させるために、この基
板は例えば窒素中で９５０℃に３０分間熱処理される。
更に、層間絶縁膜７のソース領域５ａ上及びドレイン領
域５ｂ上の部分にコンタクトホールが形成され、ソース
領域５ａ上のコンタクトホール上にソースバス配線２５
が形成される。ドレイン領域５ｂ上のコンタクトホール
上及び層間絶縁膜７上には絵素電極８が形成され、図１
のアクティブマトリクス基板が得られる。
シリコンの酸化物からなる層間絶縁膜７が形成される。
次に、ドープした不純物を活性化させるために、この基
板は例えば窒素中で９５０℃に３０分間熱処理される。
更に、層間絶縁膜７のソース領域５ａ上及びドレイン領
域５ｂ上の部分にコンタクトホールが形成され、ソース
領域５ａ上のコンタクトホール上にソースバス配線２５
が形成される。ドレイン領域５ｂ上のコンタクトホール
上及び層間絶縁膜７上には絵素電極８が形成され、図１
のアクティブマトリクス基板が得られる。
【００１９】更に、このアクティブマトリクス基板と対
向基板との間に液晶等の表示媒体が封入され、アクティ
ブマトリクス表示装置が得られる。
向基板との間に液晶等の表示媒体が封入され、アクティ
ブマトリクス表示装置が得られる。
【００２０】本実施例のアクティブマトリクス表示装置
では、第１絶縁膜３ａ及び第２絶縁膜３ｂが、ＴＦＴ２
１のゲート絶縁膜として用いられている。第１絶縁膜３
ａ及び第２絶縁膜３ｂの層厚は、それぞれ５０nmであ
り、これらを合計したゲート絶縁膜としての層厚は、１
００nmである。この値は前述の図４（ｄ）の従来例のゲ
ート絶縁膜の層厚と同じである。一方、本実施例の表示
装置では、第２絶縁膜３ｂのみが付加容量２２の付加容
量絶縁膜として機能している。従って、本実施例の表示
装置に於ける付加容量絶縁膜の層厚は、図４（ｄ）の従
来例に於ける付加容量絶縁膜の２分の１となる。従っ
て、本実施例では第１容量電極２ｂ及び第２容量電極６
ａの面積を小さく設定しても、図４（ｄ）の従来例に於
ける付加容量の容量値を確保でき、付加容量２２を設け
たことによる開口率の低下の影響を小さくすることがで
きる。即ち、明るい表示画面が得られる。
では、第１絶縁膜３ａ及び第２絶縁膜３ｂが、ＴＦＴ２
１のゲート絶縁膜として用いられている。第１絶縁膜３
ａ及び第２絶縁膜３ｂの層厚は、それぞれ５０nmであ
り、これらを合計したゲート絶縁膜としての層厚は、１
００nmである。この値は前述の図４（ｄ）の従来例のゲ
ート絶縁膜の層厚と同じである。一方、本実施例の表示
装置では、第２絶縁膜３ｂのみが付加容量２２の付加容
量絶縁膜として機能している。従って、本実施例の表示
装置に於ける付加容量絶縁膜の層厚は、図４（ｄ）の従
来例に於ける付加容量絶縁膜の２分の１となる。従っ
て、本実施例では第１容量電極２ｂ及び第２容量電極６
ａの面積を小さく設定しても、図４（ｄ）の従来例に於
ける付加容量の容量値を確保でき、付加容量２２を設け
たことによる開口率の低下の影響を小さくすることがで
きる。即ち、明るい表示画面が得られる。
【００２１】
【発明の効果】本発明のアクティブマトリクス表示装置
では、第１絶縁膜及び第２絶縁膜を設けている。そし
て、第１絶縁膜及び第２絶縁膜によってゲート絶縁膜を
構成し、第２絶縁膜によって付加容量絶縁膜を構成する
ことにより、ゲート絶縁膜の層厚にかかわらず付加容量
絶縁膜の層厚を小さくすることができる。従って、本発
明によれば、明るい表示画面を有するアクティブマトリ
クス表示装置を提供することができる。
では、第１絶縁膜及び第２絶縁膜を設けている。そし
て、第１絶縁膜及び第２絶縁膜によってゲート絶縁膜を
構成し、第２絶縁膜によって付加容量絶縁膜を構成する
ことにより、ゲート絶縁膜の層厚にかかわらず付加容量
絶縁膜の層厚を小さくすることができる。従って、本発
明によれば、明るい表示画面を有するアクティブマトリ
クス表示装置を提供することができる。
【図１】本発明のアクティブマトリクス表示装置に用い
られる、アクティブマトリクス基板の断面図である。
られる、アクティブマトリクス基板の断面図である。
【図２】（ａ）〜（ｃ）は図１のアクティブマトリクス
基板の製造工程を示す断面図である。
基板の製造工程を示す断面図である。
【図３】アクティブマトリクス表示装置の等価回路図で
ある。
ある。
【図４】（ａ）〜（ｄ）は従来のアクティブマトリクス
基板の製造工程を示す断面図である。
基板の製造工程を示す断面図である。
１ 絶縁性基板 ２ 半導体層 ２ａ チャネル層 ２ｂ 第１容量電極 ３ａ 第１絶縁膜 ３ｂ 第２絶縁膜 ４ レジスト ５ａ ソース領域 ５ｂ ドレイン領域 ６ ゲート電極 ６ａ 第２容量電極 ７ 層間絶縁膜 ８ 絵素電極 ２１ 薄膜トランジスタ ２２ 付加容量
Claims (1)
- 【請求項１】絶縁性基板上に薄膜トランジスタと付加容
量とを有するアクティブマトリクス表示装置の製造方法
であって、該基板上に、該薄膜トランジスタのチャネル
層と、該付加容量を構成する第１容量電極とを形成する
工程と、該チャネル層及び該第１容量電極上の全面に第
１絶縁膜を形成する工程と、該第１容量電極上の第１絶
縁膜を除去する工程と、該第１絶縁膜及び該第１容量電
極上に第２絶縁膜を形成する工程と、該チャネル層上方
の該第２絶縁膜上にゲート電極を形成し、且つ該第１容
量電極上方の該第２絶縁膜上に第２容量電極を形成する
工程と、を包含するアクティブマトリクス表示装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40444490A JP2618534B2 (ja) | 1990-12-20 | 1990-12-20 | アクティブマトリクス表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40444490A JP2618534B2 (ja) | 1990-12-20 | 1990-12-20 | アクティブマトリクス表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219736A JPH04219736A (ja) | 1992-08-10 |
| JP2618534B2 true JP2618534B2 (ja) | 1997-06-11 |
Family
ID=18514121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40444490A Expired - Lifetime JP2618534B2 (ja) | 1990-12-20 | 1990-12-20 | アクティブマトリクス表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2618534B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335904A (ja) | 1994-06-14 | 1995-12-22 | Semiconductor Energy Lab Co Ltd | 薄膜半導体集積回路 |
| CN1230919C (zh) | 1994-06-02 | 2005-12-07 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| DE69942442D1 (de) | 1999-01-11 | 2010-07-15 | Semiconductor Energy Lab | Halbleiteranordnung mit Treiber-TFT und Pixel-TFT auf einem Substrat |
| US6639244B1 (en) | 1999-01-11 | 2003-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP4558707B2 (ja) * | 1999-01-11 | 2010-10-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6590229B1 (en) | 1999-01-21 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and process for production thereof |
| JP4588833B2 (ja) * | 1999-04-07 | 2010-12-01 | 株式会社半導体エネルギー研究所 | 電気光学装置および電子機器 |
| GB9928353D0 (en) * | 1999-12-01 | 2000-01-26 | Koninkl Philips Electronics Nv | Liquid crystal display and method of manufacture |
| US6639265B2 (en) | 2000-01-26 | 2003-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| JP4896314B2 (ja) * | 2000-08-04 | 2012-03-14 | 株式会社半導体エネルギー研究所 | 表示装置 |
| CN100449779C (zh) | 2002-10-07 | 2009-01-07 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| KR100600878B1 (ko) | 2004-06-29 | 2006-07-14 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그 제조방법 |
| KR100659761B1 (ko) | 2004-10-12 | 2006-12-19 | 삼성에스디아이 주식회사 | 반도체소자 및 그 제조방법 |
| JP5098682B2 (ja) * | 2008-02-15 | 2012-12-12 | セイコーエプソン株式会社 | 電気光学装置及びその製造方法、並びに電子機器 |
-
1990
- 1990-12-20 JP JP40444490A patent/JP2618534B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04219736A (ja) | 1992-08-10 |
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