CN104752345B - 薄膜晶体管阵列基板及其制作方法 - Google Patents

薄膜晶体管阵列基板及其制作方法 Download PDF

Info

Publication number
CN104752345B
CN104752345B CN201510206317.5A CN201510206317A CN104752345B CN 104752345 B CN104752345 B CN 104752345B CN 201510206317 A CN201510206317 A CN 201510206317A CN 104752345 B CN104752345 B CN 104752345B
Authority
CN
China
Prior art keywords
layer
grid
gate insulator
pole plate
etch stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201510206317.5A
Other languages
English (en)
Other versions
CN104752345A (zh
Inventor
吕晓文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TCL China Star Optoelectronics Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Technology Co Ltd filed Critical Shenzhen China Star Optoelectronics Technology Co Ltd
Priority to CN201510206317.5A priority Critical patent/CN104752345B/zh
Priority to PCT/CN2015/079421 priority patent/WO2016173012A1/zh
Priority to US14/763,818 priority patent/US9806106B2/en
Publication of CN104752345A publication Critical patent/CN104752345A/zh
Priority to US15/701,454 priority patent/US10325939B2/en
Application granted granted Critical
Publication of CN104752345B publication Critical patent/CN104752345B/zh
Priority to US16/403,618 priority patent/US10515987B2/en
Priority to US16/684,552 priority patent/US11049886B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种薄膜晶体管阵列基板及其制作方法，包括：基板(1)，及形成于基板(1)上的薄膜晶体管和存储电容；所述存储电容包括位于基板(1)上的第一极板(31)，位于第一极板(31)之上的栅极绝缘层(3)或者蚀刻阻挡层(5)，位于栅极绝缘层(3)或者蚀刻阻挡层(5)之上的第二极板(32)；存储电容的两电极板之间只存在栅极绝缘层或者蚀刻阻挡层一层绝缘层，存储电容间绝缘层厚度较薄，电容相对面积较小，开口率较高。

Description

薄膜晶体管阵列基板及其制作方法
技术领域
本发明涉及平面显示器领域，尤其涉及一种薄膜晶体管阵列基板及其制作方法。
背景技术
主动矩阵平面显示器具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。现有市场上的平面显示器装置包括液晶显示装置(Liquid Crystal Display，LCD)和有机发光二极管(Organic Light-Emitting Diode，OLED)。
LCD包括液晶显示面板及背光模组(backlight module)。液晶显示面板的工作原理是在两片平行的玻璃基板当中放置液晶分子，通过玻璃基板通电与否来控制液晶分子改变方向，将背光模组的光线折射出来产生画面。
OLED具备自发光、高亮度、宽视角、高对比度、可挠曲、低能耗等特性，因此受到广泛的关注，并作为新一代的显示方式，已开始逐渐取代传统液晶显示器，被广泛应用在手机屏幕、电脑显示器、全彩电视等。OLED显示技术与传统的液晶显示技术不同，无需背光灯，采用非常薄的有机材料涂层和玻璃基板，当有电流通过时，这些有机材料就会发光。
薄膜晶体管阵列基板(Thin Film Transistor Array substrate)在LCD和OLED中被广泛应用，一般包括玻璃基板及形成于玻璃基板上的薄膜晶体管及存储电容。
存储电容在薄膜晶体管阵列基板中扮演着保持电位，降低耦合电容分压等重要作用，一般而言，我们希望电容大点比较好。电容大小的计算公式为C＝εS/D其中S代表面积，D代表绝缘层厚度，改变存储电容的大小，一般有以下几种方法，1.选用介电常数较大的绝缘材料。2.增大面积。3.降低绝缘层厚度。
一般来说，增大两金属板的相对面积会增大电容，但是由于存储电容一般以金属夹置绝缘层制成，金属电极是不透光的，存储电容越大，开口率就越低。而降低绝缘层厚度，既能增大存储电容大小，同时在此基础上，可以适当减小金属板相对面积，是较好的增加存储电容，提高开口率的方法。
请参阅图1，为一种现有薄膜晶体管阵列基板的剖面结构示意图，包括基板100、及设于所述基板100上的薄膜晶体管和存储电容。存储电容的第一极板310与第二极板320中间夹置有栅极绝缘层300和蚀刻阻挡层500，因为栅极绝缘层300和蚀刻阻挡层500都有一定的厚度，就使得绝缘层比较厚，造成存储电容较小，需要较大的相对面积才能得到设定的电容值，造成器件开口率降低。
发明内容
本发明的目的在于提供一种薄膜晶体管阵列基板，具有较大存储电容的同时，具有较高开口率。
本发明的目的在于提供一种薄膜晶体管阵列基板的制作方法，可以增大存储电容的同时，提高开口率。
为实现上述目的，本发明提供一种薄膜晶体管阵列基板，包括基板，及形成于基板上的薄膜晶体管和存储电容；
所述存储电容包括位于基板上的第一极板，位于第一极板之上的栅极绝缘层或者蚀刻阻挡层，位于栅极绝缘层或者蚀刻阻挡层之上的第二极板。
所述薄膜晶体管阵列基板包括基板、设于所述基板上的第一栅极、第二栅极、及位于所述第二栅极远离第一栅极一侧的第一极板、设于所述第一栅极、第二栅极、第一极板、及基板上的栅极绝缘层、分别位于所述第一栅极与第二栅极上方设于所述栅极绝缘层上的第一氧化物半导体层与第二氧化物半导体层、位于所述第一极板上方设于所述栅极绝缘层上的第二极板、设于所述第一氧化物半导体层、第二氧化物半导体层、及栅极绝缘层上的蚀刻阻挡层、分别位于所述第一栅极与第二栅极上方设于所述蚀刻阻挡层上的第一源极、第一漏极、第二源极、及第二漏极、设于所述第一源极、第一漏极、第二源极、第二漏极、及第二极板上方覆盖所述蚀刻阻挡层的钝化层、设于所述钝化层上的平坦层、设于所述平坦层上的像素电极层、设于所述平坦层与像素电极层上的像素定义层、及设于所述像素定义层上的光阻间隙物；
所述栅极绝缘层上对应所述第二栅极靠近第一栅极一侧的上方设有第一过孔，所述钝化层与平坦层对应所述第二源极上方设有第二过孔，所述像素定义层上对应所述像素电极层上方设有第三过孔；所述第一源极、第一漏极与所述第一氧化物半导体层相接触，所述第二源极、及第二漏极与所述第二氧化物半导体层相接触，所述第一源极经由所述第一过孔与所述第二栅极相接触，所述像素电极层经由所述第二过孔与所述第二源极相接触，所述第三过孔暴露出部分像素电极层；
所述第一栅极、第二栅极、栅极绝缘层、第一氧化物半导体层、第二氧化物半导体层、蚀刻阻挡层、第一源极、第一漏极、第二源极、及第二漏极构成薄膜晶体管；所述第一极板、第二极板、及位于所述第一极板与第二极板之间的栅极绝缘层构成存储电容。
所述薄膜晶体管阵列基板包括基板、设于所述基板上的第一栅极、第二栅极、及位于所述第二栅极远离第一栅极一侧的第一极板、设于所述第一栅极、第二栅极、及基板上的栅极绝缘层、分别位于所述第一栅极与第二栅极上方设于所述栅极绝缘层上的第一氧化物半导体层与第二氧化物半导体层、设于所述第一氧化物半导体层、第二氧化物半导体层、栅极绝缘层、及第一极板上的蚀刻阻挡层、位于所述第一极板上方设于所述蚀刻阻挡层上的第二极板、分别位于所述第一栅极与第二栅极上方设于所述蚀刻阻挡层上的第一源极、第一漏极、第二源极、及第二漏极、设于所述第一源极、第一漏极、第二源极、第二漏极、及第二极板上方覆盖所述蚀刻阻挡层的钝化层、设于所述钝化层上的平坦层、设于所述平坦层上的像素电极层、设于所述平坦层与像素电极层上的像素定义层、及设于所述像素定义层上的光阻间隙物；
所述栅极绝缘层上对应所述第二栅极靠近第一栅极一侧的上方设有第一过孔，所述钝化层与平坦层对应所述第二源极上方设有第二过孔，所述像素定义层上对应所述像素电极层上方设有第三过孔；所述第一源极、第一漏极与所述第一氧化物半导体层相接触，所述第二源极、及第二漏极与所述第二氧化物半导体层相接触，所述第一源极经由所述第一过孔与所述第二栅极相接触，所述像素电极层经由所述第二过孔与所述第二源极相接触，所述第三过孔暴露出部分像素电极层；
所述第一栅极、第二栅极、栅极绝缘层、第一氧化物半导体层、第二氧化物半导体层、蚀刻阻挡层、第一源极、第一漏极、第二源极、及第二漏极构成薄膜晶体管；所述第一极板、第二极板、及位于所述第一极板与第二极板之间的蚀刻阻挡层构成存储电容。
所述栅极绝缘层与蚀刻阻挡层的材料不同。
所述栅极绝缘层的材料为Al2O3，所述蚀刻阻挡层的材料为SiOx。
所述栅极绝缘层的材料为SiOx，所述蚀刻阻挡层的材料为Al2O3。
本发明还提供一种薄膜晶体管阵列基板的制作方法，包括以下步骤：
步骤1、提供一基板，在所述基板上沉积第一金属层，并对所述第一金属层进行图案化处理，得到第一栅极、第二栅极、及位于所述第二栅极远离第一栅极一侧的第一极板；
步骤2、在所述第一金属层上沉积并图案化栅极绝缘层，得到位于所述第二栅极靠近第一栅极一侧的上方的第一过孔；
步骤3、在所述栅极绝缘层上沉积并图案化氧化物半导体层，分别得到位于所述第一栅极上方的第一氧化物半导体层、及位于所述第二栅极上方的第二氧化物半导体层；
步骤4、在所述氧化物半导体层上沉积蚀刻阻挡层，对所述蚀刻阻挡层进行图案化处理，分别暴露出所述第一氧化物半导体层、及第二氧化物半导体层的两侧区域，同时将位于第一极板上方的蚀刻阻挡层部分刻蚀掉；
步骤5、在所述蚀刻阻挡层、及栅极绝缘层上沉积第二金属层，并对所述第二金属层进行图案化处理，分别得到位于所述第一栅极上方的第一源极、及第一漏极、位于所述第二栅极上方的第二源极、及第二漏极、位于所述第一极板上方的第二极板；
所述第一源极、及第一漏极与所述第一氧化物半导体层的两侧区域相接触，所述第二源极、及第二漏极与所述第二氧化物半导体层的两侧区域相接触，所述第一源极经由所述第一过孔与所述第二栅极相接触；
步骤6、依次在所述第二金属层、及蚀刻阻挡层上形成钝化层、平坦层、像素电极层、像素定义层、及光阻间隙物；
所述钝化层与平坦层对应所述第二源极上方形成有第二过孔，所述像素定义层上对应所述像素电极层上方形成有第三过孔；所述像素电极层经由所述第二过孔与所述第二源极相接触，所述第三过孔暴露出部分像素电极层。
所述栅极绝缘层与蚀刻阻挡层采用不同的材料形成。
所述栅极绝缘层采用Al2O3形成，所述蚀刻阻挡层采用SiOx形成。
所述栅极绝缘层采用SiOx形成，所述蚀刻阻挡层采用Al2O3形成。
本发明的有益效果：本发明提供的一种薄膜晶体管阵列基板，存储电容的两电极板之间只存在栅极绝缘层或者蚀刻阻挡层之中的一层绝缘层，存储电容间绝缘层厚度较薄，电容相对面积较小，具有较高的开口率。本发明的薄膜晶体管阵列基板的制作方法，在对蚀刻阻挡层进行蚀刻时，将蚀刻阻挡层位于存储电容的第一极板上方的部分蚀刻掉，从而降低了存储电容间绝缘层厚度，减小了电容相对面积，提高了开口率；并通过对栅极绝缘层和蚀刻阻挡层采用不同的材料，使蚀刻气体对栅极绝缘层呈钝性，避免了在蚀刻蚀刻阻挡层的过程中对下层的栅极绝缘层造成破坏，从而保证得到较理想的存储电容。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为一种现有薄膜晶体管阵列基板的剖面结构示意图；
图2为本发明薄膜晶体管阵列基板第一实施例的剖面结构示意图；
图3为本发明薄膜晶体管阵列基板第二实施例的剖面结构示意图；
图4为本发明薄膜晶体管阵列基板制作方法的流程图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图2至图3，本发明提供一种薄膜晶体管阵列基板，包括基板1，及形成于基板1上的薄膜晶体管和存储电容。
所述存储电容包括位于基板1上的第一极板31，位于第一极板31之上的栅极绝缘层3或者蚀刻阻挡层5，位于栅极绝缘层3或者蚀刻阻挡层5之上的第二极板32。
如图2所示，为本发明的薄膜晶体管阵列基板第一实施例的结构示意图，包括基板1、设于所述基板1上的第一栅极21、第二栅极22、及位于所述第二栅极22远离第一栅极21一侧的第一极板31、设于所述第一栅极21、第二栅极22、第一极板31、及基板1上的栅极绝缘层3、分别位于所述第一栅极21与第二栅极22上方设于所述栅极绝缘层3上的第一氧化物半导体层41与第二氧化物半导体层42、位于所述第一极板31上方设于所述栅极绝缘层3上的第二极板32、设于所述第一氧化物半导体层41、第二氧化物半导体层42、及栅极绝缘层3上的蚀刻阻挡层5、分别位于所述第一栅极21与第二栅极22上方设于所述蚀刻阻挡层5上的第一源极61、第一漏极62、第二源极63、及第二漏极64、设于所述第一源极61、第一漏极62、第二源极63、第二漏极64、及第二极板32上方覆盖所述蚀刻阻挡层5的钝化层71、设于所述钝化层71上的平坦层72、设于所述平坦层72上的像素电极层81、设于所述平坦层72与像素电极层81上的像素定义层9、及设于所述像素定义层9上的光阻间隙物91。
所述栅极绝缘层3上对应所述第二栅极22靠近第一栅极21一侧的上方设有第一过孔51，所述钝化层71与平坦层72对应所述第二源极63上方设有第二过孔52，所述像素定义层9上对应所述像素电极层81上方设有第三过孔53；所述第一源极61、第一漏极62与所述第一氧化物半导体层41相接触，所述第二源极63、及第二漏极64与所述第二氧化物半导体层42相接触，所述第一源极61经由所述第一过孔51与所述第二栅极22相接触，所述像素电极层81经由所述第二过孔52与所述第二源极63相接触，所述第三过孔53暴露出部分像素电极层81。
所述第一栅极21、第二栅极22、栅极绝缘层3、第一氧化物半导体层41、第二氧化物半导体层42、蚀刻阻挡层5、第一源极61、第一漏极62、第二源极63、及第二漏极64构成薄膜晶体管；所述第一极板31、第二极板32、及位于所述第一极板31与第二极板32之间的栅极绝缘层3构成存储电容。
由于存储电容的两电极板之间只存在栅极绝缘层3一层绝缘层，因此存储电容间绝缘层厚度较薄，电容相对面积较小，具有较高的开口率。
具体地，所述栅极绝缘层3与蚀刻阻挡层5采用不同的材料形成；比如，所述栅极绝缘层3采用Al2O3(氧化铝)形成，所述蚀刻阻挡层5采用SiOx(氧化硅)形成，或者，所述栅极绝缘层3采用SiOx形成，所述蚀刻阻挡层5采用Al2O3形成；在制作过程中，蚀刻阻挡层5在第一极板31之上的部分被刻蚀掉，由于所述栅极绝缘层3与蚀刻阻挡层5采用不同的材料形成，蚀刻蚀刻阻挡层5的蚀刻气体对栅极绝缘层3呈钝性，因此，在蚀刻蚀刻阻挡层5的过程中就不会对下层的栅极绝缘层3造成破坏，从而保持良好的器件特性。
如图3所示，为本发明的薄膜晶体管阵列基板第二实施例的结构示意图，包括基板1、设于所述基板1上的第一栅极21、第二栅极22、及位于所述第二栅极22远离第一栅极21一侧的第一极板31、设于所述第一栅极21、第二栅极22、及基板1上的栅极绝缘层3、分别位于所述第一栅极21与第二栅极22上方设于所述栅极绝缘层3上的第一氧化物半导体层41与第二氧化物半导体层42、设于所述第一氧化物半导体层41、第二氧化物半导体层42、栅极绝缘层3、及第一极板31上的蚀刻阻挡层5、位于所述第一极板31上方设于所述蚀刻阻挡层5上的第二极板32、分别位于所述第一栅极21与第二栅极22上方设于所述蚀刻阻挡层5上的第一源极61、第一漏极62、第二源极63、及第二漏极64、设于所述第一源极61、第一漏极62、第二源极63、第二漏极64、及第二极板32上方覆盖所述蚀刻阻挡层5的钝化层71、设于所述钝化层71上的平坦层72、设于所述平坦层72上的像素电极层81、设于所述平坦层72与像素电极层81上的像素定义层9、及设于所述像素定义层9上的光阻间隙物91。
所述栅极绝缘层3上对应所述第二栅极22靠近第一栅极21一侧的上方设有第一过孔51，所述钝化层71与平坦层72对应所述第二源极63上方设有第二过孔52，所述像素定义层9上对应所述像素电极层81上方设有第三过孔53；所述第一源极61、第一漏极62与所述第一氧化物半导体层41相接触，所述第二源极63、及第二漏极64与所述第二氧化物半导体层42相接触，所述第一源极61经由所述第一过孔51与所述第二栅极22相接触，所述像素电极层81经由所述第二过孔52与所述第二源极63相接触，所述第三过孔53暴露出部分像素电极层81。
所述第一栅极21、第二栅极22、栅极绝缘层3、第一氧化物半导体层41、第二氧化物半导体层42、蚀刻阻挡层5、第一源极61、第一漏极62、第二源极63、及第二漏极64构成薄膜晶体管；所述第一极板31、第二极板32、及位于所述第一极板31与第二极板32之间的蚀刻阻挡层5构成存储电容。
由于存储电容的两电极板之间只存在蚀刻阻挡层5一层绝缘层，在制作过程中，栅极绝缘层3在第一极板31之上的部分被刻蚀掉，因此存储电容间绝缘层厚度较薄，电容相对面积较小，具有较高的开口率。
优选的，存储电容的两电极板之间只存在栅极绝缘层3一层绝缘层，即上述第一实施例。因为，在第二实施例中，如果蚀刻掉在第一极板31之上的栅极绝缘层3部分，在后制程中存储电容的第一极板31上没有保护，很容易受到破坏，如腐蚀等。
上述薄膜晶体管阵列基板，存储电容的两电极板之间只存在栅极绝缘层或者蚀刻阻挡层之中的一层绝缘层，存储电容间绝缘层厚度较薄，电容相对面积较小，具有较高的开口率。
请参阅图4，并结合图2，本发明还提供一种薄膜晶体管阵列基板的制作方法，包括以下步骤：
步骤1、提供一基板1，在所述基板1上沉积第一金属层，并对所述第一金属层进行图案化处理，得到第一栅极21、第二栅极22、及位于所述第二栅极22远离第一栅极21一侧的第一极板31。
具体地，所述基板1为玻璃或塑胶基板。
步骤2、在所述第一金属层上沉积并图案化栅极绝缘层3，得到位于所述第二栅极22靠近第一栅极21一侧的上方的第一过孔51。
步骤3、在所述栅极绝缘层3上沉积并图案化氧化物半导体层，分别得到位于所述第一栅极21上方的第一氧化物半导体层41、及位于所述第二栅极22上方的第二氧化物半导体层42。
步骤4、在所述氧化物半导体层上沉积蚀刻阻挡层5，对所述蚀刻阻挡层5进行图案化处理，分别暴露出所述第一氧化物半导体层41、及第二氧化物半导体层42的两侧区域，同时将位于第一极板31上方的蚀刻阻挡层5部分刻蚀掉。
具体地，所述蚀刻阻挡层5与所述栅极绝缘层3采用不同的材料形成，例如，所述栅极绝缘层3采用Al2O3形成，所述蚀刻阻挡层5采用SiOx形成，或者，所述栅极绝缘层3采用SiOx形成，所述蚀刻阻挡层5采用Al2O3形成。刻蚀蚀刻阻挡层5的刻蚀气体对栅极绝缘层3呈钝性。因此，在蚀刻蚀刻阻挡层5的过程中就不会对下层的栅极绝缘层3造成破坏，从而保持良好的器件特性。
步骤5、在所述蚀刻阻挡层5、及栅极绝缘层3上沉积第二金属层，并对所述第二金属层进行图案化处理，分别得到位于所述第一栅极21上方的第一源极61、及第一漏极62、位于所述第二栅极22上方的第二源极63、及第二漏极64、位于所述第一极板31上方的第二极板32。
所述第一源极61、及第一漏极62与所述第一氧化物半导体层41的两侧区域相接触，所述第二源极63、及第二漏极64与所述第二氧化物半导体层42的两侧区域相接触，所述第一源极61经由所述第一过孔51与所述第二栅极22相接触。
步骤6、依次在所述第二金属层、及蚀刻阻挡层5上形成钝化层71、平坦层72、像素电极层81、像素定义层9、及光阻间隙物91。
所述钝化层71与平坦层72对应所述第二源极63上方形成有第二过孔52，所述像素定义层9上对应所述像素电极层81上方形成有第三过孔53；所述像素电极层81经由所述第二过孔52与所述第二源极63相接触，所述第三过孔53暴露出部分像素电极层81。
具体地，所述钝化层71、平坦层72、像素电极层81、像素定义层9、及光阻间隙物91均可以采用现有技术制得。
值得一提的是，制作上述薄膜晶体管阵列基板时，也可以选择蚀刻掉在第一极板31之上的栅极绝缘层3部分，使存储电容的两电极板之间只存在蚀刻阻挡层5一层绝缘层，从而降低存储电容间绝缘层厚度，减小电容相对面积，提高开口率；但是此种制作方法的弊端在于，在后制程中存储电容的第一极板31上没有保护，很容易受到破坏，如腐蚀等。
上述薄膜晶体管阵列基板的制作方法，在对蚀刻阻挡层进行蚀刻时，将蚀刻阻挡层位于存储电容的第一极板上方的部分蚀刻掉，从而降低了存储电容间绝缘层厚度，减小了电容相对面积，提高了开口率；并通过对栅极绝缘层和蚀刻阻挡层采用不同的材料，使蚀刻气体对栅极绝缘层呈钝性，避免了在蚀刻蚀刻阻挡层的过程中对下层的栅极绝缘层造成破坏，从而保证得到较理想的存储电容。
综上所述，本发明提供的一种薄膜晶体管阵列基板，存储电容的两电极板之间只存在栅极绝缘层或者蚀刻阻挡层之中的一层绝缘层，存储电容间绝缘层厚度较薄，电容相对面积较小，具有较高的开口率。本发明的薄膜晶体管阵列基板的制作方法，在对蚀刻阻挡层进行蚀刻时，将蚀刻阻挡层位于存储电容的第一极板上方的部分蚀刻掉，从而降低了存储电容间绝缘层厚度，减小了电容相对面积，提高了开口率；并通过对栅极绝缘层和蚀刻阻挡层采用不同的材料，使蚀刻气体对栅极绝缘层呈钝性，避免了在蚀刻蚀刻阻挡层的过程中对下层的栅极绝缘层造成破坏，从而保证得到较理想的存储电容。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (10)

1.一种薄膜晶体管阵列基板，其特征在于，包括基板(1)，及形成于基板(1)上的薄膜晶体管和存储电容；
所述存储电容包括位于基板(1)上的第一极板(31)，位于第一极板(31)之上的栅极绝缘层(3)，位于栅极绝缘层(3)之上的第二极板(32)；
包括基板(1)、设于所述基板(1)上的第一栅极(21)、第二栅极(22)、及位于所述第二栅极(22)远离第一栅极(21)一侧的第一极板(31)、设于所述第一栅极(21)、第二栅极(22)、第一极板(31)、及基板(1)上的栅极绝缘层(3)、分别位于所述第一栅极(21)与第二栅极(22)上方设于所述栅极绝缘层(3)上的第一氧化物半导体层(41)与第二氧化物半导体层(42)、位于所述第一极板(31)上方设于所述栅极绝缘层(3)上的第二极板(32)、设于所述第一氧化物半导体层(41)、第二氧化物半导体层(42)、及栅极绝缘层(3)上的蚀刻阻挡层(5)、分别位于所述第一栅极(21)与第二栅极(22)上方设于所述蚀刻阻挡层(5)上的第一源极(61)、第一漏极(62)、第二源极(63)、及第二漏极(64)、设于所述第一源极(61)、第一漏极(62)、第二源极(63)、第二漏极(64)、及第二极板(32)上方覆盖所述蚀刻阻挡层(5)的钝化层(71)、设于所述钝化层(71)上的平坦层(72)、设于所述平坦层(72)上的像素电极层(81)、设于所述平坦层(72)与像素电极层(81)上的像素定义层(9)、及设于所述像素定义层(9)上的光阻间隙物(91)；
所述栅极绝缘层(3)上对应所述第二栅极(22)靠近第一栅极(21)一侧的上方设有第一过孔(51)，所述钝化层(71)与平坦层(72)对应所述第二源极(63)上方设有第二过孔(52)，所述像素定义层(9)上对应所述像素电极层(81)上方设有第三过孔(53)；所述蚀刻阻挡层(5)与所述栅极绝缘层(3)相接触；所述第一源极(61)、第一漏极(62)与所述第一氧化物半导体层(41)相接触，所述第二源极(63)、及第二漏极(64)与所述第二氧化物半导体层(42)相接触，所述第一源极(61)经由所述第一过孔(51)与所述第二栅极(22)相接触，所述像素电极层(81)经由所述第二过孔(52)与所述第二源极(63)相接触，所述第三过孔(53)暴露出部分像素电极层(81)；
所述第一栅极(21)、第二栅极(22)、栅极绝缘层(3)、第一氧化物半导体层(41)、第二氧化物半导体层(42)、蚀刻阻挡层(5)、第一源极(61)、第一漏极(62)、第二源极(63)、及第二漏极(64)构成薄膜晶体管；所述第一极板(31)、第二极板(32)、及位于所述第一极板(31)与第二极板(32)之间的栅极绝缘层(3)构成存储电容；
所述栅极绝缘层(3)与蚀刻阻挡层(5)的材料不同。
2.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述栅极绝缘层(3)的材料为Al2O3，所述蚀刻阻挡层(5)的材料为SiOx。
3.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述栅极绝缘层(3)的材料为SiOx，所述蚀刻阻挡层(5)的材料为Al2O3。
4.一种薄膜晶体管阵列基板，其特征在于，包括基板(1)，及形成于基板(1)上的薄膜晶体管和存储电容；
所述存储电容包括位于基板(1)上的第一极板(31)，位于第一极板(31)之上的蚀刻阻挡层(5)，位于蚀刻阻挡层(5)之上的第二极板(32)；
包括基板(1)、设于所述基板(1)上的第一栅极(21)、第二栅极(22)、及位于所述第二栅极(22)远离第一栅极(21)一侧的第一极板(31)、设于所述第一栅极(21)、第二栅极(22)、及基板(1)上的栅极绝缘层(3)、分别位于所述第一栅极(21)与第二栅极(22)上方设于所述栅极绝缘层(3)上的第一氧化物半导体层(41)与第二氧化物半导体层(42)、设于所述第一氧化物半导体层(41)、第二氧化物半导体层(42)、栅极绝缘层(3)、及第一极板(31)上的蚀刻阻挡层(5)、位于所述第一极板(31)上方设于所述蚀刻阻挡层(5)上的第二极板(32)、分别位于所述第一栅极(21)与第二栅极(22)上方设于所述蚀刻阻挡层(5)上的第一源极(61)、第一漏极(62)、第二源极(63)、及第二漏极(64)、设于所述第一源极(61)、第一漏极(62)、第二源极(63)、第二漏极(64)、及第二极板(32)上方覆盖所述蚀刻阻挡层(5)的钝化层(71)、设于所述钝化层(71)上的平坦层(72)、设于所述平坦层(72)上的像素电极层(81)、设于所述平坦层(72)与像素电极层(81)上的像素定义层(9)、及设于所述像素定义层(9)上的光阻间隙物(91)；
所述栅极绝缘层(3)上对应所述第二栅极(22)靠近第一栅极(21)一侧的上方设有第一过孔(51)，所述钝化层(71)与平坦层(72)对应所述第二源极(63)上方设有第二过孔(52)，所述像素定义层(9)上对应所述像素电极层(81)上方设有第三过孔(53)；所述蚀刻阻挡层(5)与所述栅极绝缘层(3)相接触；所述第一源极(61)、第一漏极(62)与所述第一氧化物半导体层(41)相接触，所述第二源极(63)、及第二漏极(64)与所述第二氧化物半导体层(42)相接触，所述第一源极(61)经由所述第一过孔(51)与所述第二栅极(22)相接触，所述像素电极层(81)经由所述第二过孔(52)与所述第二源极(63)相接触，所述第三过孔(53)暴露出部分像素电极层(81)；
所述第一栅极(21)、第二栅极(22)、栅极绝缘层(3)、第一氧化物半导体层(41)、第二氧化物半导体层(42)、蚀刻阻挡层(5)、第一源极(61)、第一漏极(62)、第二源极(63)、及第二漏极(64)构成薄膜晶体管；所述第一极板(31)、第二极板(32)、及位于所述第一极板(31)与第二极板(32)之间的蚀刻阻挡层(5)构成存储电容。
5.如权利要求4所述的薄膜晶体管阵列基板，其特征在于，所述栅极绝缘层(3)与蚀刻阻挡层(5)的材料不同。
6.如权利要求5所述的薄膜晶体管阵列基板，其特征在于，所述栅极绝缘层(3)的材料为Al2O3，所述蚀刻阻挡层(5)的材料为SiOx。
7.如权利要求5所述的薄膜晶体管阵列基板，其特征在于，所述栅极绝缘层(3)的材料为SiOx，所述蚀刻阻挡层(5)的材料为Al2O3。
8.一种薄膜晶体管阵列基板的制作方法，其特征在于，包括以下步骤：
步骤1、提供一基板(1)，在所述基板(1)上沉积第一金属层，并对所述第一金属层进行图案化处理，得到第一栅极(21)、第二栅极(22)、及位于所述第二栅极(22)远离第一栅极(21)一侧的第一极板(31)；
步骤2、在所述第一金属层上沉积并图案化栅极绝缘层(3)，得到位于所述第二栅极(22)靠近第一栅极(21)一侧的上方的第一过孔(51)；
步骤3、在所述栅极绝缘层(3)上沉积并图案化氧化物半导体层，分别得到位于所述第一栅极(21)上方的第一氧化物半导体层(41)、及位于所述第二栅极(22)上方的第二氧化物半导体层(42)；
步骤4、在所述氧化物半导体层上沉积蚀刻阻挡层(5)，对所述蚀刻阻挡层(5)进行图案化处理，分别暴露出所述第一氧化物半导体层(41)、及第二氧化物半导体层(42)的两侧区域，同时将位于第一极板(31)上方的蚀刻阻挡层(5)刻蚀掉；
步骤5、在所述蚀刻阻挡层(5)、及栅极绝缘层(3)上沉积第二金属层，并对所述第二金属层进行图案化处理，分别得到位于所述第一栅极(21)上方的第一源极(61)、及第一漏极(62)、位于所述第二栅极(22)上方的第二源极(63)、及第二漏极(64)、位于所述第一极板(31)上方的第二极板(32)；
所述第一源极(61)、及第一漏极(62)与所述第一氧化物半导体层(41)的两侧区域相接触，所述第二源极(63)、及第二漏极(64)与所述第二氧化物半导体层(42)的两侧区域相接触，所述第一源极(61)经由所述第一过孔(51)与所述第二栅极(22)相接触；
步骤6、依次在所述第二金属层、及蚀刻阻挡层(5)上形成钝化层(71)、平坦层(72)、像素电极层(81)、像素定义层(9)、及光阻间隙物(91)；
所述钝化层(71)与平坦层(72)对应所述第二源极(63)上方形成有第二过孔(52)，所述像素定义层(9)上对应所述像素电极层(81)上方形成有第三过孔(53)；所述像素电极层(81)经由所述第二过孔(52)与所述第二源极(63)相接触，所述第三过孔(53)暴露出部分像素电极层(81)；
所述栅极绝缘层(3)与蚀刻阻挡层(5)采用不同的材料形成。
9.如权利要求8所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述栅极绝缘层(3)采用Al2O3形成，所述蚀刻阻挡层(5)采用SiOx形成。
10.如权利要求8所述的薄膜晶体管阵列基板的制作方法，其特征在于，所述栅极绝缘层(3)采用SiOx形成，所述蚀刻阻挡层(5)采用Al2O3形成。
CN201510206317.5A 2015-04-27 2015-04-27 薄膜晶体管阵列基板及其制作方法 Expired - Fee Related CN104752345B (zh)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN201510206317.5A CN104752345B (zh) 2015-04-27 2015-04-27 薄膜晶体管阵列基板及其制作方法
PCT/CN2015/079421 WO2016173012A1 (zh) 2015-04-27 2015-05-21 薄膜晶体管阵列基板及其制作方法
US14/763,818 US9806106B2 (en) 2015-04-27 2015-05-21 Thin film transistor array substrate and manufacture method thereof
US15/701,454 US10325939B2 (en) 2015-04-27 2017-09-12 Thin-film transistor array substrate and manufacturing method thereof
US16/403,618 US10515987B2 (en) 2015-04-27 2019-05-06 Thin-film transistor array substrate and manufacturing method thereof
US16/684,552 US11049886B2 (en) 2015-04-27 2019-11-14 Thin-film transistor array substrate and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510206317.5A CN104752345B (zh) 2015-04-27 2015-04-27 薄膜晶体管阵列基板及其制作方法

Publications (2)

Publication Number Publication Date
CN104752345A CN104752345A (zh) 2015-07-01
CN104752345B true CN104752345B (zh) 2018-01-30

Family

ID=53591823

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510206317.5A Expired - Fee Related CN104752345B (zh) 2015-04-27 2015-04-27 薄膜晶体管阵列基板及其制作方法

Country Status (3)

Country Link
US (4) US9806106B2 (zh)
CN (1) CN104752345B (zh)
WO (1) WO2016173012A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952948A (zh) * 2016-01-06 2017-07-14 中华映管股份有限公司 主动元件及其制作方法
CN106992149B (zh) * 2017-04-12 2020-04-07 深圳市华星光电半导体显示技术有限公司 Tft基板的制作方法
CN107170752B (zh) * 2017-05-10 2020-05-01 京东方科技集团股份有限公司 一种阵列基板制备方法、阵列基板和显示装置
CN108538851A (zh) * 2018-03-05 2018-09-14 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管背板及其制作方法
KR102647231B1 (ko) 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN109671720B (zh) 2018-12-07 2021-02-02 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928470A (zh) * 2013-06-24 2014-07-16 上海天马微电子有限公司 一种氧化物半导体tft阵列基板及其制造方法
CN103943628A (zh) * 2013-10-14 2014-07-23 上海天马微电子有限公司 Tft阵列基板、制造方法及其显示面板
CN104091785A (zh) * 2014-07-22 2014-10-08 深圳市华星光电技术有限公司 Tft背板的制作方法及tft背板结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6190188A (ja) * 1984-10-09 1986-05-08 セイコーインスツルメンツ株式会社 薄膜表示装置
US5053347A (en) * 1989-08-03 1991-10-01 Industrial Technology Research Institute Amorphous silicon thin film transistor with a depletion gate
JPH0734467B2 (ja) * 1989-11-16 1995-04-12 富士ゼロックス株式会社 イメージセンサ製造方法
US6593592B1 (en) * 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
KR100643038B1 (ko) * 2000-08-31 2006-11-10 엘지.필립스 엘시디 주식회사 박막트랜지스터형 광센서 어레이 기판
KR100392850B1 (ko) * 2000-12-29 2003-07-28 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
KR100533719B1 (ko) * 2001-06-29 2005-12-06 엘지.필립스 엘시디 주식회사 유기 전계발광소자 및 그 제조방법
US7209192B2 (en) * 2001-09-26 2007-04-24 Samsung Electronics Co., Ltd. Thin film transistor array panel for liquid crystal display and method for manufacturing the same
KR100600878B1 (ko) * 2004-06-29 2006-07-14 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조방법
KR101152528B1 (ko) * 2005-06-27 2012-06-01 엘지디스플레이 주식회사 누설전류를 줄일 수 있는 액정표시소자 및 그 제조방법
CN102023439B (zh) * 2009-09-22 2013-05-15 上海天马微电子有限公司 Tft阵列结构及其制造方法
TWI497689B (zh) * 2011-12-02 2015-08-21 Ind Tech Res Inst 半導體元件及其製造方法
US9379247B2 (en) * 2012-06-28 2016-06-28 Cbrite Inc. High mobility stabile metal oxide TFT
CN103208506A (zh) * 2013-03-28 2013-07-17 京东方科技集团股份有限公司 阵列基板、显示装置及制作方法
CN103296034A (zh) * 2013-05-28 2013-09-11 京东方科技集团股份有限公司 一种阵列基板、制备方法以及显示装置
CN104538403B (zh) * 2014-12-30 2017-11-17 厦门天马微电子有限公司 阵列基板单元结构、阵列基板、显示装置以及制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928470A (zh) * 2013-06-24 2014-07-16 上海天马微电子有限公司 一种氧化物半导体tft阵列基板及其制造方法
CN103943628A (zh) * 2013-10-14 2014-07-23 上海天马微电子有限公司 Tft阵列基板、制造方法及其显示面板
CN104091785A (zh) * 2014-07-22 2014-10-08 深圳市华星光电技术有限公司 Tft背板的制作方法及tft背板结构

Also Published As

Publication number Publication date
US20190259786A1 (en) 2019-08-22
US20200083261A1 (en) 2020-03-12
US20170373097A1 (en) 2017-12-28
US9806106B2 (en) 2017-10-31
US11049886B2 (en) 2021-06-29
US10515987B2 (en) 2019-12-24
US20160315106A1 (en) 2016-10-27
WO2016173012A1 (zh) 2016-11-03
CN104752345A (zh) 2015-07-01
US10325939B2 (en) 2019-06-18

Similar Documents

Publication Publication Date Title
CN104752345B (zh) 薄膜晶体管阵列基板及其制作方法
CN106206645B (zh) 有机发光显示设备和制造该有机发光显示设备的方法
US9947757B2 (en) Display device, array substrate, and thin film transistor
KR101502676B1 (ko) 어레이 기판, 그 제조방법 및 디스플레이 장치
US10373989B2 (en) Thin-film transistor array substrate and manufacturing method thereof
CN102881839B (zh) 有机发光二极管、触摸显示装置及其制造方法
CN107680993A (zh) Oled面板及其制作方法
CN103489920B (zh) 一种薄膜晶体管及其制备方法、阵列基板和显示装置
CN103715267A (zh) 薄膜晶体管、tft阵列基板及其制造方法和显示装置
CN104218094B (zh) 一种薄膜晶体管、显示基板及显示装置
CN104282769A (zh) 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN108231847A (zh) 显示面板及其制造方法、显示装置
CN104952791A (zh) Amoled显示器件的制作方法及其结构
CN103094205B (zh) 一种薄膜晶体管、薄膜晶体管驱动背板的制备方法及薄膜晶体管驱动背板
CN104779268B (zh) Oled显示器件
CN106449666B (zh) 阵列基板和显示装置
CN103474437A (zh) 一种阵列基板及其制备方法与显示装置
CN106783737A (zh) 阵列基板及其制造方法、显示面板、显示装置
CN109638078A (zh) Tft的制备方法、tft、oled背板和显示装置
CN108062915B (zh) 阵列基板及其制造方法、触控显示面板、触控显示装置
WO2020118920A1 (zh) 有机发光二极管阵列基板及其制造方法
TW201616658A (zh) 薄膜電晶體基板及包含其之顯示裝置
TWI546850B (zh) 顯示面板之製備方法
US20160181290A1 (en) Thin film transistor and fabricating method thereof, and display device
CN101561598B (zh) 液晶显示器的阵列基板及其制造方法、维修方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180130

CF01 Termination of patent right due to non-payment of annual fee