CN104538403B - 阵列基板单元结构、阵列基板、显示装置以及制作方法 - Google Patents

Abstract

本发明公开了一种包括薄膜晶体管和存储电容的阵列基板单元结构及其制作方法，所述薄膜晶体管至少包括：基板上依次形成的第一多晶硅层、栅极绝缘层的第一部分、栅极，以及源极和漏极；所述存储电容至少包括：所述基板上依次形成的第一存储电极，栅极绝缘层的第二部分，以及位于所述栅极绝缘层的第二部分上的第二存储电极，所述栅极绝缘层的第一部分与所述栅极绝缘层的第二部分具有一定的高度差。本发明可以在没有额外增加掩膜成本的基础上，对所述存储电容中的第一存储电极进行掺杂，实现既不污染沟道区，又能增加存储电容的目的。

Description

阵列基板单元结构、阵列基板、显示装置以及制作方法

技术领域

本发明涉及半导体制作领域，尤其涉及一种阵列基板单元结构及其制作方法。

背景技术

目前的显示技术朝着高分辨率、高PPI(每英寸像素)不断的发展，如手机的分辨率已经达到1080P的水准(1080×1920)，而电视的分辨率更是达到4k(4096×2160)的级别，伴随着分辨率的不断提高，需要不断提高薄膜晶体管(Thin Film Transistor，TFT)器件的驱动能力，影响薄膜晶体管器件驱动能力的因素之一是存储电容的大小。

图1为现有技术中的一种阵列基板单元结构的制作流程示意图，该阵列基板单元结构包括薄膜晶体管与存储电容，如图1所示，在同一基板上制作薄膜晶体管和存储电容的步骤包括：顺序在基板110上沉积并形成缓冲层109与多晶硅层；首先通过对该多晶硅层部分区域进行轻度离子掺杂形成薄膜晶体管的沟道区1011；然后，在多晶硅层上的沟道区1011覆盖掩膜1015，对多晶硅层上的有源区1014的对应区域、存储电容制作区进行重度离子掺杂，形成薄膜晶体管的有源区1014和存储电容的第一存储电极106；接着，在多晶硅层上形成栅极绝缘层102；在栅极绝缘层102上形成栅极103和第二存储电极107；其中，上述步骤中，利用等离子体进行重度离子掺杂形成薄膜晶体管的有源区1014和存储电容的第一存储电极106的过程中，高能等离子体会对沟道区1011造成污染，从而影响器件性能；同时，由于存储电容的第一存储电极106与第二存储电极107之间的栅极绝缘层102的膜厚较厚，导致该存储电容的存储能力较弱。

综上，现有技术中存在着薄膜晶体管的沟道区容易被污染及存储电容存储能力较小的问题。

发明内容

本发明实施例提供一种阵列基板单元结构及其制作方法、阵列基板、显示装置，用来解决现有技术中存在的薄膜晶体管的沟道区容易受到污染及存储电容存储能力较小的技术问题。

为了实现上述目的，本发明实施例提供了一种阵列基板单元结构，包括薄膜晶体管和存储电容，所述薄膜晶体管至少包括：基板上依次形成的第一多晶硅层、栅极绝缘层的第一部分、栅极，以及源极和漏极，所述第一多晶硅层上包括沟道区、源极区和漏极区，所述源极和漏极分别与所述源极区和漏极区连接；所述存储电容至少包括：所述基板上依次形成的第一存储电极，栅极绝缘层的第二部分，以及位于所述栅极绝缘层第二部分上的第二存储电极，所述第一存储电极与所述第一多晶硅层同层设置；其中，所述栅极绝缘层的第一部分包括一凸起部分，所述凸起部分与所述沟道区对应，且所述栅极位于所述凸起部分上；所述栅极绝缘层的第二部分为覆盖在所述第一存储电极上的栅极绝缘层的非凸起部分。

本发明实施例还提供了一种阵列基板单元结构的制作方法，包括：在基板上至少形成一层多晶硅层，对所述多晶硅层进行刻蚀，形成第一多晶硅层和第二多晶硅层，在所述第一多晶硅层上还形成有沟道区和有源区；在所述第一多晶硅层和所述第二多晶硅层上形成具有一凸起部分的栅极绝缘层，其中，所述栅极绝缘层的凸起部分与所述沟道区对应；在对第一多晶硅层的有源区和第二多晶硅层进行离子掺杂处理之前，先在第一多晶硅层和第二多晶硅层上生长栅极绝缘层，能够避免薄膜晶体管的沟道区受到污染。对所述第一多晶硅层的有源区和所述第二多晶硅层进行离子掺杂处理，以在第一多晶硅层的有源区形成源极区和漏极区，在所述栅极绝缘层的凸起部分上形成栅极；第二多晶硅层进行离子掺杂处理后可作为存储电容的第一存储电极。在与所述第二多晶硅层对应的所述栅极绝缘层上形成第二存储电极；因薄膜晶体管的栅极位于栅极绝缘层的凸起部分，存储电极位于与所述第二多晶硅层对应的所述栅极绝缘层上，即栅极绝缘层的非凸起部分，因此，存储电容的第二存储电极与薄膜晶体管的栅极之间具有高度差，使得制备出的存储电容的电极之间的距离差较小，可以增大存储电容的存储能力。

在所述第一多晶硅层的源极区和漏极区上制作源极和漏极。

本发明实施例还提供了一种阵列基板，包括由上述阵列基板单元结构组成的阵列。

本发明实施例还提供了一种显示装置，包括上述的阵列基板。

上述实施例中阵列基板单元结构，包括薄膜晶体管和存储电容，所述薄膜晶体管至少包括：基板上依次形成的第一多晶硅层、栅极绝缘层的第一部分、栅极，以及源极和漏极，所述第一多晶硅层上包括沟道区、源极区和漏极区，所述源极和漏极分别与所述源极区和漏极区连接；所述存储电容至少包括：所述基板上依次形成的第一存储电极，栅极绝缘层的第二部分，以及位于所述栅极绝缘层的第二部分上的第二存储电极，所述第一存储电极与所述第一多晶硅层同层设置；其中，所述栅极绝缘层的第一部分包括一凸起部分，所述凸起部分与所述沟道区对应，且所述栅极位于所述凸起部分上；所述栅极绝缘层的第二部分为覆盖在所述第一存储电极上的栅极绝缘层的非凸起部分，可以在没有额外增加掩膜成本的基础上实现既不污染沟道区，又能增加存储电容的目的。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中的一种阵列基板单元结构的制作流程示意图；

图2本发明实施例中提供的一种阵列基板单元结构的结构示意图；

图3为本发明实施例中提供的一种阵列基板单元结构的制作方法的流程示意图；

图4a至图4e为本发明实施例中提供的另一种阵列基板单元结构的制作方法的流程示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明实施例的设计构思，本领域普通技术人员在没有做出创造性劳动前提下通过等同替换等方式所获得的所有其它实施例也应落入本发明的保护范围之内。

本发明实施例提供了一种阵列基板单元结构，图2示出了所述阵列基板单元结构的截面图，如图2所示，该阵列基板单元结构包括薄膜晶体管和存储电容，所述薄膜晶体管至少包括：基板110上依次形成的第一多晶硅层101、栅极绝缘层102的第一部分1021、栅极103，以及源极104和漏极105，所述第一多晶硅层101包括沟道区1011、源极区1012和漏极区1013，所述源极104和漏极105分别与所述源极区1012和漏极区1013连接，栅极绝缘层102的第一部分1021位于第一多晶硅层101的沟道区1011的上面；

所述存储电容至少包括：所述基板110上依次形成的作为所述存储电容的第一存储电极的第二多晶硅层106，栅极绝缘层102的位于第二多晶硅层106上面的第二部分1022，以及位于所述栅极绝缘层102的第二部分1022上的第二存储电极107，所述第二多晶硅层106与所述第一多晶硅层101同层设置；

其中，所述栅极绝缘层102的第一部分1021包括一栅极绝缘层102的凸起部分1021a，所述凸起部分1021a与所述沟道区1011对应，且所述栅极103位于所述凸起部分1021a上；栅极绝缘层102除具有凸起部分1021a的第一部分1021的之外的部分为非凸起部分，所述栅极绝缘层102的第二部分1022为覆盖在所述第二多晶硅层106上的栅极绝缘层102的非凸起部分，即第二部分1022与第一部分1021之间具有一定的高度差，该高度差等于凸起部分1021a的高度。

进一步的，图2所示的阵列基板单元结构还包括位于所述基板110上的缓冲层109，所述缓冲层109用于承载所述第一多晶硅层101和所述第二多晶硅层106，用于保护第一多晶硅层101和所述第二多晶硅层106、尤其是第一多晶硅层101上的沟道区1011免受基板110上的杂质粒子的影响。所述缓冲层109由氮化硅层和/或氧化硅层组成。所述缓冲层109可以是氮化硅层，可以是氧化硅层，也可以是氮化硅层和氧化硅层的结合。

进一步的，图2所示的阵列基板单元结构中所述源极104、漏极105和所述栅极103之间还设有第二绝缘层108。所述第二绝缘层108用于隔离所述栅极103和所述源极104、漏极105。

进一步的，现有技术中的栅极绝缘层102是在第一多晶硅层101的源极区1012、漏极区1013以及第二多晶硅层106进行重度离子掺杂之后形成的，与此不同的是，在本发明实施例的上述阵列基板单元结构中，栅极绝缘层102是对第一多晶硅层101的源极区1012、漏极区1013以及作为第一存储电极的第二多晶硅层106进行重度离子掺杂之前制作而成的，且沟道区1012所对应的栅极绝缘层102处第一部分1021上具有一凸起部分1021a，在后续对多晶硅层进行重度离子掺杂以形成源极区1012、漏极区1013以及第二多晶硅层106的工艺过程中，该凸起部分1021a可以阻挡掺杂离子对沟道区1012的影响，也就是说，上述结构单元预先形成的栅极绝缘层102可以阻挡后续工艺中的杂质离子，如重度掺杂所用的离子对沟道区造成的污染；同时，所述栅极绝缘层102的凸起部分1021a和位于第二多晶硅层106之上的栅极绝缘层102的非凸起部分形成高度差，相对于薄膜晶体管的沟道区1012与栅极103之间的距离，存储电容的第二多晶硅层106(即第一存储电极)与第二存储电极107之间的距离差较小，可以在保护沟道区1021免受掺杂离子污染的同时，更容易对所述第二多晶硅层106进行掺杂，并增大了存储电容的存储能力。

栅极绝缘层102的凸起部分1021a与所述沟道区1011对应，优选地，所述栅极绝缘层102的凸起部分1021a在所述基板110上的投影宽度大于或等于所述沟道区1011在所述基板110上的投影宽度。优选的，要使得栅极绝缘层102的非凸起部分与源极区1012和漏极区1013对应，即沟道区1011两侧上的栅极绝缘层102为非凸起部分，这样可以在保护沟道区1011免受掺杂离子污染的同时，更有利于源极区1012和漏极区1013的离子掺杂。

上述单元结构中，栅极绝缘层102的凸起部分1021a和非凸起部分(即栅极绝缘层102的除凸起部分1021a之外的部分，包括第二部分1022)的材料可以相同，例如，栅极绝缘层102为由单一氮化硅层沉积形成，或栅极绝缘层102为由单一氧化硅层沉积形成。

上述单元结构中，栅极绝缘层102的凸起部分1021a和非凸起部分的材料可以不相同，优选地，所述栅极绝缘层102的凸起部分1021a为氮化硅层，所述栅极绝缘层102的非凸起部分为氧化硅层；或者，所述栅极绝缘层102的凸起部分1021a为氧化硅层，所述栅极绝缘层102的非凸起部分为氮化硅层。可选的，所述栅极绝缘层102的凸起部分1021a包括氮化硅层和部分氧化硅层，所述栅极绝缘层102的非凸起部分为氧化硅层；或者可选的，所述栅极绝缘层102的凸起部分1021a包括氧化硅层和部分氮化硅层，所述栅极绝缘层102的非凸起部分为氮化硅层。

优选地，所述氮化硅层的厚度为200至所述氧化硅层的厚度为400至

优选地，所述栅极绝缘层102的凸起部分1021a相对于栅极绝缘层102的非凸起部分的高度差至少为如所述氮化硅层的厚度可以为所述氧化硅层的厚度可以为即所述栅极绝缘层102的凸起部分1021a的膜厚可以为所述栅极绝缘层102的非凸起部分的膜厚可以为因此，存储电容的第二存储电极107与薄膜晶体管的栅极103之间具有高度差，相对于薄膜晶体管的沟道区1012与栅极103之间的距离，存储电容的第二多晶硅层106与第二存储电极107之间的距离差较小，可以在保护沟道区1021免受掺杂离子污染的同时增大存储电容的存储能力。

上述实施例中阵列基板单元结构，包括薄膜晶体管和存储电容，所述薄膜晶体管包括第一多晶硅101、栅极绝缘层102的凸起部分1021a、栅极103、以及源极104和漏极105，所述存储电容包括作为第一存储电极的第二多晶硅层106、位于第二多晶硅层106上的栅极绝缘层102的非凸起部分、第二存储电极107，通过所述栅极绝缘层102作为遮挡，避免沟道区1011在进行掺杂的过程中受到掺杂离子及光阻的污染，同时还减小了存储电容的两极板间的距离，增大了存储电容的存储能力。

基于相同的发明构思，本发明实施例还提供了一种阵列基板单元结构的制作方法的流程，图3示出了制作方法的流程，该流程可以用于制作上述阵列基板单元结构，图4a至图4e示出了该制作方法的流程的结构示意图，结合图3和图4a至图4e所示，该流程具体步骤包括：

步骤S301，在基板110上至少形成一层多晶硅层，对所述多晶硅层进行刻蚀，形成第一多晶硅层101和第二多晶硅层106，在所述第一多晶硅层101上还形成有沟道区1011和有源区1014。

具体的，首先，提供一基板110，所述基板110通常为透明的玻璃基板，也可以是其他透明基板，如透明塑料基板。在所述基板110上形成缓冲层109，所述缓冲层109可以为氮化硅层，也可以为氧化硅层，也可以由氮化硅层和氧化硅层组成，当然也可以是其它绝缘的材料。然后，在所述基板110上形成一层多晶硅层，对所述多晶硅层进行图形化，形成所述第一多晶硅层101，第一多晶硅层101上的沟道区1011和有源区1014，和所述第二多晶硅层106，形成如图4a所示的结构。

步骤S302之前，包括：对所述第一多晶硅层101中的沟道区1011进行离子掺杂。

步骤S302，在所述第一多晶硅层101和所述第二多晶硅层106上形成具有一凸起部分1021a的栅极绝缘层102，其中，所述栅极绝缘层102的凸起部分1021a与所述沟道区1011对应。所述栅极绝缘层102的非凸起部分位于所述第二多晶硅层106上的部分，用于隔离存储电容的两个极板。形成的栅极绝缘层102可以阻挡后续工艺中的杂质离子对沟道区1011造成的污染。

具体的，如图4b所示的结构，在所述第一多晶硅层101和所述第二多晶硅层106上沉积第一绝缘层，在所述第一绝缘层表面与所述沟道区1011对应的区域覆盖光阻，刻蚀未被所述光阻覆盖的部分第一绝缘层，形成包括凸起部分1021a和非凸起部分的栅极绝缘层102，所述栅极绝缘层102的凸起部分1021a与所述沟道区1011对应，所述凸起部分1021a相对于非凸起部分的高度至少为所述栅极绝缘层102的凸起部分1021a在所述基板110上的投影宽度大于或等于所述沟道区1011在所述基板110上的投影宽度。因源极区1012和漏极区1013位于沟道区1011两侧，所述栅极绝缘层102的凸起部分1021a与所述沟道区1011对应，使得栅极绝缘层102的非凸起部分与源极区1012和漏极区1013对应，这样更有利于源极区1012和漏极区1013的离子掺杂。所述栅极绝缘层102的非凸起部分位于所述第二多晶硅层106上的部分，用于隔离存储电容的两个极板。形成的栅极绝缘层102的凸起部分1021a可以阻挡后续工艺中的杂质离子对沟道区造成的污染。

所述栅极绝缘层102的凸起部分1021a为氮化硅层，所述栅极绝缘层102的非凸起部分为氧化硅层；或者所述栅极绝缘层102的凸起部分1021a为氧化硅层，所述栅极绝缘层102的非凸起部分为氮化硅层。栅极绝缘层102的凸起部分1021a和非凸起部分的材料可以相同，例如，栅极绝缘层102为由单一氮化硅材料制作而成，或栅极绝缘层102为由单一氧化硅材料制作而成。栅极绝缘层102的凸起部分1021a和非凸起部分的材料可以不相同，优选地，所述栅极绝缘层102的凸起部分1021a为氮化硅层，所述栅极绝缘层102的非凸起部分为氧化硅层；或者，所述栅极绝缘层102的凸起部分1021a为氧化硅层，所述栅极绝缘层102的非凸起部分为氮化硅层。可选的，所述栅极绝缘层102的凸起部分1021a包括氮化硅层和部分氧化硅层，所述栅极绝缘层102的非凸起部分1021a为氧化硅层；或者可选的，所述栅极绝缘层102的凸起部分1021a包括氧化硅层和部分氮化硅层，所述栅极绝缘层102的非凸起部分为氮化硅层。

所述氮化硅层的厚度为200至所述氧化硅层的厚度为400至如所述氮化硅层的厚度可以为所述氧化硅层的厚度可以为即所述栅极绝缘层102的凸起部分1021a的高度可以为所述栅极绝缘层102的非凸起部分的厚度可以为在本实施例中，对所述沟道区1011只进行了一次覆盖光阻，不会损伤所述沟道区1011。所述栅极绝缘层102的凸起部分1021a和非凸起部分形成高度差，相对于薄膜晶体管的沟道区1012与栅极103之间的距离，存储电容的第二多晶硅层106与存储电极107之间的距离差较小，可以在保护沟道区1021免受掺杂离子污染的同时，更容易对所述第二多晶硅层106进行掺杂。

步骤S303，对所述第一多晶硅层101的有源区1014和所述第二多晶硅层106进行离子掺杂处理，掺杂工序中，利用一掩膜遮挡住沟道区1011，掺杂之后的具体结构如图4c所示。以及在第一多晶硅层101的有源区1014形成源极区1012和漏极区1013，并将经离子掺杂后的第二多晶硅层106作为存储电容的第一存储电极，在所述栅极绝缘层102的凸起部分1021a上形成栅极103以及在位于第二多晶硅层106上的所述栅极绝缘层102的非凸起部分形成第二存储电极107。所述第二存储电极107与所述第二多晶硅层106相对应，具体结构如图4d所示。其中，对所述第一多晶硅层101的有源区1014和所述第二多晶硅层106进行离子掺杂处理时，所掺杂的离子为硼离子或磷离子。如果是制作PMOS型阵列基板单元结构，则所掺杂的离子为硼离子，如果是制作NMOS型阵列基板单元结构，则所掺杂的离子为磷离子，如果是制作CMOS型阵列基板单元结构，则先进行掺杂硼离子再掺杂磷离子。

在掺杂离子之后，形成第一金属层，图形化所述第一金属层，形成栅极103和第二存储电极107。还可以是先形成栅极103，然后进行对所述第一多晶硅层101的有源区1014和所述第二多晶硅层106的离子掺杂，再形成第二存储电极107。本发明实施例中，在制作第一金属层之前进行离子的掺杂，既可以避免沟道区1011受到污染，又能增加第一存储电极(即经离子掺杂后的第二多晶硅层106)与第二存储电极107之间的存储电容。所述栅极103和所述第二存储电极107通常选取电阻较低的金属，如Cr、W、Ti、Ta、Mo、Al、Cu中的一种或两种以上组合形成的合金。

步骤S304，在所述第一多晶硅层101的源极区1012和漏极区1013上制作，源极104和漏极105。

具体的，如图4e所示，首先在所述基板110上形成第二绝缘层108，在所述第一多晶硅层101的源极区1012和漏极区1013对应的栅极绝缘层102和第二绝缘层108上制作贯穿所述栅极绝缘层102和所述第二绝缘层108的过孔，然后在所述第二绝缘层108上形成第二金属层，图形化所述第二金属层，形成源极104和漏极105，所述源极104和漏极105分别通过过孔与所述源极区1012和所述漏极区1013相连通。所述第二金属层通常选取电阻较低的金属，如Cr、W、Ti、Ta、Mo、Al、Cu中的一种或两种以上组合形成的合金。

上述实施例表明，通过上述制作方法制作的阵列基板单元结构，可以在没有额外增加掩膜成本的基础上，对所述存储电容中的第二多晶硅层106进行掺杂，实现既不污染沟道区1011、又能增加存储电容的目的。

进一步的，本发明实施例还提供了一种阵列基板，包括由上述阵列基板单元结构组成的阵列。所示阵列基板具有大容量的存储电容。

进一步的，本发明实施例还提供了一种显示装置，包括上述的阵列基板。

综上所述，本发明实施例中的阵列基板单元结构的制作方法，可以在没有额外增加掩膜成本的基础上，对所述存储电容中的第二多晶硅层106进行掺杂，实现既不污染沟道区1011、又能增加存储电容的存储能力的目的。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种阵列基板单元结构的制作方法，其特征在于，包括：

在基板上至少形成一层多晶硅层，对所述多晶硅层进行刻蚀，形成第一多晶硅层和第二多晶硅层，在所述第一多晶硅层上还形成有沟道区和有源区；

在所述第一多晶硅层和所述第二多晶硅层上形成具有一凸起部分的栅极绝缘层，其中，所述栅极绝缘层的凸起部分与所述沟道区对应；

所述在所述第一多晶硅层和所述第二多晶硅层上形成具有一凸起部分的栅极绝缘层之后，对所述第一多晶硅层的有源区和所述第二多晶硅层进行离子掺杂处理，以在第一多晶硅层的有源区形成源极区和漏极区；

在与所述第二多晶硅层对应的所述栅极绝缘层上形成第二存储电极；

在所述第一多晶硅层的源极区和漏极区上制作源极和漏极。

2.如权利要求1所述的制作方法，其特征在于：在所述第一多晶硅层和所述第二多晶硅层上形成具有一凸起部分的栅极绝缘层之前，还包括：

对所述沟道区进行离子掺杂处理。

3.如权利要求1所述的制作方法，其特征在于：所述栅极绝缘层的凸起部分与所述沟道区对应，包括：

所述栅极绝缘层的凸起部分在所述基板上的投影宽度大于或等于所述沟道区在所述基板上的投影宽度。

4.如权利要求1所述的制作方法，其特征在于：在所述第一多晶硅层和所述第二多晶硅层上形成具有一凸起部分的栅极绝缘层，包括：

在所述第一多晶硅层和所述第二多晶硅层上沉积第一绝缘层，在所述第一绝缘层表面与所述沟道区对应的区域覆盖光阻，刻蚀未被所述光阻覆盖的部分第一绝缘层，形成包括凸起部分和非凸起部分的栅极绝缘层。

5.如权利要求4所述的制作方法，其特征在于：

所述栅极绝缘层的凸起部分至少包括氮化硅层，所述栅极绝缘层的非凸起部分至少包括氧化硅层；

或者所述栅极绝缘层的凸起部分至少包括氧化硅层，所述栅极绝缘层的非凸起部分至少包括氮化硅层。

6.如权利要求5所述的制作方法，其特征在于：所述氮化硅层的厚度为200至所述氧化硅层的厚度为400至

7.如权利要求4所述的制作方法，其特征在于：

所述栅极绝缘层为氮化硅层或氧化硅层。

8.如权利要求4所述的制作方法，其特征在于,

所述栅极绝缘层的所述凸起部分的高度至少为

9.如权利要求1所述的制作方法，其特征在于：

对所述第一多晶硅层的有源区和所述第二多晶硅层进行离子掺杂处理时，所掺杂的离子为硼离子或磷离子。

10.如权利要求1所述的制作方法，其特征在于：所述在基板上形成第一多晶硅层和第二多晶硅层之前，还包括：

在所述基板上形成缓冲层，所述缓冲层包括氮化硅层和/或氧化硅层。

11.一种阵列基板单元结构，其特征在于：利用如权利要求1-10任一项所述的制作方法制成。

12.一种阵列基板，包括如权利要求11所述的阵列基板单元结构组成的阵列。

13.一种显示装置，其特征在于：包括如权利要求12所述的阵列基板。