CN106549022A - 一种阵列基板及其制造方法、显示面板、电子设备 - Google Patents
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Abstract
本发明揭示一种阵列基板及其制造方法、显示面板、电子设备。一种阵列基板，所述阵列基板包括：基板，所述基板包括一显示区以及位于所述显示区一端的非显示区；多个低温多晶硅薄膜晶体管；储存电容，设置于基板上，位于所述显示区，所述储存电容包括：第一电极，设置于所述基板的一侧；第一绝缘层，设置于所述第一电极远离所述基板的一侧，且覆盖所述第一电极，其中，所述储存电容的第一绝缘层具有至少一第一凹部；第二电极，设置于所述第一绝缘层远离所述基板的一侧；至少第一电极或第二电极填充于所述第一凹部内。该阵列基板可以增大储存电容的电容值、使电路更稳定，并且在需要相同电容值的前提下，可以提高使用该阵列基板的显示面板的分辨率。
Description
技术领域
本发明涉及显示技术领域，特别涉及一种阵列基板及其制造方法、具有该阵列基板的显示面板以及具有该显示面板的电子设备。
背景技术
显示面板已广泛地应用诸多电子设备中，例如手机、笔记本、平板电脑、电子书等。现有的显示面板一般包括两大类，一种是液晶显示面板，另一种是有机发光显示面板。而无论是哪种显示面板，其都包括一阵列基板来对液晶分子或有机材料进行驱动或控制。
请参见图1至图3，其分别示出了现有技术中的一种阵列基板的截面结构示意图以及其制程过程中对晶体管进行P型掺杂过程中的截面结构示意图。如图1所示，阵列基板通常包括P掺杂型晶体管210、N掺杂型晶体管220以及储存电容30。如图2和图3所示，P掺杂型晶体管210中的有源层2110(如图1所示)是通过使用掩膜板50对光阻层60曝光显影，并对其半导体层2000(如图2和图3所示)进行P型掺杂后形成的。储存电容30在阵列基板中具有保持电位，降低耦合电容分压，稳定电路的作用。目前的储存电容30因其面积较大，进而，显示面板的开口率被降低，影响到了显示面板的显示效果。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种阵列基板及其制造方法。该阵列基板可以增大储存电容的电容值、使电路更稳定，并且在需要相同电容值的前提下，可以提高使用该阵列基板的显示面板的分辨率。
根据本发明的一个方面提供一种阵列基板，所述阵列基板包括：基板，所述基板包括一显示区以及位于所述显示区一端的非显示区；多个低温多晶硅薄膜晶体管；储存电容，设置于基板上，位于所述显示区，所述储存电容包括：第一电极，设置于所述基板的一侧；第一绝缘层，设置于所述第一电极远离所述基板的一侧，且覆盖所述第一电极，其中，所述储存电容的第一绝缘层具有至少一第一凹部；第二电极，设置于所述第一绝缘层远离所述基板的一侧；至少所述第一电极或所述第二电极填充于所述第一凹部内。
根据本发明的另一个方面，还提供一种阵列基板的制造方法，所述制造方法包括如下步骤：提供一基板，所述基板包括一显示区以及位于所述显示区一端的非显示区；在所述基板上制备多个低温多晶硅薄膜晶体管和储存电容；其中，所述存储电容位于所述显示区，所述储存电容包括：第一电极，设置于所述基板的一侧；第一绝缘层，设置于所述第一电极远离所述基板的一侧，且覆盖所述第一电极，其中，所述储存电容的第一绝缘层具有一第一凹部；第二电极，设置于所述第一绝缘层远离所述基板的一侧；至少所述第一电极或所述第二电极填充于所述第一凹部内。
根据本发明的又一个方面，还提供一种显示面板，所述显示面板包括上述的阵列基板。
根据本发明的又一个方面，还提供一种电子设备，包括上述的显示面板。
相比于现有技术，本发明实施例提供的阵列基板通过在第一绝缘层的表面形成第一凹部、且将第二电极和/或第一电极形成于第一凹部内，以此减小储存电容的第一电极和第二电极之间的间距、增大了第一电极和第二电极形成的电容值，使电路更稳定。并且，在需要相同电容值的前提下，可以减小储存电容在阵列基板上占的面积，提高使用该阵列基板的显示面板的分辨率。并且，由于该第一凹部在基板上的投影的边缘与第一电极在基板上投影的边缘之间的具有一定距离，因此，可以避免第一绝缘层在第一电极的边缘处由于第一凹部的存在、导致厚度较薄，而出现不连续等问题，对其绝缘性能造成影响。此外，该阵列基板的制造方法中通过使用一半色调掩膜板对阵列基板进行曝光显影，其中，半色调掩膜板的全曝光开口对应于储存电容所在位置，半曝光开口对应于第一晶体管所在位置，进而，可以在不增加所使用的掩膜板数量相同的情况下，形成具有第一凹部的阵列基板，因此，使该阵列基板在实现上述增大第一电极和第二电极形成的电容值、使电路更稳定等效果的基础上，减少制程的成本。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为现有技术中的一种阵列基板的截面结构示意图；
图2为现有技术中的一种阵列基板的制程过程中对光阻层进行曝光显影过程中的截面结构示意图；
图3为现有技术中的一种阵列基板的制程过程中对晶体管进行P型掺杂过程中的截面结构示意图；
图4为本发明的一种阵列基板的截面结构示意图；
图5为本发明的一种阵列基板的储存电容的截面结构示意图；
图6为本发明的一种阵列基板的制造方法的流程图；
图7为本发明的一种阵列基板的制造方法中在基板上制备多个低温多晶硅薄膜晶体管和储存电容的流程图；
图8为本发明的一种阵列基板的制造方法中在基板上形成第一有源层后的结构示意图；
图9为本发明的一种阵列基板的制造方法中在基板上形成第一栅极后的结构示意图；
图10为本发明的一种阵列基板的制造方法中形成第二电极的流程图；
图11为本发明的一种阵列基板的制造方法中对光阻层进行曝光显影后的结构示意图；
图12为本发明的一种阵列基板的制造方法中刻蚀后的结构示意图；
图13为本发明的一种阵列基板的制造方法中P型掺杂后的结构示意图；
图14为本发明的一种阵列基板的制造方法中形成第二电极后的结构示意图；
图15为本发明的另一种阵列基板的截面结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。
所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本发明的实施方式的充分理解。然而，本领域技术人员应意识到，没有特定细节中的一个或更多，或者采用其它的方法、组元、材料等，也可以实践本发明的技术方案。在某些情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明。
下面结合附图和实施例对本发明的技术内容进行进一步地说明。
请参见图4，其示出了本发明的一种阵列基板的截面结构示意图。如图4所示，在本发明的实施例中，该阵列基板包括：基板1、多个低温多晶硅薄膜晶体管2以及储存电容3。
如图4所示，基板1包括一显示区11(图4中虚线的右侧)以及位于显示区11一端的非显示区12(图4中虚线的左侧)。
多个低温多晶硅薄膜晶体管设置于基板1上。在本发明的实施例中，多个低温多晶硅薄膜晶体管包含至少一个第一晶体管21以及多个第二晶体管22。其中，第一晶体管21和第二晶体管22是指两种不同的低温多晶硅薄膜晶体管，可参见下文。图4中仅仅以一个第一晶体管21以及两个第二晶体管22的结构为例进行说明，但并不以此为限，第一晶体管21和第二晶体管22的数量可以根据实际的阵列基板或显示面板的需求设置，在此不予赘述。
具体来说，在图4所示的实施例中，第一晶体管21设置于基板1的非显示区12，且第一晶体管21为P掺杂型晶体管。其中，第一晶体管21作为阵列基板的非显示区的时序电路开关。具体来说，第一晶体管21包括第一有源层211、第二绝缘层42、第一栅极212、第一绝缘层41、第三绝缘层43、第一源极213和第一漏极214。
第一有源层211设置于基板1的一侧，第一有源层211可以是低温多晶硅层，但本申请不限于此。在图4所示的实施例中，第一有源层211设置于基板1上。其中，由于第一晶体管21为P掺杂型晶体管，因此，第一晶体管21的第一有源层211是P型掺杂的多晶硅层。
第二绝缘层42设置于第一有源层211远离基板1的一侧，且覆盖第一有源层211。第二绝缘层42可以由无机材料制成，如第二绝缘层的材料为SiO2，但本申请不限于此。在图4所示的实施例中，第二绝缘层42设置于基板1和第一有源层211上，且覆盖第一有源层211。
第一栅极212设置于第二绝缘层42远离基板1的一侧。第一栅极212可以由金属或其他导电材料制成，如第一栅极的组成材料为金属钼，但本申请不限于此。在图4所示的实施例中，第一栅极212设置于第二绝缘层42上。
第一绝缘层41设置于第一栅极212远离基板1的一侧，且覆盖第一栅极212。第一绝缘层41可以由无机材料制成，如第二绝缘层的材料为SiO2，但本申请不限于此。在图4所示的实施例中，第一绝缘层41设置于第二绝缘层42和第一栅极212的上方，且覆盖第一栅极212。
第三绝缘层43设置于第一绝缘层41远离基板1的一侧。第三绝缘层43可以由无机材料制成，如第三绝缘层是由SiO2和SiNx构成的叠层结构，但本申请不限于此。在图4所示的实施例中，第三绝缘层43设置于第一绝缘层41上方。
第一源极213和第一漏极214设置于第三绝缘层43远离基板1的一侧，且电连接第一有源层31。第一源极213和第一漏极214可以由金属或其他导电材料制成，如第一源极和第一漏极是由钛和铝金属构成的叠层结构，但本申请不限于此。在图4所示的实施例中，第一源极213和第一漏极214设置于第三绝缘层43上，其通过形成于第二绝缘层42、第一绝缘层41以及第三绝缘层43上的过孔电连接至第一有源层211的两端。
进一步地，第二晶体管22设置于基板1的非显示区12和显示区11。其中，第二晶体管22作为阵列基板的非显示区的时序电路和显示区的像素电路开关。在图4所示的实施例中，两个第二晶体管22分别设置于基板1的非显示区12和显示区11。其中，第二晶体管22的结构与上述第一晶体管21的结构相同，第二晶体管22可以是与上述第一晶体管21的同时形成，第二晶体管22中各膜层的组成材料以及厚度与上述第一晶体管21中各相应膜层的材料和厚度相同。具体的，第二晶体管22包括第一有源层221、第二绝缘层42、第一栅极222、第一绝缘层41、第三绝缘层43、第一源极223和第一漏极224，并且第二晶体管22的第一有源层221、第一栅极222、第一源极223和第一漏极224均分别与上述第一晶体管21的第一有源层211、第一栅极212、第一源极213和第一漏极214同层设置。其中，第二绝缘层42、第一绝缘层41以及第三绝缘层43同时覆盖于第一晶体管21和第二晶体管22的各元件上进行绝缘(例如第二绝缘层42同时覆盖第一晶体管21和第二晶体管22的第一有源层211和221)。与上述第一晶体管21不同的是，第二晶体管22为N掺杂型晶体管，因此，第二晶体管22的第一有源层221为N型掺杂的多晶硅层。
储存电容3设置于基板1上，位于显示区11，以起到保持电位，降低耦合电容分压，稳定电路的作用。储存电容3包括：第一电极31、第一绝缘层41以及第二电极32。请参见图5，其示出了本发明的一种阵列基板的储存电容的截面结构示意图。其中，图5可以理解为上述图4中储存电容的局部放大结构示意图。
第一电极31设置于基板1的一侧。可选地，第一电极31与第一栅极同层设置。具体来说，在图4所示的实施例中，第一电极31设置于第二绝缘层42上，与第一晶体管21的第一栅极212以及第二晶体管22的第一栅极222为同层设置，从而，便于阵列基板制程的过程中同时形成，起到简化制程步骤、节约制造成本的目的。需要说明的是，虽然图4所示实施例中以第一电极31与第一栅极同层设置为例进行说明，但并不以此为限，在本发明的其他实施例中，第一电极31的层间位置也是可以变化的，例如，第一电极31可以与上述的第一有源层同层设置，在此不予赘述。
第一绝缘层41设置于第一电极31远离基板1的一侧，且覆盖第一电极31。具体来说，在图4所示的实施例中，由于第一电极31与第一栅极212和222同层设置，因此，为了对其进行绝缘，第一绝缘层41还覆盖第一电极31，即整个第一绝缘层41覆盖第一晶体管21的第一栅极212、第二晶体管22的第一栅极222以及储存电容3的第一电极31。进一步地，为了减小第一电极31和第二电极32之间的间距、以增大第一电极31和第二电极32形成的储存电容3的电容值，因此，在本发明实施例中，储存电容3的第一绝缘层41具有一第一凹部411。其中，第一凹部411是由第一绝缘层41远离第一电极31的一侧表面(图4和图5中为第一绝缘层41的上表面)向第一电极31的方向凹入。为了减小第一电极31与第二电极32之间的间距，并且仍然保持第一电极31与第二电极32之间具有良好的绝缘效果，因此，在本发明的实施例中，第一凹部411的深度H可选地为50～150纳米。进而，由于具有该第一凹部411，因此，第一凹部411下方的第一绝缘层41的厚度可选地为50～100纳米。该厚度也即为第一电极31与第二电极32之间的间距。
进一步可选地，第一凹部411在基板1上的投影的边缘与第一电极31在基板1上投影的边缘之间的距离小于500纳米。具体来说，在图4和图5所示的实施例中，第一凹部411在基板1上的投影区域A位于第一电极31在基板1上的投影区域B内，即第一凹部411的在基板1上的投影面积小于第一电极31在基板1上的投影面积。第一凹部411在基板1上的投影区域的中心与第一电极31在基板1上的投影区域的中心重合。进而，在图5所示实施例中，第一凹部411左端在基板1上的投影的边缘与第一电极31的左端在基板1上投影边缘之间的距离D1与第一凹部411右端在基板1上的投影的边缘与第一电极31的右端在基板1上投影边缘之间的距离D2相等，且距离D1和距离D2可选地小于500纳米。第一凹部411在基板1上的投影的边缘与第一电极31在基板1上投影的边缘之间形成的距离可以避免第一绝缘层41在第一电极31的边缘处由于第一凹部411的存在、导致厚度较薄，而出现不连续等问题，对其绝缘性能造成影响。需要说明的是，在本发明的其他实施例中，距离D1和距离D2也可以是不相等的(例如距离D1大于距离D2)，在这些实施例中，距离D1和距离D2中的较小值至少需要在上述的取值范围(即小于500纳米)内，以起到保证第一绝缘层41的绝缘性能的作用，在此不予赘述。
第二电极32设置于第一绝缘层41远离基板1的一侧，且至少填充于第一凹部411内。在图4和图5所示的实施例中，第二电极32设置于第一绝缘层41上方，第二电极32填充于第一凹部411内。进而，第二电极32在第一凹部411处呈一凹状。如图4所示，第二电极32设置于第一绝缘层41与第三绝缘层43之间，第三绝缘层43覆盖第二电极32。需要说明的是，虽然图4所示实施例中以第二电极32设置于第一绝缘层41与第三绝缘层43之间为例进行说明，但并不以此为限，在本发明的其他实施例中，第二电极32的层间位置也是可以变化的，例如，第二电极32可以与上述的第一源极和第一漏极同层设置，或者也可以与阵列基板的不同于第一电极的其他导电元件同层设置，在此不予赘述。
结合上述图4和图5所示实施例，本发明的阵列基板通过在第一绝缘层的表面形成第一凹部、且将第二电极形成于第一凹部内，以此减小储存电容的第一电极和第二电极之间的间距、增大了第一电极和第二电极形成的电容值，使电路更稳定。并且，在需要相同电容值的前提下，可以减小储存电容在阵列基板上占的面积，提高使用该阵列基板的显示面板的分辨率。此外，由于该第一凹部在基板上的投影的边缘与第一电极在基板上投影的边缘之间的具有一定距离，因此，可以避免第一绝缘层在第一电极的边缘处由于第一凹部的存在、导致厚度较薄，而出现不连续等问题，对其绝缘性能造成影响。
进一步地，本发明还提供一种上述图4和图5所示的阵列基板的制造方法。请参见图6，其示出了本发明的一种阵列基板的制造方法的流程图。如图6所示，所述制造方法包括如下步骤：
步骤S10：提供一基板。其中，可参见上述图4，基板包括一显示区以及位于显示区一端的非显示区。
步骤S20：在基板上制备多个低温多晶硅薄膜晶体管和储存电容。其中，存储电容形成于显示区，其结构如上述图4和图5所示，即储存电容包括：形成于基板的一侧的第一电极、形成于第一电极远离基板的一侧、且具有第一凹部的第一绝缘层、形成于第一绝缘层远离所述基板的一侧且填充于第一凹部内第二电极。多个低温多晶硅薄膜晶体管包含至少一个第一晶体管和多个第二晶体管。第一晶体管为P掺杂型晶体管，第一晶体管设置于基板的非显示区。第二晶体管为N掺杂型晶体管，第二晶体管设置于基板的显示区和非显示区。
具体来说，请参见图7，其示出了本发明的一种阵列基板的制造方法中在基板上制备多个低温多晶硅薄膜晶体管和储存电容的流程图。所述在基板上制备多个低温多晶硅薄膜晶体管和储存电容的步骤(即上述步骤S20)中还包括如下步骤：
步骤S201：在基板的一侧形成多个第一有源层。需要说明的是，在本发明实施例中，此步骤实质上是指形成多个经过N型掺杂的多晶硅层，进而，后续将部分经过N型掺杂的多晶硅层通过P型掺杂的工艺形成P型掺杂的多晶硅层，进而，分别获得第一晶体管和第二晶体管所对应的第一有源层。因此，请参见图8，其示出了本发明的一种阵列基板的制造方法中在基板上形成第一有源层后的结构示意图。在图8所示实施例中，多个多晶硅层200形成于基板1上，具体来说，基板1的显示区11和非显示区12中均形成有多晶硅层200。
步骤S202：在第一有源层远离基板的一侧形成第二绝缘层，第二绝缘层覆盖第一有源层。以图8所示结构为例，第二绝缘层形成于基板1上、覆盖多晶硅层200，第二绝缘层可以由无机材料制成，如第二绝缘层的材料为SiO2，但本申请不限于此。
步骤S203：形成多个第一栅极，多个第一栅极设置于第二绝缘层远离所述基板的一侧。第一栅极可以由金属或其他导电材料制成，如第一栅极的组成材料为金属钼，但本申请不限于此。请参见图9，其示出了本发明的一种阵列基板的制造方法中在基板上形成第一栅极后的结构示意图。具体来说，如图9所示，第二绝缘层42形成于基板1和多晶硅层200上、且覆盖多晶硅层200。第一晶体管的第一栅极212和第二晶体管的第一栅极222均形成于第二绝缘层42上。进一步地，在本发明的可选实施例中，在形成多个第一栅极(即步骤S203)的同时，还包括形成所述第一电极的步骤，其中，第一电极与第一栅极同层设置。在图9所示的实施例中，第一电极31形成于第二绝缘层42上，位于基板1的显示区11。第一电极31、第一晶体管的第一栅极212和第二晶体管的第一栅极222可以通过在第二绝缘层42上形成一金属层，并对该金属层进行图案化处理(例如刻蚀等方式)后分别在各自对应的位置(例如图9所示的位置)上形成。
步骤S204：形成第一绝缘层，第一绝缘层设置于第一栅极远离基板的一侧，且覆盖第一栅极。第一绝缘层可以由无机材料制成，如第二绝缘层的材料为SiO2，但本申请不限于此。其中，第一绝缘层覆盖第一栅极包括了覆盖第一晶体管的第一栅极以及第二晶体管的第一栅极。进一步地，在图9所示实施例的基础上，第一绝缘层形成于第二绝缘层42上，且覆盖第一栅极212、222以及第一电极31。
步骤S205：形成所述第二电极。请参见图10，其示出了本发明的一种阵列基板的制造方法中形成第二电极的流程图。具体来说，形成第二电极的步骤(即步骤S205)中还包括如下步骤：
步骤S2051：在第一绝缘层远离基板的一侧涂布一光阻层，并使用一半色调掩膜板对所述光阻层进行曝光显影。请参见图11，其示出了本发明的一种阵列基板的制造方法中对光阻层进行曝光显影后的结构示意图。具体来说，如图11所示，光阻层6形成于第一绝缘层41上。半色调掩膜板5包括多个全曝光开口51以及多个半曝光开口52。在曝光显影的过程中，全曝光开口51对应于储存电容所在位置(图11中为储存电容的第一电极31所在的位置)，半曝光开口52对应于第一晶体管所在位置(图11中为第一晶体管的第一栅极212所在的位置)。进而，由于第一晶体管所在位置的光阻层6被半曝光开口52所遮挡，因此，当储存电容所在位置的光阻层6被完全去除后，第一晶体管所在位置的光阻层6仍然剩余部分厚度。
步骤S2052：对上述经过曝光显影的阵列基板进行刻蚀，去除至少半曝光开口对应的光阻层，同时使得全曝光开口对应位置的第一绝缘层上形成一第一凹部。请参见图12，其示出了本发明的一种阵列基板的制造方法中刻蚀后的结构示意图。具体来说，由于在上述步骤S2051完成后，储存电容所在位置的光阻层6被完全去除，而第一晶体管所在位置的光阻层6仍然剩余部分厚度。因此，在此基础上进行刻蚀去除第一晶体管所在位置的剩余光阻层6后，可以在储存电容所在位置的第一绝缘层41表面刻蚀去除与第一晶体管所在位置的剩余光阻层具有相同厚度的第一绝缘层41，进而，在储存电容所在位置的第一绝缘层41表面形成第一凹部411。可选的，第一凹部411在基板1上的投影的边缘与第一电极31在基板1上投影的边缘之间的距离小于500纳米。该距离可参见上述图4中对第一凹部411的说明，在此不予赘述。此外，需要说明的是，上述步骤S2052中对曝光显影后的阵列基板进行刻蚀，是指采用干刻工艺对阵列基板进行刻蚀。
步骤S2053：进行P型掺杂工艺。其中，P型掺杂是对第一晶体管所在位置的N型掺杂的多晶硅层进行P型掺杂工艺后，使其形成P型掺杂的多晶硅层、作为第一晶体管的第一有源层。进而，请参见图13，其示出了本发明的一种阵列基板的制造方法中P型掺杂后的结构示意图。具体来说，由于基板1上仅仅上述第一晶体管所在位置以及储存电容所在位置的光阻层6去除、其他位置的光阻层6仍然存在，因此，在P型掺杂的过程中可以对离子注入形成阻挡，而仅仅对第一晶体管所在位置以及储存电容所在位置进行P型掺杂。此外，又由于储存电容所在位置并无多晶硅层，因此，此步骤是指上仅仅是对第一晶体管所在位置的多晶硅层进行P型掺杂。如图13所示，掺杂后第一晶体管所在位置的多晶硅层即形成第一晶体管的第一有源层211(P型掺杂的多晶硅层)未经掺杂的第二晶体管所在位置的多晶硅层即为第二晶体管的第一有源层221(N型掺杂的多晶硅层)。
步骤S2054：去除光阻层。需要说明的是，在此步骤中，需要去除的光阻层实质上是指上述步骤中未经曝光显影的光阻层(即除第一晶体管所在位置以及储存电容所在位置外的光阻层)。
步骤S2055：形成第二电极。请参见图14，其示出了本发明的一种阵列基板的制造方法中形成第二电极后的结构示意图。具体来说，其中，由于在上述步骤中光阻层被去除，因此，第二电极32可以形成于第一绝缘层41上方，填充于第一凹部411内，进而，与第一电极31形成储存电容3。第二电极可以由金属或其他导电材料制成，如第一栅极的组成材料为金属钼，但本申请不限于此。
步骤S206：形成第三绝缘层。第三绝缘层可以由无机材料制成，如第三绝缘层是由SiO2和SiNx构成的叠层结构，但本申请不限于此。具体来说，在图14所示结构的基础上，将第三绝缘层43形成于第一绝缘层41远离基板1的一侧(图14中形成于第一绝缘层41上)，且第三绝缘层43覆盖第二电极32。
步骤S207：形成多个第一源极和多个第一漏极。第一源极和第一漏极可以由金属或其他导电材料制成，如第一源极和第一漏极是由钛和铝金属构成的叠层结构，但本申请不限于此。第一源极和第一漏极形成于第三绝缘层远离基板的一侧，且电连接第一有源层。参考上述图4，第一晶体管21的第一源极213和第一漏极214形成于第三绝缘层43上，且电连接第一有源层211。其中，在此步骤中，还包括对第一绝缘层和第三绝缘层开设过孔，第一源极213和第一漏极214沉积于过孔中，通过过孔与第一有源层211电连接。类似地，第二晶体管22的第一源极223和第一漏极224形成于第三绝缘层43上，且电连接第一有源层221。完成上述步骤后，即形成了如图4所示的阵列基板。
结合上述图6至图14所示实施例，本发明的阵列基板的制造方法中通过使用一半色调掩膜板对阵列基板进行曝光显影，其中，半色调掩膜板的全曝光开口对应于储存电容所在位置，半曝光开口对应于第一晶体管所在位置，进而，可以在不增加所使用的掩膜板数量的情况下，形成具有第一凹部的阵列基板，因此，使该阵列基板在实现上述增大第一电极和第二电极形成的电容值、使电路更稳定等效果的基础上，减少制程的成本。
图15为本发明的阵列基板的另外一种实施方式，请参见图15，其示出了本发明的另一种阵列基板的截面结构示意图。与上述图4所示的阵列基板不同的是，第一凹部411设置于第一绝缘层41靠近基板1的一侧，且第一电极31呈凸状。具体来说，在图15所示的实施例中，第一凹部411设置于第一绝缘层41的下表面，其位置对应位于第一电极31的上方，而第一绝缘层41的上表面为一平面。在此实施例中，第一电极31具有一向上、且与第一凹部411位置对应(在基板1上的投影位于第一凹部411内)的凸起部。其中，凸起部可以通过二次沉积的方式形成。进而，由于第一绝缘层41仍然具有第一凹部411，且第一凹部411位于第一电极31与第二电极32之间，因此，与上述实施例类似地也具有减小第一电极和第二电极之间间距、增大第一电极和第二电极形成的储存电容3的电容值的作用，在此不予赘述。
进一步地，本发明还提供一种显示面板，该显示面板包括如图4至图15所示的阵列基板。需要说明的是，本发明的显示面板可以是有机发光显示面板或者液晶显示面板，换言之，上述阵列基板既可以应用有机发光显示面板中，也可以应用于液晶显示面板中。由于该显示面板具有上述的阵列基板，该阵列基板可以增大第一电极和第二电极形成的电容值，因此，可以使显示面板的电路更稳定。并且，在需要相同电容值的前提下，可以减小储存电容在阵列基板上占的面积，提高使用该阵列基板的显示面板的分辨率，在此不予赘述。
进一步地，本发明还提供一种电子设备，该电子设备包括上述的显示面板。其中，该电子设备可以是手机、平板电脑、电子书等。由于该电子设备使用上述的显示面板，因此，也可以实现上述电路更稳定。提高显示的分辨率等效果，在此不予赘述。
综上所述，本发明实施例提供的阵列基板通过在第一绝缘层的表面形成第一凹部、且将第二电极和/或第一电极形成于第一凹部内，以此减小储存电容的第一电极和第二电极之间的间距、增大了第一电极和第二电极形成的电容值，使电路更稳定。并且，在需要相同电容值的前提下，可以减小储存电容在阵列基板上占的面积，提高使用该阵列基板的显示面板的分辨率。并且，由于该第一凹部在基板上的投影的边缘与第一电极在基板上投影的边缘之间的具有一定距离，因此，可以避免第一绝缘层在第一电极的边缘处由于第一凹部的存在、导致厚度较薄，而出现不连续等问题，对其绝缘性能造成影响。此外，该阵列基板的制造方法中通过使用一半色调掩膜板对阵列基板进行曝光显影，其中，半色调掩膜板的全曝光开口对应于储存电容所在位置，半曝光开口对应于第一晶体管所在位置，进而，可以在不增加所使用的掩膜板数量相同的情况下，形成具有第一凹部的阵列基板，因此，使该阵列基板在实现上述增大第一电极和第二电极形成的电容值、使电路更稳定等效果的基础上，减少制程的成本。
虽然本发明已以可选实施例揭示如上，然而其并非用以限定本发明。本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与修改。因此，本发明的保护范围当视权利要求书所界定的范围为准。
Claims (18)
1.一种阵列基板，其特征在于，所述阵列基板包括：
基板，所述基板包括一显示区以及位于所述显示区一端的非显示区；
多个低温多晶硅薄膜晶体管；
储存电容，设置于基板上，位于所述显示区，所述储存电容包括：
第一电极，设置于所述基板的一侧；
第一绝缘层，设置于所述第一电极远离所述基板的一侧，且覆盖所述第一电极，其中，所述储存电容的第一绝缘层具有至少第一凹部；
第二电极，设置于所述第一绝缘层远离所述基板的一侧；
至少所述第一电极或所述第二电极填充于所述第一凹部内。
2.如权利要求1所述的阵列基板，其特征在于，所述第二电极填充于所述第一凹部内。
3.如权利要求1所述的阵列基板，其特征在于，至少所述低温多晶硅薄膜晶体管包括：
第一有源层，设置于所述基板的一侧；
第二绝缘层，设置于所述第一有源层远离所述基板的一侧，且覆盖所述第一有源层；
第一栅极，设置于所述第二绝缘层远离所述基板的一侧；
第一绝缘层，设置于所述栅极远离所述基板的一侧，且覆盖所述第一栅极；
第三绝缘层，设置于所述第一绝缘层远离所述基板的一侧；
第一源极和第一漏极，设置于所述第三绝缘层远离所述基板的一侧，且电连接所述第一有源层。
4.如权利要求3所述的阵列基板，其特征在于，所述第一电极与所述第一栅极同层设置。
5.如权利要求3所述的阵列基板，其特征在于，所述第二电极设置于所述第一绝缘层与所述第三绝缘层之间。
6.如权利要求1所述的阵列基板，其特征在于，所述多个低温多晶硅薄膜晶体管包含至少一个第一晶体管，所述第一晶体管为P掺杂型晶体管，所述第一晶体管设置于所述非显示区。
7.如权利要求1所述的阵列基板，其特征在于，所述多个低温多晶硅薄膜晶体管包含多个第二晶体管，所述第二晶体管为N掺杂型晶体管，所述第二晶体管设置于所述非显示区和所述显示区。
8.如权利要求1所述的阵列基板，其特征在于，所述第一凹部在所述基板上的投影的边缘与所述第一电极在所述基板上投影的边缘之间的距离小于500纳米。
9.如权利要求1所述的阵列基板，其特征在于，所述第一凹部的深度为50～150纳米。
10.一种阵列基板的制造方法，其特征在于，所述制造方法包括如下步骤：
提供一基板，所述基板包括一显示区以及位于所述显示区一端的非显示区；
在所述基板上制备多个低温多晶硅薄膜晶体管和储存电容；
其中，所述存储电容位于所述显示区，所述储存电容包括：
第一电极，设置于所述基板的一侧；
第一绝缘层，设置于所述第一电极远离所述基板的一侧，且覆盖所述第一电极，其中，所述储存电容的第一绝缘层具有一第一凹部；
第二电极，设置于所述第一绝缘层远离所述基板的一侧；
至少所述第一电极或所述第二电极填充于所述第一凹部内。
11.如权利要求10所述的制造方法，其特征在于，所述在所述基板上制备多个低温多晶硅薄膜晶体管，包括：
在所述基板的一侧形成多个第一有源层；
在所述第一有源层远离所述基板的一侧形成第二绝缘层，所述第二绝缘层覆盖所述第一有源层；
形成多个第一栅极，所述多个第一栅极设置于所述第二绝缘层远离所述基板的一侧；
形成第一绝缘层，所述第一绝缘层设置于所述第一栅极远离所述基板的一侧，且覆盖所述第一栅极；
形成第三绝缘层，所述第三绝缘层设置于所述第一绝缘层远离所述基板的一侧；
形成多个第一源极和多个第一漏极，所述第一源极和所述第一漏极设置于所述第三绝缘层远离所述基板的一侧，且电连接所述第一有源层。
12.如权利要求11所述的制造方法，其特征在于，在所述形成多个第一栅极的同时，还包括形成所述第一电极的步骤，
所述第一电极与所述第一栅极同层设置。
13.如权利要求11所述的制造方法，其特征在于，在所述形成第三绝缘层之前，还包括形成所述第二电极的步骤。
14.如权利要求13所述的制造方法，其特征在于，所述多个低温多晶硅薄膜晶体管包含至少一个第一晶体管，所述第一晶体管为P掺杂型晶体管，所述第一晶体管设置于所述非显示区；
所述形成所述第二电极的步骤，包括：
在所述第一绝缘层远离所述基板的一侧涂布一光阻层，并使用一半色调掩膜板对所述光阻层进行曝光显影，所述半色调掩膜板包括多个全曝光开口以及多个半曝光开口，所述全曝光开口对应于至少所述储存电容所在位置，所述半曝光开口对应于至少所述第一晶体管所在位置；
对上述经过曝光显影的阵列基板进行刻蚀，去除至少所述半曝光开口对应的所述光阻层，同时使得所述全曝光开口对应位置的所述第一绝缘层上形成一第一凹部；
进行P型掺杂工艺；
去除所述光阻层；
形成第二电极。
15.如权利要求14所述的制造方法，其特征在于，所述对上述经过曝光显影的阵列基板进行刻蚀，是指采用干刻工艺对所述阵列基板进行刻蚀。
16.如权利要求14所述的制造方法，其特征在于，所述第一凹部在所述基板上的投影的边缘与所述第一电极在所述基板上投影的边缘之间的距离小于500纳米。
17.一种显示面板，其特征在于，所述显示面板包括如权利要求1至9中任一项所述的阵列基板。
18.一种电子设备，其特征在于，包括如权利要求17所述的显示面板。
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