KR20150105533A - 박막 트랜지스터, 박막 트랜지스터 기판, 표시 장치 및 박막 트랜지스터 제조 방법 - Google Patents

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KR20150105533A
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Abstract

본 발명의 일 실시예는 게이트 전극, 상기 게이트 전극과 절연되도록 배치된 활성층, 상기 게이트 전극과 절연되고 상기 활성층과 전기적으로 연결되는 소스 전극 및 드레인 전극, 상기 활성층의 면 중 적어도 상기 소스 전극 및 드레인 전극과 전기적으로 연결되는 영역 사이에 접하도록 절연물로 형성된 제1 에치 스토퍼층, 상기 제1 에치 스토퍼층상에 형성되고 상기 제1 에치 스토퍼층과 동일한 종류의 절연물로 형성되고 상기 제1 에치 스토퍼층보다 높은 밀도를 갖는 제2 에치 스토퍼층 및 상기 제2 에치 스토퍼층상에 형성되는 제3 에치 스토퍼층을 포함하는 박막 트랜지스터를 개시한다.

Description

박막 트랜지스터, 박막 트랜지스터 기판, 표시 장치 및 박막 트랜지스터 제조 방법{Thin film transistor, thin film transistor substrate, display apparatus and method for manufacturing thin film transistor}
본 발명의 실시예들은 박막 트랜지스터, 박막 트랜지스터 기판, 표시 장치 및 박막 트랜지스터 제조 방법에 관한 것이다.
박막 트랜지스터는 스위칭 기능, 전류의 흐름의 제어 또는 전기 소자의 구동 등 다양한 전기적 기능을 수행하는 소자로서 다양한 분야에 적용된다.
특히, 근래에 표시 장치는 휴대가 가능한 박형의 평판 표시 장치로 대체되는 추세인데 이러한 평판 표시 장치에도 널리 사용되고 있다.
박막 트랜지스터는 크게 반도체 물질을 함유하는 활성층, 게이트 전극, 소스 전극 및 드레인 전극등을 포함한다.
박막 트랜지스터가 사용되는 전기 소자, 예를들면 평판 표시 장치의 경우 박막 트랜지스터의 특성, 특히 전기적 특성에 따라 평판 표시 장치의 특성이 크게 변한다.
그러므로 박막 트랜지스터의 전기적 특성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명의 실시예들은 박막 트랜지스터, 박막 트랜지스터 기판, 표시 장치 및 박막 트랜지스터 제조 방법을 제공한다.
본 발명의 일 실시예는 게이트 전극, 상기 게이트 전극과 절연되도록 배치된 활성층, 상기 게이트 전극과 절연되고 상기 활성층과 전기적으로 연결되는 소스 전극 및 드레인 전극, 상기 활성층의 면 중 적어도 상기 소스 전극 및 드레인 전극과 전기적으로 연결되는 영역 사이에 접하도록 절연물로 형성된 제1 에치 스토퍼층, 상기 제1 에치 스토퍼층상에 형성되고 상기 제1 에치 스토퍼층과 동일한 종류의 절연물로 형성되고 상기 제1 에치 스토퍼층보다 높은 밀도를 갖는 제2 에치 스토퍼층 및 상기 제2 에치 스토퍼층상에 형성되는 제3 에치 스토퍼층을 포함하는 박막 트랜지스터를 개시한다.
본 실시예에 있어서 상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층은 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물 또는 갈륨 산화물을 포함할 수 있다.
본 실시예에 있어서 상기 제3 에치 스토퍼층은 상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층과 상이한 종류의 절연물을 함유할 수 있다.
본 실시예에 있어서 상기 제3 에치 스토퍼층은 실리콘 산화물을 함유할 수 있다.
본 실시예에 있어서 상기 활성층은 산화물 반도체 물질을 함유할 수 있다.
본 실시예에 있어서 상기 제3 에치 스토퍼층은 상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층보다 두껍게 형성될 수 있다.
본 발명의 다른 실시예는 기판, 상기 기판상에 형성되는 게이트 전극, 상기 게이트 전극과 절연되도록 배치된 활성층, 상기 게이트 전극과 절연되고 상기 활성층과 전기적으로 연결되는 소스 전극 및 드레인 전극, 상기 활성층의 면 중 적어도 상기 소스 전극 및 드레인 전극과 전기적으로 연결되는 영역 사이에 접하도록 절연물로 형성된 제1 에치 스토퍼층, 상기 제1 에치 스토퍼층상에 형성되고 상기 제1 에치 스토퍼층과 동일한 종류의 절연물로 형성되고 상기 제1 에치 스토퍼층보다 높은 밀도를 갖는 제2 에치 스토퍼층, 상기 제2 에치 스토퍼층상에 형성되는 제3 에치 스토퍼층, 상기 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 화소 전극을 포함하는 박막 트랜지스터 기판을 개시한다.
본 발명의 또 다른 실시예는 기판, 상기 기판상에 형성되는 게이트 전극, 상기 게이트 전극과 절연되도록 배치된 활성층, 상기 게이트 전극과 절연되고 상기 활성층과 전기적으로 연결되는 소스 전극 및 드레인 전극, 상기 활성층의 면 중 적어도 상기 소스 전극 및 드레인 전극과 전기적으로 연결되는 영역 사이에 접하도록 절연물로 형성된 제1 에치 스토퍼층, 상기 제1 에치 스토퍼층상에 형성되고 상기 제1 에치 스토퍼층과 동일한 종류의 절연물로 형성되고 상기 제1 에치 스토퍼층보다 높은 밀도를 갖는 제2 에치 스토퍼층, 상기 제2 에치 스토퍼층상에 형성되는 제3 에치 스토퍼층 및 상기 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 표시 소자를 포함하는 표시 장치를 개시한다.
본 실시예에 있어서 상기 표시 소자는 상기 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 화소 전극, 상기 화소 전극과 대향하는 공통 전극 및 상기 화소 전극과 공통 전극에 의해 구동되는 액정층을 포함할 수 있다.
본 실시예에 있어서 상기 표시 소자는 상기 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 화소 전극, 상기 화소 전극과 대향하는 대향 전극 및 상기 화소 전극과 대향 전극 사이에 배치되고 적어도 유기 발광층을 구비할 수 있다.
본 발명의 또 다른 실시예는 게이트 전극을 형성하는 단계, 상기 게이트 전극과 절연되도록 활성층을 형성하는 단계, 상기 게이트 전극과 절연되고 상기 활성층과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 활성층의 면 중 적어도 상기 소스 전극 및 드레인 전극과 전기적으로 연결되는 영역 사이에 접하도록 절연물로 제1 에치 스토퍼층을 형성하는 단계, 상기 제1 에치 스토퍼층상에 상기 제1 에치 스토퍼층과 동일한 종류의 절연물로 상기 제1 에치 스토퍼층보다 높은 밀도를 갖는 제2 에치 스토퍼층을 형성하는 단계 및 상기 제2 에치 스토퍼층상에 제3 에치 스토퍼층을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법을 개시한다.
본 실시예에 있어서 상기 제1 에치 스토퍼층과 상기 활성층은 동일한 증착 방법으로 형성할 수 있다.
본 실시예에 있어서 상기 제1 에치 스토퍼층과 상기 활성층은 스퍼터링 또는 ALD 방법으로 형성할 수 있다.
본 실시예에 있어서 상기 제1 에치 스토퍼층과 상기 제2 에치 스토퍼층은 동일한 증착 방법으로 형성할 수 있다.
본 실시예에 있어서 상기 제1 에치 스토퍼층을 형성하기 위한 증착시의 파워는 상기 제2 에치 스토퍼층을 형성하기 위한 증착시의 파워보다 낮을 수 있다.
본 실시예에 있어서 상기 제3 에치 스토퍼층은 상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층과 상이한 증착 방법으로 형성할 수 있다.
본 실시예에 있어서 상기 제3 에치 스토퍼층을 형성하는 단계는 CVD 방법으로 진행할 수 있다.
본 실시예에 있어서 상기 활성층을 형성하는 단계는, 상기 활성층을 형성하기 위한 활성층 재료층을 형성하는 단계, 상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층을 형성하는 단계 및 상기 활성층 재료층을 패터닝하는 단계를 포함할 수 있다.
본 실시예에 있어서 상기 활성층은 산화물 반도체 물질을 이용하여 형성할 수 있다.
본 실시예에 있어서 상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층은 알루미늄 산화물, 티타늄 산화물 또는 탄탈륨 산화물을 이용하여 형성할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 실시예에 관한 박막 트랜지스터, 박막 트랜지스터 기판, 표시 장치 및 박막 트랜지스터 제조 방법은 박막 트랜지스터, 박막 트랜지스터 기판, 표시 장치의 전기적 특성을 향상하고, 표시 장치의 화질 특성을 용이하게 향상할 수 있다.
도 1은 본 발명의 일 실시예에 관한 박막 트랜지스터를 도시한 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 관한 박막 트랜지스터를 도시한 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 관한 박막 트랜지스터 기판을 도시한 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 관한 표시 장치를 도시한 개략적인 단면도이다.
도 5는 본 발명의 다른 실시예에 관한 표시 장치를 도시한 개략적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 관한 박막 트랜지스터를 도시한 개략적인 단면도이다.
도 1을 참조하면 박막 트랜지스터(100)는 기판(101), 게이트 전극(111), 활성층(113), 에치 스토퍼(120), 소스 전극(131) 및 드레인 전극(132)를 포함한다.
기판(101)은 SiO2를 주성분으로 하는 유리 재질로 이루어질 수 있다. 기판(101)은 반드시 이에 한정되는 것은 아니며 플라스틱 재질로 형성할 수도 있다. 이 때 기판(101)을 형성하는 플라스틱 재질은 다양한 유기물들 중 선택된 하나 이상일 수 있다.
또한, 선택적 실시예로서 기판(101)은 금속 박막으로 형성할 수도 있다.
도시하지 않았으나 기판(101)상에 버퍼층(미도시)이 형성될 수 있다. 버퍼층(미도시)은 기판(101)을 통한 불순 원소의 침투를 방지하며 기판(101)상부에 평탄한 면을 제공하는 것으로서, 이러한 역할을 수행할 수 있는 다양한 물질로 형성될 수 있다.
기판(101)상에 게이트 전극(111)이 형성된다. 게이트 전극(111)은 도전성이 좋은 금속 재질로 형성할 수 있다. 예를들면 게이트 전극(111)은 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo를 함유할 수 있고, Al:Nd, Mo:W 합금 등과 같은 합금을 포함할 수 있다. 그러나, 이는 하나의 예시로서 본 실시예는 이에 한정되지 않고 다양한 재질로 형성할 수 있다.
게이트 전극(111)상에 게이트 절연막(112)이 형성된다. 이 때 게이트 절연막(112)은 다양한 절연 물질, 예를들면 산화물 또는 질화물을 이용하여 형성할 수 있다. 게이트 절연막(112)은 게이트 전극(111)과 활성층(113)을 절연한다.
활성층(113)은 게이트 절연막(112)의 상부에 배치된다. 활성층(113)은 다양한 재질을 포함한다. 무기 반도체 물질, 유기 반도체 물질 또는 산화물 반도체 물질을 함유할 수 있다.
특히 활성층(113)은 산화물 반도체 물질을 함유할 수 있는데, ZnO계열의 산화물을 함유할 수 있다. 본 실시예는 이에 한정되지 않고 활성층(113)은 In, Ga 또는 Sn을 함유하는 산화물 반도체 물질로 형성될 수도 있다.
에치 스토퍼(120)는 활성층(113)의 상부에 배치된다. 에치 스토퍼(120)는 제1 에치 스토퍼층(121), 제2 에치 스토퍼층(122) 및 제3 에치 스토퍼층(123)을 구비한다.
제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)는 활성층(113)의 적어도 채널 영역에 대응되도록 형성된다. 즉, 활성층(113)의 영역 중 소스 전극(131) 및 드레인 전극(132)과 접하는 영역의 사이의 영역에 대응된다.
제1 에치 스토퍼층(121)은 적어도 활성층(113)의 채널 영역과 접한다. 즉, 제1 에치 스토퍼층(121)은 활성층(113)의 영역 중 소스 전극(131) 및 드레인 전극(132)과 접하는 영역의 사이의 영역의 상면에 접한다. 제1 에치 스토퍼층(121)은 다양한 절연 물질을 이용하여 형성한다.
제2 에치 스토퍼층(122)은 제1 에치 스토퍼층(121)의 상부에 형성되고, 예를들면 제1 에치 스토퍼층(121)의 상면에 접하도록 형성된다.
제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 동일한 종류의 절연물로 형성된다. 예를들면 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 산화물로 형성될 수 있다.
일 실시예로서 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 알루미늄 산화물(AlxOy)을 포함하도록 형성할 수 있다.
제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 알루미늄 산화물(AlxOy)을 포함하도록 형성하는 경우, 제1 에치 스토퍼층(121)의 밀도는 제2 에치 스토퍼층(122)의 밀도보다 낮다.
다른 선택적 실시예로서 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 티타늄 산화물(TixOy)을 포함하도록 형성할 수 있고, 제1 에치 스토퍼층(121)의 밀도는 제2 에치 스토퍼층(122)의 밀도보다 낮다.
또한, 다른 선택적 실시예로서 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 탄탈륨 산화물(TaxOy)을 포함하도록 형성할 수 있고, 제1 에치 스토퍼층(121)의 밀도는 제2 에치 스토퍼층(122)의 밀도보다 낮다.
또한, 다른 선택적 실시예로서 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 갈륨 산화물(GaxOy)을 포함하도록 형성할 수 있고, 제1 에치 스토퍼층(121)의 밀도는 제2 에치 스토퍼층(122)의 밀도보다 낮다.
제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 연속적으로 형성될 수 있다. 즉, 동일한 증착법, 예를들면 스퍼터링을 이용하여 형성할 수 있다. 이 경우 제1 에치 스토퍼층(121)의 형성을 위한 스퍼터링 시 스퍼터링 파워는 제2 에치 스토퍼층(122)의 형성을 위한 스퍼터링 시 스퍼터링 파워보다 낮게하여 제1 에치 스토퍼층(121)의 밀도를 제2 에치 스토퍼층(122)의 밀도보다 낮게할 수 있다.
본 실시예는 이에 한정되지 않고 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)의 형성 시 ALD(atomic layer deposition)을 이용하여 형성할 수도 있다.
제3 에치 스토퍼층(123)은 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)의 상부에 형성된다. 제3 에치 스토퍼층(123)은 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)와 상이한 재료로 형성된다. 예를들면 제3 에치 스토퍼층(123)은 실리콘 산화물(SixOy)을 함유할 수 있다.
이를 통하여 에치 스토퍼(120)가 동일한 종류의 절연물로 형성되는 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)의 특성과 이와 다른 절연물로 형성되는 제3 에치 스토퍼층(123)을 구비하여 에치 스토퍼(120)의 절연 특성 및 활성층(113)보호 특성을 향상한다.
제3 에치 스토퍼층(123)은 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)의 제조 방법과 다를 수 있다. 예를들면 제3 에치 스토퍼층(123)은 CVD법으로 증착할 수 있다.
도 1에는 제3 에치 스토퍼층(123)이 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)의 상부 및 활성층(113)의 가장자리로부터 연장된 형태를 갖도록 형성된 것이 도시되어 있다.
선택적 실시예로서 제3 에치 스토퍼층(123)이 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)의 상부에만 형성될 수 있다.
또 다른 선택적 실시예로서 제3 에치 스토퍼층(123)이 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)의 상부 및 측면을 덮도록 형성할 수도 있다.
소스 전극(131) 및 드레인 전극(132)이 활성층(113)과 연결되도록 형성된다. 구체적으로 소스 전극(131) 및 드레인 전극(132)은 활성층(113)의 상면의 영역 중 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)로 덮이지 않은 활성층(113)의 양쪽에 접하도록 형성된다.
구체적으로 제3 에치 스토퍼층(123)의 형성 시 활성층(113)의 상면의 영역 중 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)로 덮이지 않은 영역의 일부를 노출하도록 형성하고, 노출된 활성층(113)의 상면과 접하도록 소스 전극(131) 및 드레인 전극(132)이 형성된다.
소스 전극(131) 및 드레인 전극(132)을 덮도록 패시베이션막(140)이 형성된다. 이는 선택적 실시예로서 패시베이션막(140)을 생략할 수도 있다.
도 1의 박막 트랜지스터(100)의 제조 과정은 다양할 수 있다. 그러한 제조 과정의 일 실시예를 설명하기로 한다.
기판(101)상에 게이트 전극(111)을 형성한다. 물론, 기판(101)상에 게이트 전극(111)을 형성하기 전에 선택적 실시예로서 기판(101)상에 버퍼층(미도시)을 형성할 수 있다.
게이트 전극(111)상에 게이트 절연막(112)을 형성한다.
그리고 나서 활성층(113)을 형성하기 위한 예비층, 즉 활성층(113) 재료층, 예를들면 산화물 반도체층을 게이트 절연막(112)의 상부에 형성한다. 이 때 활성층(113) 재료층, 예를들면 산화물 반도체층은 스퍼터링을 이용하여 형성한다. 또한, 선택적 실시예로서 활성층(113) 재료층을 ALD법을 이용하여 형성할 수도 있다.
그리고 나서 에치 스토퍼(120)의 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)을 활성층(113) 재료층 상부에 형성한다. 구체적으로 알루미늄 산화물(AlxOy)을 함유하는 제1 에치 스토퍼층(121)의 재료층을 형성한다. 이 때 알루미늄 산화물(AlxOy)을 함유하는 제1 에치 스토퍼층(121)의 재료층은 스퍼터링을 이용하여 형성한다. 또한, ALD법을 이용하여 형성할 수도 있다. 즉, 제1 에치 스토퍼층(121)의 재료층을 형성 시 활성층(113) 재료층을 형성하는 증착 방법과 동일한 방법을 이용한다.
제1 에치 스토퍼층(121) 재료층을 형성 시 활성층 재료층의 형성 방법과 동일한 방법을 이용하여 형성한다. 이를 통하여 활성층 재료층의 형성 시 공정 압력, 예를들면 진공 분위기를 변화시키지 않으면서 제1 에치 스토퍼층(121)재료층 형성 과정을 시작할 수 있다.
이로 인하여 활성층(113) 재료층의 상면의 표면 변화를 감소하고, 이는 추후 형성될 활성층(113)의 상면의 영역 중 제1 에치 스토퍼층(121)에 대응하는 채널 영역의 상면의 표면 특성을 향상한다.
제1 에치 스토퍼층(121) 재료층 형성 시, 예를들면 스퍼터링을 이용하여 진행 시, 스퍼터링 파워를 제어하여 활성층(113) 재료층 상면의 손상을 방지한다. 즉 스퍼터링 파워를 감소하여 활성층(113)의 재료층의 상면에 손상되지 않도록 한다.
제2 에치 스토퍼층(122) 재료층을 제1 에치 스토퍼층(121) 재료층 상에 형성한다. 구체적으로 알루미늄 산화물(AlxOy)을 함유하는 제2 에치 스토퍼층(122) 재료층을 형성한다. 제2 에치 스토퍼층(122) 재료층을 형성 시 스퍼터링 공정을 이용하고, 제1 에치 스토퍼층(121) 재료층 형성 시의 스퍼터링 파워보다 높은 파워로 진행한다. 이를 통하여 제2 에치 스토퍼층(122) 재료층은 제1 에치 스토퍼층(121) 재료층보다 높은 밀도를 갖게 되어 활성층(113) 재료층의 상면을 효과적으로 보호한다.
또한, 전술한 대로 제1 에치 스토퍼층(121) 재료층을 ALD 방법으로 형성 시 제2 에치 스토퍼층(122) 재료층을 ALD 방법으로 형성할 수 있고, 제2 에치 스토퍼층(122) 재료층을 형성 시 제1 에치 스토퍼층(121) 재료층 형성 시의 파워보다 높은 파워로 진행한다.
그리고 나서, 제1 에치 스토퍼층(121) 재료층 및 제2 에치 스토퍼층(122) 재료층에 대한 패터닝 공정을 동시에 진행하여 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)을 형성한다.
다른 선택적 실시예로서 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 티타늄 산화물(TixOy), 탄탈륨 산화물(TaxOy) 또는 갈륨 산화물(GaxOy)을 포함하도록 형성할 수 있다.
그리고 나서, 활성층(113) 재료층을 패터닝하여 활성층(113)을 형성한다.
즉, 활성층(113) 재료층을 형성하고 나서 패터닝 공정을 진행하여 활성층(113)을 형성하기 전에, 상기 제1 에치 스토퍼층(121) 재료층 및 제2 에치 스토퍼층(122) 재료층을 형성한다. 즉, 이를 통하여 활성층(113) 재료층의 표면에 대한 손상을 방지하여 전술한 대로 활성층(113)의 표면 특성을 향상하고 전기적 특성을 향상한다.
그리고, 적절한 두께를 갖도록 제3 에치 스토퍼층(123)을 형성하는데, 제3 에치 스토퍼층(123)은 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)의 상부에 형성한다.
제3 에치 스토퍼층(123)은 실리콘 산화물(SixOy)을 함유하고 CVD법으로 형성할 수 있고, 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)보다 두껍게 형성한다. 즉, 제3 에치 스토퍼층(123)은 에치 스토퍼(120)의 전체적인 적절한 두께를 확보할 수 있도록 한다.
전술한 대로 선택적 실시예로서 제3 에치 스토퍼층(123)을 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)의 상부에만 형성할 수도 있다. 이 경우에는 제3 에치 스토퍼층(123)의 패터닝 공정을 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)과 동시에 진행할 수도 있다.
또한 선택적 실시예로서 활성층(113) 재료층, 제1 에치 스토퍼층(121) 재료층, 제2 에치 스토퍼층(122) 재료층 및 제3 에치 스토퍼층(123) 재료층을 형성하고 나서, 패터닝 공정을 진행하여 제3 에치 스토퍼층(123)을 형성한 후, 제3 에치 스토퍼층(123)을 식각 마스크로 이용하거나 또는 별도의 식각 마스크를 이용하여, 활성층(113), 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)을 형성할 수도 있다.
즉, 적어도 본 발명은 활성층(113) 재료층 및 제1 에치 스토퍼층(121) 재료층을 연속적으로 형성한다.
소스 전극(131) 및 드레인 전극(132)을 활성층(113)과 연결되도록 형성하고, 소스 전극(131) 및 드레인 전극(132)을 덮도록 패시베이션막(140)이 형성하여 박막 트랜지스터(100)를 완성한다.
본 실시예의 박막 트랜지스터(100)는 활성층(113)의 상면의 영역 중 채널 영역인 소스 전극(131) 및 드레인 전극(132)과 접하는 영역의 사이의 영역에 대응하도록 제1 에치 스토퍼층(121)이 형성된다. 제2 에치 스토퍼층(122)은 제1 에치 스토퍼층(121)의 상부에 형성된다.
제1 에치 스토퍼층(121)은 활성층(113)의 상면과 접하면서 활성층(113)의 영역, 특히 채널 영역을 보호한다. 이 때, 제1 에치 스토퍼층(121)과 활성층(113)은 동일한 종류의 증착 방법을 이용하여 형성한다.
예를들면 제1 에치 스토퍼층(121)을 스퍼터링 방법으로 형성하고, 활성층(113)도 스퍼터링 방법으로 형성하여 공정 분위기를 급격하게 변화시키지 않으므로 활성층(113)의 상면에 대한 표면 손상을 억제한다.
또한, 제1 에치 스토퍼층(121)의 스퍼터링 시 스퍼터링 파워를 최대한 낮춰 제1 에치 스토퍼층(121)의 스퍼터링 시 활성층(113)의 표면이 손상되는 것을 방지한다. 그리고, 제2 에치 스토퍼층(122)을 제1 에치 스토퍼층(121)과 동일한 종류의 재료를 이용하여 동일한 방법인 스퍼터링 방법을 이용하여 형성하면서 스퍼터링 파워를 높여 제2 에치 스토퍼층(122)의 밀도를 제1 에치 스토퍼층(121)의 밀도보다 높게 하여 제2 에치 스토퍼층(122)이 제1 에치 스토퍼층(121) 및 이에 대응된 활성층(113)의 표면을 용이하게 보호할 수 있다. 특히 산화물 반도체 물질을 함유하는 활성층(113)의 경우 표면의 손상으로 인한 전기적 특성 감소가 문제될 수 있는데 본 실시예의 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 이러한 문제를 차단한다.
또한, 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)을 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물 또는 갈륨 산화물로 형성하고, 이러한 절연물들은 수분 침투 방지 능력이 우수하여 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)을 통한 활성층(113)의 보호 능력이 향상된다.
그리고, 제3 에치 스토퍼층(123)을 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)과 별도로 상이한 재료를 이용하여 에치 스토퍼(120)가 서로 다른 절연 특성을 갖는 두 개의 절연 물질을 포함하도록 하여 에치 스토퍼(120)의 절연 특성 및 활성층(113)에 대한 보호 특성을 향상한다.
제3 에치 스토퍼층(123)을 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)보다 두껍게 형성하여 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)을 보호하고, 또한 활성층(113)으로의 이물 침투, 수분 침투 및 외기 침투등으로 인한 활성층(113)의 손상을 효과적으로 방지한다.
도 2는 본 발명의 다른 실시예에 관한 박막 트랜지스터를 도시한 개략적인 단면도이다.
도 2를 참조하면 박막 트랜지스터(200)는 기판(201), 게이트 전극(211), 활성층(213), 에치 스토퍼(220), 소스 전극(231) 및 드레인 전극(232)를 포함한다.
설명의 편의를 위하여 전술한 실시예와 동일한 상이한 점을 중심으로 설명하기로 한다.
기판(201)상에 게이트 전극(211)이 형성된다. 게이트 전극(211)상에 게이트 절연막(212)이 형성된다. 활성층(213)은 게이트 절연막(212)의 상부에 배치된다. 활성층(213)은 다양한 재질을 포함한다. 무기 반도체 물질, 유기 반도체 물질 또는 산화물 반도체 물질을 함유할 수 있다. 특히 활성층(213)은 산화물 반도체 물질을 함유할 수 있는데, ZnO계열의 산화물을 함유할 수 있다. 본 실시예는 이에 한정되지 않고 활성층(213)은 In, Ga 또는 Sn을 함유하는 산화물 반도체 물질로 형성될 수도 있다.
에치 스토퍼(220)는 활성층(213)의 상부에 배치된다. 에치 스토퍼(220)는 제1 에치 스토퍼층(221), 제2 에치 스토퍼층(222) 및 제3 에치 스토퍼층(223)을 구비한다.
제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)는 활성층(213)의 적어도 채널 영역 및 즉, 활성층(213)의 가장자리 영역에 대응되도록 형성된다.
제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)은 동일한 종류의 절연물로 형성된다. 예를들면 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)은 산화물로 형성될 수 있다.
일 실시예로서 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)은 알루미늄 산화물(AlxOy)을 포함하도록 형성할 수 있다.
제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)은 알루미늄 산화물(AlxOy)을 포함하도록 형성하는 경우, 제1 에치 스토퍼층(221)의 밀도는 제2 에치 스토퍼층(222)의 밀도보다 낮다.
다른 선택적 실시예로서 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)은 티타늄 산화물(TixOy)을 포함하도록 형성할 수 있고, 제1 에치 스토퍼층(221)의 밀도는 제2 에치 스토퍼층(222)의 밀도보다 낮다.
또한, 다른 선택적 실시예로서 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)은 탄탈륨 산화물(TaxOy)을 포함하도록 형성할 수 있고, 제1 에치 스토퍼층(221)의 밀도는 제2 에치 스토퍼층(222)의 밀도보다 낮다.
또한, 다른 선택적 실시예로서 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)은 갈륨 산화물(GaxOy)을 포함하도록 형성할 수 있고, 제1 에치 스토퍼층(221)의 밀도는 제2 에치 스토퍼층(222)의 밀도보다 낮다.
제3 에치 스토퍼층(223)은 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)의 상부에 형성된다.
소스 전극(231) 및 드레인 전극(232)이 활성층(213)과 연결되도록 형성된다.
소스 전극(231) 및 드레인 전극(232)을 덮도록 패시베이션막(240)이 형성된다. 이는 선택적 실시예로서 패시베이션막(240)을 생략할 수도 있다.
도 2의 박막 트랜지스터(200)의 제조 과정은 다양할 수 있다. 그러한 제조 과정의 일 실시예를 설명하기로 한다.
기판(201)상에 게이트 전극(211)을 형성한다. 물론, 기판(201)상에 게이트 전극(211)을 형성하기 전에 선택적 실시예로서 기판(201)상에 버퍼층(미도시)을 형성할 수 있다.
게이트 전극(211)상에 게이트 절연막(212)을 형성한다.
그리고 나서 활성층(213)을 형성한다. 활성층(213)은 예를들면 산화물 반도체층을 포함하도록 스퍼터링을 이용하여 형성할 수 있다. 또한, 선택적 실시예로서 활성층(213) 재료층을 ALD법을 이용하여 형성할 수도 있다.
그리고 나서 에치 스토퍼(220)의 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)을 활성층(213) 재료층 상부에 형성한다. 구체적으로 알루미늄 산화물(AlxOy)을 함유하는 제1 에치 스토퍼층(221) 재료층을 형성한다. 이 때 알루미늄 산화물(AlxOy)을 함유하는 제1 에치 스토퍼층(221) 재료층은 스퍼터링을 이용하여 형성한다. 또한, ALD법을 이용하여 형성할 수도 있다. 즉, 제1 에치 스토퍼층(221)의 재료층을 형성 시 활성층(213) 재료층을 형성하는 증착 방법과 동일한 방법을 이용한다.
제2 에치 스토퍼층(222) 재료층을 제1 에치 스토퍼층(221) 재료층 상에 형성한다. 구체적으로 알루미늄 산화물(AlxOy)을 함유하는 제2 에치 스토퍼층(222) 재료층을 형성한다. 제2 에치 스토퍼층(222) 재료층을 형성 시 스퍼터링 공정을 이용하고, 제1 에치 스토퍼층(221) 재료층 형성 시의 스퍼터링 파워보다 높은 파워로 진행한다. 이를 통하여 제2 에치 스토퍼층(222) 재료층은 제1 에치 스토퍼층(221) 재료층보다 높은 밀도를 갖게 되어 활성층(213) 재료층의 상면을 효과적으로 보호한다.
또한, 전술한 대로 제1 에치 스토퍼층(221) 재료층을 ALD 방법으로 형성 시 제2 에치 스토퍼층(222) 재료층을 ALD 방법으로 형성할 수 있고, 제2 에치 스토퍼층(222) 재료층을 형성 시 제1 에치 스토퍼층(221) 재료층 형성 시의 파워보다 높은 파워로 진행한다.
그리고 나서, 제1 에치 스토퍼층(221) 재료층 및 제2 에치 스토퍼층(222) 재료층에 대한 패터닝 공정을 동시에 진행하여 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)을 형성한다. 선택적 실시예로서 제3 에치 스토퍼층(223)의 형성을 위한 패터닝 공정 시 제1 에치 스토퍼층(221) 재료층 및 제2 에치 스토퍼층(222) 재료층에 대한 패터닝 공정을 동시에 진행하여 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)을 형성할 수도 있다.
제3 에치 스토퍼층(223)은 실리콘 산화물(SixOy)을 함유하고 CVD법으로 형성할 수 있고, 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)보다 두껍게 형성한다. 즉, 제3 에치 스토퍼층(223)은 에치 스토퍼(220)의 전체적인 적절한 두께를 확보할 수 있도록 한다.
다른 선택적 실시예로서 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)은 티타늄 산화물(TixOy), 탄탈륨 산화물(TaxOy) 또는 갈륨 산화물(GaxOy)을 포함하도록 형성할 수 있고, 이 경우도 스퍼터링 공정을 이용하고, 제1 에치 스토퍼층(221)의 형성 시 파워를 제2 에치 스토퍼층(222)의 형성시 파워보다 낮게 한다. 이를 통하여 제1 에치 스토퍼층(221)의 밀도는 제2 에치 스토퍼층(222)의 밀도보다 낮게 된다.
소스 전극(231) 및 드레인 전극(232)을 활성층(213)과 연결되도록 형성하고, 소스 전극(231) 및 드레인 전극(232)을 덮도록 패시베이션막(240)이 형성하여 박막 트랜지스터(200)를 완성한다.
본 실시예의 박막 트랜지스터(200)는 활성층(213)의 상면의 영역 중 채널 영역인 소스 전극(231) 및 드레인 전극(232)과 접하는 영역의 사이의 영역에 대응하도록 제1 에치 스토퍼층(221)이 형성된다. 제2 에치 스토퍼층(222)은 제1 에치 스토퍼층(221)의 상부에 형성된다.
제1 에치 스토퍼층(221)은 활성층(213)의 상면과 접하면서 활성층(213)의 영역, 특히 채널 영역을 보호한다. 이 때, 제1 에치 스토퍼층(121)과 활성층(113)은 동일한 종류의 증착 방법을 이용하여 형성한다.
예를들면 제1 에치 스토퍼층(221)을 스퍼터링 방법으로 형성하고, 활성층(213)도 스퍼터링 방법으로 형성하여 공정 분위기를 급격하게 변화시키지 않으므로 활성층(213)의 상면에 대한 표면 손상을 억제한다.
또한, 제1 에치 스토퍼층(221)의 스퍼터링 시 스퍼터링 파워를 최대한 낮춰 제1 에치 스토퍼층(221)의 스퍼터링 시 활성층(213)의 표면이 손상되는 것을 방지한다. 그리고, 제2 에치 스토퍼층(222)을 제1 에치 스토퍼층(221)과 동일한 종류의 재료를 이용하여 동일한 방법인 스퍼터링 방법을 이용하여 형성하면서 스퍼터링 파워를 높여 제2 에치 스토퍼층(222)의 밀도를 제1 에치 스토퍼층(221)의 밀도보다 높게 하여 제2 에치 스토퍼층(222)이 제1 에치 스토퍼층(221) 및 이에 대응된 활성층(213)의 표면을 용이하게 보호할 수 있다.
그리고, 제3 에치 스토퍼층(223)을 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)과 별도로 상이한 재료를 이용하여 에치 스토퍼(220)가 서로 다른 절연 특성을 갖는 두 개의 절연 물질을 포함하도록 하여 에치 스토퍼(220)의 절연 특성 및 활성층(213)에 대한 보호 특성을 향상한다.
제3 에치 스토퍼층(223)을 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)보다 두껍게 형성하여 제1 에치 스토퍼층(221) 및 제2 에치 스토퍼층(222)을 보호하고, 또한 활성층(213)으로의 이물 침투, 수분 침투 및 외기 침투등으로 인한 활성층(213)의 손상을 효과적으로 방지한다.
도 3은 본 발명의 일 실시예에 관한 박막 트랜지스터 기판을 도시한 개략적인 단면도이다.
도 3을 참조하면 박막 트랜지스터 기판(300)은 기판(101), 게이트 전극(111), 활성층(113), 에치 스토퍼(120), 소스 전극(131), 드레인 전극(132) 및 화소 전극(151)을 포함한다.
기판(101), 게이트 전극(111), 활성층(113), 에치 스토퍼(120), 소스 전극(131), 드레인 전극(132)의 구성은 전술한 도 1의 실시예의 구성과 동일하므로 이에 대한 구체적인 내용은 설명을 생략한다.
드레인 전극(132)의 상부에 선택적으로 형성될 수 있는 패시베이션막(140)의 상부에 화소 전극(151)이 형성된다. 화소 전극(151)은 소스 전극(131) 및 드레인 전극(132) 중 어느 하나와 전기적으로 연결되는데, 도 3에 도시된 대로 본 실시예에서는 드레인 전극(132)과 연결될 수 있다.
선택적인 실시예로서 박막 트랜지스터 기판(300)은 전술한 도 2의 기판(201), 게이트 전극(211), 활성층(213), 에치 스토퍼(220), 소스 전극(231), 드레인 전극(232)을 그대로 포함할 수도 있다.
본 실시예의 박막 트랜지스터 기판(300)은 활성층(113)의 상면의 영역 중 채널 영역인 소스 전극(131) 및 드레인 전극(132)과 접하는 영역의 사이의 영역에 대응하도록 제1 에치 스토퍼층(121)이 형성된다. 제2 에치 스토퍼층(122)은 제1 에치 스토퍼층(121)의 상부에 형성된다.
제1 에치 스토퍼층(121)은 활성층(113)의 상면과 접하면서 활성층(113)의 영역, 특히 채널 영역을 보호한다. 이 때, 제1 에치 스토퍼층(121)과 활성층(113)은 동일한 종류의 증착 방법을 이용하여 형성한다.
본 실시예의 박막 트랜지스터 기판(300)은 전술한 실시예들과 마찬가지로 활성층(113)의 상면에 대한 표면 손상을 억제한다.
특히 산화물 반도체 물질을 함유하는 활성층(113)의 경우 표면의 손상으로 인한 전기적 특성 감소가 문제될 수 있는데 본 실시예의 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 이러한 문제를 차단한다.
그리고, 제3 에치 스토퍼층(123)을 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)과 별도로 상이한 재료를 이용하여 에치 스토퍼(120)가 서로 다른 절연 특성을 갖는 두 개의 절연 물질을 포함하도록 하여 에치 스토퍼(120)의 절연 특성 및 활성층(113)에 대한 보호 특성을 향상한다.
제3 에치 스토퍼층(123)을 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)보다 두껍게 형성하여 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)을 보호하고, 또한 활성층(113)으로의 이물 침투, 수분 침투 및 외기 침투등으로 인한 활성층(113)의 손상을 효과적으로 방지한다.
본 실시예의 박막 트랜지스터 기판(300)은 표시 장치에 적용할 수 있고, 기타 다양한 전기 소자 등에 적용할 수 있다.
도 4는 본 발명의 일 실시예에 관한 표시 장치를 도시한 개략적인 단면도이다.
도 4를 참조하면 표시 장치(500)는 기판(101), 게이트 전극(111), 활성층(113), 에치 스토퍼(120), 소스 전극(131), 드레인 전극(132), 화소 전극(151), 액정층(LC), 공통 전극(552) 및 컬러 필터(560)를 포함한다.
기판(101), 게이트 전극(111), 활성층(113), 에치 스토퍼(120), 소스 전극(131), 드레인 전극(132)의 구성은 전술한 도 1의 실시예의 구성과 동일하므로 이에 대한 구체적인 내용은 설명을 생략한다.
드레인 전극(132)의 상부에 선택적으로 형성될 수 있는 패시베이션막(140)의 상부에 화소 전극(151)이 형성된다. 화소 전극(151)은 소스 전극(131) 및 드레인 전극(132) 중 어느 하나와 전기적으로 연결되는데, 도 4에 도시된 대로 본 실시예에서는 드레인 전극(132)과 연결될 수 있다.
선택적인 실시예로서 박막 트랜지스터 기판(300)은 전술한 도 2의 기판(201), 게이트 전극(211), 활성층(213), 에치 스토퍼(220), 소스 전극(231), 드레인 전극(232)을 그대로 포함할 수도 있다.
화소 전극(151)상에 액정층(LC)이 배치되고, 액정층(LC)상에 공통 전극(552)가 형성되고, 공통 전극(552)상에 컬러 필터(560) 및 블랙 매트릭스(570)가 형성된다. 그리고 컬러 필터(560) 및 블랙 매트릭스(570)상에 봉지 부재(590)가 배치된다.
즉 본 실시예의 표시 장치(500)는 액정 표시 장치의 일 예이다. 즉, 본 실시예의 표시 장치(500)는 이에 한정되지 아니한다. 즉, 컬러 필터(560) 및 블랙 매트릭스(570)의 위치, 액정층(LC), 공통 전극(552)의 위치 등을 다양하게 변형하여 다양한 방식의 액정 표시 장치로 변형할 수 있음은 물론이다.
본 실시예의 표시 장치(500)는 활성층(113)의 상면의 영역 중 채널 영역인 소스 전극(131) 및 드레인 전극(132)과 접하는 영역의 사이의 영역에 대응하도록 제1 에치 스토퍼층(121)이 형성된다. 제2 에치 스토퍼층(122)은 제1 에치 스토퍼층(121)의 상부에 형성된다.
제1 에치 스토퍼층(121)은 활성층(113)의 상면과 접하면서 활성층(113)의 영역, 특히 채널 영역을 보호한다. 이 때, 제1 에치 스토퍼층(121)과 활성층(113)은 동일한 종류의 증착 방법을 이용하여 형성한다.
본 실시예의 표시 장치(500)는 전술한 실시예들과 마찬가지로 활성층(113)의 상면에 대한 표면 손상을 억제한다.
특히 산화물 반도체 물질을 함유하는 활성층(113)의 경우 표면의 손상으로 인한 전기적 특성 감소가 문제될 수 있는데 본 실시예의 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 이러한 문제를 차단한다.
그리고, 제3 에치 스토퍼층(123)을 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)과 별도로 상이한 재료를 이용하여 에치 스토퍼(120)가 서로 다른 절연 특성을 갖는 두 개의 절연 물질을 포함하도록 하여 에치 스토퍼(120)의 절연 특성 및 활성층(113)에 대한 보호 특성을 향상한다.
제3 에치 스토퍼층(123)을 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)보다 두껍게 형성하여 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)을 보호하고, 또한 활성층(113)으로의 이물 침투, 수분 침투 및 외기 침투등으로 인한 활성층(113)의 손상을 효과적으로 방지한다.
이를 통하여 표시 장치(500)의 전기적 특성을 향상하여 표시 장치(500)의 화질을 용이하게 향상한다.
도 5는 본 발명의 다른 실시예에 관한 표시 장치를 도시한 개략적인 단면도이다.
도 5를 참조하면 표시 장치(600)는 기판(101), 게이트 전극(111), 활성층(113), 에치 스토퍼(120), 소스 전극(131), 드레인 전극(132), 화소 전극(151), 중간층(653) 및 대향 전극(652) 를 포함한다.
기판(101), 게이트 전극(111), 활성층(113), 에치 스토퍼(120), 소스 전극(131), 드레인 전극(132)의 구성은 전술한 도 1의 실시예의 구성과 동일하므로 이에 대한 구체적인 내용은 설명을 생략한다.
드레인 전극(132)의 상부에 선택적으로 형성될 수 있는 패시베이션막(140)의 상부에 화소 전극(151)이 형성된다. 화소 전극(151)은 소스 전극(131) 및 드레인 전극(132) 중 어느 하나와 전기적으로 연결되는데, 도 5에 도시된 대로 본 실시예에서는 드레인 전극(132)과 연결될 수 있다.
선택적인 실시예로서 박막 트랜지스터 기판(300)은 전술한 도 2의 기판(201), 게이트 전극(211), 활성층(213), 에치 스토퍼(220), 소스 전극(231), 드레인 전극(232)을 그대로 포함할 수도 있다.
화소 전극(151)상에 화소 정의막(640)이 형성되고, 화소 정의막(640)의 형성 시 노출된 화소 전극(151)의 상면에 중간층(653)이 형성된다.
중간층(653)은 적어도 유기 발광층을 구비한다. 또한 중간층(653)은 선택적으로 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층 중 어느 하나 이상의 층을 더 포함할 수 있다.
중간층(653)상에 대향 전극(652)가 형성된다. 도시하지 않았으나 봉지 부재(미도시)가 대향 전극(652)상에 배치될 수 있다.
즉 본 실시예의 표시 장치(600)는 유기 발광 표시 장치의 일 예이다. 그러나, 본 실시예의 표시 장치(600)는 이에 한정되지 아니하고 다양한 형태의 유기 발광 표시 장치로 변형할 수 있음은 물론이다.
본 실시예의 표시 장치(600)는 활성층(113)의 상면의 영역 중 채널 영역인 소스 전극(131) 및 드레인 전극(132)과 접하는 영역의 사이의 영역에 대응하도록 제1 에치 스토퍼층(121)이 형성된다. 제2 에치 스토퍼층(122)은 제1 에치 스토퍼층(121)의 상부에 형성된다.
제1 에치 스토퍼층(121)은 활성층(113)의 상면과 접하면서 활성층(113)의 영역, 특히 채널 영역을 보호한다. 이 때, 제1 에치 스토퍼층(121)과 활성층(113)은 동일한 종류의 증착 방법을 이용하여 형성한다.
본 실시예의 표시 장치(600)는 전술한 실시예들과 마찬가지로 활성층(113)의 상면에 대한 표면 손상을 억제한다.
특히 산화물 반도체 물질을 함유하는 활성층(113)의 경우 표면의 손상으로 인한 전기적 특성 감소가 문제될 수 있는데 본 실시예의 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)은 이러한 문제를 차단한다.
그리고, 제3 에치 스토퍼층(123)을 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)과 별도로 상이한 재료를 이용하여 에치 스토퍼(120)가 서로 다른 절연 특성을 갖는 두 개의 절연 물질을 포함하도록 하여 에치 스토퍼(120)의 절연 특성 및 활성층(113)에 대한 보호 특성을 향상한다.
제3 에치 스토퍼층(123)을 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)보다 두껍게 형성하여 제1 에치 스토퍼층(121) 및 제2 에치 스토퍼층(122)을 보호하고, 또한 활성층(113)으로의 이물 침투, 수분 침투 및 외기 침투등으로 인한 활성층(113)의 손상을 효과적으로 방지한다.
이를 통하여 표시 장치(600)의 전기적 특성을 향상하여 표시 장치(600)의 화질을 용이하게 향상한다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 200: 박막 트랜지스터
300: 박막 트랜지스터 기판
500, 600: 표시 장치
101: 기판
111: 활성층
112: 게이트 절연막
113: 활성층
120: 에치 스토퍼
121: 제1 에치 스토퍼층
122: 제2 에치 스토퍼층
123: 제3 에치 스토퍼층
131: 소스 전극
132: 드레인 전극
LC: 액정층
552: 공통 전극
652: 대향 전극
653: 중간층

Claims (20)

  1. 게이트 전극;
    상기 게이트 전극과 절연되도록 배치된 활성층;
    상기 게이트 전극과 절연되고 상기 활성층과 전기적으로 연결되는 소스 전극 및 드레인 전극;
    상기 활성층의 면 중 적어도 상기 소스 전극 및 드레인 전극과 전기적으로 연결되는 영역 사이에 접하도록 절연물로 형성된 제1 에치 스토퍼층;
    상기 제1 에치 스토퍼층상에 형성되고 상기 제1 에치 스토퍼층과 동일한 종류의 절연물로 형성되고 상기 제1 에치 스토퍼층보다 높은 밀도를 갖는 제2 에치 스토퍼층; 및
    상기 제2 에치 스토퍼층상에 형성되는 제3 에치 스토퍼층을 포함하는 박막 트랜지스터.
  2. 제1 항에 있어서,
    상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층은 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물 또는 갈륨 산화물을 포함하는 박막 트랜지스터.
  3. 제1 항에 있어서,
    상기 제3 에치 스토퍼층은 상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층과 상이한 종류의 절연물을 함유하는 박막 트랜지스터.
  4. 제1 항에 있어서,
    상기 제3 에치 스토퍼층은 실리콘 산화물을 함유하는 박막 트랜지스터.
  5. 제1 항에 있어서,
    상기 활성층은 산화물 반도체 물질을 함유하는 박막 트랜지스터.
  6. 제1 항에 있어서,
    상기 제3 에치 스토퍼층은 상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층보다 두껍게 형성된 박막 트랜지스터.
  7. 기판;
    상기 기판상에 형성되는 게이트 전극;
    상기 게이트 전극과 절연되도록 배치된 활성층;
    상기 게이트 전극과 절연되고 상기 활성층과 전기적으로 연결되는 소스 전극 및 드레인 전극;
    상기 활성층의 면 중 적어도 상기 소스 전극 및 드레인 전극과 전기적으로 연결되는 영역 사이에 접하도록 절연물로 형성된 제1 에치 스토퍼층;
    상기 제1 에치 스토퍼층상에 형성되고 상기 제1 에치 스토퍼층과 동일한 종류의 절연물로 형성되고 상기 제1 에치 스토퍼층보다 높은 밀도를 갖는 제2 에치 스토퍼층;
    상기 제2 에치 스토퍼층상에 형성되는 제3 에치 스토퍼층;
    상기 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 화소 전극을 포함하는 박막 트랜지스터 기판.
  8. 기판;
    상기 기판상에 형성되는 게이트 전극;
    상기 게이트 전극과 절연되도록 배치된 활성층;
    상기 게이트 전극과 절연되고 상기 활성층과 전기적으로 연결되는 소스 전극 및 드레인 전극;
    상기 활성층의 면 중 적어도 상기 소스 전극 및 드레인 전극과 전기적으로 연결되는 영역 사이에 접하도록 절연물로 형성된 제1 에치 스토퍼층;
    상기 제1 에치 스토퍼층상에 형성되고 상기 제1 에치 스토퍼층과 동일한 종류의 절연물로 형성되고 상기 제1 에치 스토퍼층보다 높은 밀도를 갖는 제2 에치 스토퍼층;
    상기 제2 에치 스토퍼층상에 형성되는 제3 에치 스토퍼층; 및
    상기 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 표시 소자를 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 표시 소자는 상기 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 화소 전극, 상기 화소 전극과 대향하는 공통 전극 및 상기 화소 전극과 공통 전극에 의해 구동되는 액정층을 포함하는 표시 장치.
  10. 제8 항에 있어서,
    상기 표시 소자는 상기 소스 전극 및 드레인 전극 중 어느 하나와 전기적으로 연결되는 화소 전극, 상기 화소 전극과 대향하는 대향 전극 및 상기 화소 전극과 대향 전극 사이에 배치되고 적어도 유기 발광층을 구비하는 중간층을 포함하는 표시 장치.
  11. 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 절연되도록 활성층을 형성하는 단계;
    상기 게이트 전극과 절연되고 상기 활성층과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 활성층의 면 중 적어도 상기 소스 전극 및 드레인 전극과 전기적으로 연결되는 영역 사이에 접하도록 절연물로 제1 에치 스토퍼층을 형성하는 단계;
    상기 제1 에치 스토퍼층상에 상기 제1 에치 스토퍼층과 동일한 종류의 절연물로 상기 제1 에치 스토퍼층보다 높은 밀도를 갖는 제2 에치 스토퍼층을 형성하는 단계; 및
    상기 제2 에치 스토퍼층상에 제3 에치 스토퍼층을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 에치 스토퍼층과 상기 활성층은 동일한 증착 방법으로 형성하는 박막 트랜지스터 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 에치 스토퍼층과 상기 활성층은 스퍼터링 또는 ALD 방법으로 형성하는 박막 트랜지스터 제조 방법.
  14. 제11 항에 있어서,
    상기 제1 에치 스토퍼층과 상기 제2 에치 스토퍼층은 동일한 증착 방법으로 형성하는 박막 트랜지스터 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 에치 스토퍼층을 형성하기 위한 증착시의 파워는 상기 제2 에치 스토퍼층을 형성하기 위한 증착시의 파워보다 낮은 박막 트랜지스터 제조 방법.
  16. 제11 항에 있어서,
    상기 제3 에치 스토퍼층은 상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층과 상이한 증착 방법으로 형성하는 박막 트랜지스터 제조 방법.
  17. 제16 항에 있어서,
    상기 제3 에치 스토퍼층을 형성하는 단계는 CVD 방법으로 진행하는 박막 트랜지스터 제조 방법.
  18. 제11 항에 있어서,
    상기 활성층을 형성하는 단계는,
    상기 활성층을 형성하기 위한 활성층 재료층을 형성하는 단계;
    상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층을 형성하는 단계; 및
    상기 활성층 재료층을 패터닝하는 단계를 포함하는 박막 트랜지스터 제조 방법.
  19. 제11 항에 있어서,
    상기 활성층은 산화물 반도체 물질을 이용하여 형성하는 박막 트랜지스터 제조 방법.
  20. 제11 항에 있어서,
    상기 제1 에치 스토퍼층 및 제2 에치 스토퍼층은 알루미늄 산화물, 티타늄 산화물 또는 탄탈륨 산화물을 이용하여 형성하는 박막 트랜지스터 제조 방법.
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