WO2019204977A1 - 阵列基板及其制备方法、显示装置 - Google Patents

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WO2019204977A1
WO2019204977A1 PCT/CN2018/084211 CN2018084211W WO2019204977A1 WO 2019204977 A1 WO2019204977 A1 WO 2019204977A1 CN 2018084211 W CN2018084211 W CN 2018084211W WO 2019204977 A1 WO2019204977 A1 WO 2019204977A1
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layer
insulating layer
sub
gate
active layer
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PCT/CN2018/084211
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English (en)
French (fr)
Inventor
高伟程
蔡武卫
Original Assignee
深圳市柔宇科技有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to the field of display technologies, and in particular, to an array substrate, a preparation method thereof, and a display device.
  • Thin film transistors are one of the types of field effect transistors. Thin film transistors play an important role in the performance of display devices.
  • the general fabrication method is to deposit various films on the substrate.
  • the thin film transistor includes a gate electrode, an active layer, a source and a drain, etc.
  • a method for preparing a thin film transistor is mainly formed by a chemical vapor deposition method, and then patterned by a yellow light process.
  • hydrogen or oxygen ions generated during chemical vapor deposition may diffuse into the active layer, resulting in degradation or even failure of device performance, and environmental moisture may adversely affect device stability during fabrication.
  • the present invention provides an array substrate in which a protective layer is added on one side or around the active layer to effectively block damage of the active layer by element diffusion, and the specific technical solution is as follows.
  • An array substrate comprising: a substrate, an active layer, an insulating layer and a protective layer, wherein the active layer, the insulating layer and the protective layer are disposed on one side of the substrate, and the protective layer covers the substrate At least a portion of the surface of the active layer is such that at least a portion of the surface of the active layer covered by the protective layer is spaced from the insulating layer.
  • the insulating layer includes a first sub-insulating layer
  • the array substrate further includes a gate, and a portion of the first sub-insulating layer is disposed between the gate and the active layer;
  • a first sub-protective layer is disposed between the first sub-insulating layer and the active layer, wherein the first sub-insulating layer is a gate insulating layer.
  • the first sub-protective layer comprises a first portion, a second portion and a third portion, the first portion being disposed on a side of the active layer adjacent to the gate, the second portion being The third portion is oppositely disposed, and the second portion intersects the first portion, the third portion intersects the first portion;
  • the active layer includes a first surface, a first end surface, and a second end surface, wherein the first surface is a side of the active layer adjacent to the gate, and the first end surface and the second end surface are oppositely disposed The first end surface intersects the first surface, and the second end surface intersects the first surface;
  • the first portion covers the first surface
  • the second portion covers the first end surface
  • the third portion covers the second end surface
  • the first portion is disposed on a surface of the active layer away from the substrate, and the gate insulating layer is disposed on a surface of the first portion away from the substrate and disposed on a side of the substrate ;
  • the gate is disposed on a surface of the gate insulating layer away from the substrate;
  • the insulating layer further includes a second sub-insulating layer, the second sub-insulating layer is an interlayer insulating layer, and the interlayer insulating layer is disposed on a surface of the gate and the gate insulating layer away from the substrate on;
  • the array substrate further includes a source and a drain, a portion of the source and a portion of the drain are disposed on a surface of the interlayer insulating layer away from the gate insulating layer, and the source and the Drain spacing setting;
  • the first sub-protective layer is provided with a first through hole and a second through hole which are spaced apart, and the first through hole and the second through hole are respectively used to expose part of the active layer, and some of the The source is connected to the active layer through the first through hole, and a part of the drain is connected to the active layer through the second through hole.
  • the array substrate further includes a buffer layer disposed on a surface of the substrate; the protective layer further includes a second sub-protective layer, and the second sub-protective layer is disposed on the buffer layer Far from the surface of the substrate; the active layer is disposed on a surface of the second sub-protective layer away from the buffer layer; the gate insulating layer is disposed on the buffer layer and the first sub-protection The layer is on the surface of the substrate.
  • the gate is disposed on one side of the substrate, and the gate insulating layer is disposed on one side of the substrate and covers the gate;
  • the first portion is disposed on a surface of the gate insulating layer away from the substrate, and the active layer is disposed on a surface of the first portion away from the gate insulating layer;
  • the protective layer further includes a second sub-protective layer disposed on a surface of the active layer away from the gate insulating layer;
  • the insulating layer further includes a second sub-insulating layer, the second sub-insulating layer is an interlayer insulating layer, and the interlayer insulating layer is disposed on a surface of the second sub-protective layer away from the active layer;
  • the array substrate further includes a source and a drain, a portion of the source and a portion of the drain are disposed on a surface of the interlayer insulating layer away from the gate insulating layer, and the source and the Drain spacing setting;
  • the first sub-protective layer is provided with a first through hole and a second through hole which are spaced apart, and the first through hole and the second through hole are respectively used to expose a part of the active layer, and the part is
  • the source is connected to the active layer through the first through hole, and a part of the drain is connected to the active layer through the second through hole.
  • the first sub-protective layer and the second sub-protective layer are sealingly connected.
  • the array substrate further includes a buffer layer disposed on a surface of the substrate, the gate being disposed on a surface of the buffer layer away from the substrate, the gate insulating layer being disposed On the surface of the buffer layer and the gate away from the substrate.
  • the gate is disposed on one side of the substrate, and the gate insulating layer is disposed on one side of the substrate and covers the gate;
  • the first sub-protective layer is disposed on a surface of the gate insulating layer away from the substrate;
  • the active layer is disposed on a surface of the first sub-protective layer away from the gate insulating layer;
  • the protective layer further includes a second sub-protective layer disposed on a surface of the active layer away from the first sub-protective layer;
  • the array substrate further includes a source and a drain, the source and the drain being disposed on a surface of the gate insulating layer away from the substrate and the second sub-protective layer being away from the active layer
  • the active layer includes a third end surface and a fourth end surface, the source covers the third end surface, and the drain covers the fourth end surface.
  • the array substrate further includes a buffer layer disposed on a surface of the substrate, the gate being disposed on a surface of the buffer layer away from the substrate, the gate insulating layer being disposed On the surface of the buffer layer and the gate.
  • the present invention also provides a display device comprising the array substrate according to any of the above.
  • the invention also provides a method for preparing an array substrate, and the method for preparing the array substrate comprises:
  • An active layer, a protective layer, and an insulating layer are formed on one side of the substrate, wherein at least a portion of the surface of the active layer is separated from the insulating layer by a protective layer.
  • the method for fabricating the array substrate further includes forming a gate on a side of the insulating layer away from the active layer;
  • the insulating layer includes a first sub-insulating layer formed between the gate and the active layer; the protective layer includes a first sub-protective layer, the first sub-protection A layer is formed between the first sub-insulating layer and the active layer, wherein the first sub-insulating layer is a gate insulating layer.
  • the active layer includes a first surface, a first end surface and a second end surface, wherein the first surface is a side of the active layer adjacent to the gate, the first end surface and the second end The end faces are oppositely disposed, the first end surface intersects the first surface, and the second end surface intersects the first surface;
  • the “the first sub-protective layer is formed between the first sub-insulating layer and the active layer” includes forming on the first surface, the first end surface and the second end surface of the active layer The first sub-protection layer;
  • the first sub-protective layer includes a first portion, a second portion, and a third portion, the first portion being formed on a side of the active layer adjacent to the gate, the second portion and the third portion Oppositely disposed, and the second portion intersects the first portion, the third portion intersects the first portion;
  • the first portion covers the first surface
  • the second portion covers the first end surface
  • the third portion covers the second end surface
  • the "the first portion is formed on a side of the active layer adjacent to the gate” includes forming a first portion on a surface of the active layer away from the substrate;
  • the "the first sub-insulating layer is formed between the gate electrode and the active layer” includes forming a gate on a surface of the first portion away from the active layer and on a side of the substrate a very insulating layer, and the gate insulating layer covers the first sub-protective layer;
  • the “forming a gate on a side of the insulating layer away from the active layer” includes forming the gate on a surface of the gate insulating layer away from the substrate;
  • the method for preparing the array substrate further includes:
  • the second sub-insulating layer Forming a second sub-insulating layer on the surface of the gate and the gate insulating layer away from the substrate, the second sub-insulating layer being an interlayer insulating layer;
  • the “forming a gate on a side of the insulating layer away from the active layer” includes:
  • the “the first portion is formed on a side of the active layer adjacent to the gate” includes:
  • the method for preparing the array substrate further includes:
  • Second sub-insulating layer on a surface of the second sub-protective layer away from the active layer and on a surface of the gate insulating layer away from the substrate, and the second sub-insulating layer covers the a second portion, a third portion, and the second sub-protective layer, wherein the second sub-insulating layer is an interlayer insulating layer;
  • first through hole and a second through hole at intervals in the second sub-protective layer, wherein the first through hole and the second through hole are respectively used to expose a part of the active layer, in the layer a source and a drain are formed on a surface of the insulating layer away from the gate insulating layer, and the source and the drain are spaced apart, and the source passes through the first through hole and the active layer Connected, the drain is connected to the active layer through the second through hole.
  • the method for preparing the array substrate further includes forming a gate on a side of the insulating layer away from the active layer;
  • the insulating layer includes a first sub-insulating layer formed between the gate and the active layer;
  • the protective layer includes a first sub-protective layer, the first sub-protection a layer is formed between the first sub-insulating layer and the active layer, wherein the first sub-insulating layer is a gate insulating layer" includes:
  • the method for preparing the array substrate further includes:
  • the active layer including a third end surface and a fourth An end surface
  • the source covers the third end surface
  • the drain covers the fourth end surface
  • the invention provides the array substrate by adding a protective layer on one side or the periphery of the active layer, effectively blocking element diffusion, preventing damage to the active layer, and improving stability of the array substrate.
  • FIG. 1 is a schematic structural diagram of an array substrate according to a first embodiment of the present invention.
  • FIG. 2 is a schematic structural diagram of an array substrate according to a second embodiment of the present invention.
  • FIG. 3 is a schematic structural diagram of an array substrate according to a third embodiment of the present invention.
  • FIG. 4 is a schematic structural diagram of a display device according to the present invention.
  • FIG. 5 is a flow chart of a method for preparing an array substrate according to the present invention.
  • references to "an embodiment” herein mean that a particular feature, structure, or characteristic described in connection with the embodiments can be included in at least one embodiment of the invention.
  • the appearances of the phrases in various places in the specification are not necessarily referring to the same embodiments, and are not exclusive or alternative embodiments that are mutually exclusive. Those skilled in the art will understand and implicitly understand that the embodiments described herein can be combined with other embodiments.
  • a first embodiment of the present invention provides an array substrate 10 .
  • the array substrate 10 includes a substrate 100 , an active layer 210 , an insulating layer 300 , and a protective layer 400 .
  • the protective layer 400 is disposed on one side of the substrate 100, and the protective layer 400 covers at least part of the surface of the active layer 210 such that at least part of the surface of the active layer 210 covered by the protective layer 400
  • the insulating layers 300 are spaced apart.
  • the active layer 210 may include, but is not limited to, indium gallium zinc oxide.
  • the active layer 210 may affect the performance of the array substrate after encountering hydrogen ions or oxygen ions, and the protective layer 400 may block moisture in the external environment.
  • the insulating layer 300 includes a first sub-insulating layer 310
  • the array substrate 10 further includes a gate 220
  • a portion of the first sub-insulating layer 310 is disposed on the gate 220 and the Between the active layers 210.
  • the protective layer 400 includes a first sub-protective layer 410 disposed between a portion of the first sub-insulating layer 310 and the active layer 210, wherein the first sub-insulating layer 310 That is, the gate insulating layer 310.
  • the protective layer 400 is used to block the influence of moisture or hydrogen or oxygen ions from the gate insulating layer 310 on the active layer 210.
  • the first sub-protective layer 410 includes a first portion 411, a second portion 412, and a third portion 413, the first portion 411 being disposed adjacent to the gate 220 of the active layer 210
  • the second portion 412 is disposed opposite the third portion 413, and the second portion 412 intersects the first portion 411, and the third portion 413 intersects the first portion 411.
  • the first portion 411, the second portion 412, and the third portion 413 refer to portions of the first sub-protective layer 410 corresponding to different locations for clarity of description.
  • the active layer 210 includes a first surface 211, a first end surface 212, and a second end surface 213.
  • the first surface 211 is a side of the active layer 210 adjacent to the gate 220.
  • the first end surface 212 is Opposite the second end surface 213, the first end surface 212 intersects the first surface 211, and the second end surface 213 intersects the first surface 211.
  • the first portion 411 covers the first surface 211
  • the second portion 412 covers the first end surface 212
  • the third portion 413 covers the second end surface 213.
  • the first sub-protective layer 410 is protected from the active layer 210 from a plurality of directions.
  • the first portion 411 is disposed on a surface of the active layer 210 away from the substrate 100, and the gate insulating layer 310 is disposed on a surface of the first portion 411 away from the substrate 100. on.
  • the gate insulating layer 310 covers the first sub-protective layer 410.
  • the first portion 411 is disposed above the active layer 210, and a portion of the gate insulating layer 310 is disposed above the active layer 210. Specifically, the first portion 411 is disposed on the active layer.
  • the active layer 210 is spaced apart from a portion of the gate insulating layer 310 disposed directly above the active layer 210 to isolate the active layer 210.
  • the second portion 412 of the first sub-protection layer 410 is configured to use the first end surface 212 of the active layer 210 and a portion of the gate disposed on one side of the substrate and located on the left side of the active layer 210.
  • the insulating layers 310 are spaced apart to isolate the influence of moisture or hydrogen or oxygen ions in the gate insulating layer 310 from the left side of the active layer 210 on the active layer 210.
  • the third portion 413 of the first sub-protective layer 410 is used for the second end surface 213 of the active layer 210 and a portion of the gate insulating layer disposed on one side of the substrate and on the right side of the active layer 210.
  • the 310 are spaced apart to isolate the influence of moisture or hydrogen or oxygen ions in the gate insulating layer 310 from the portion on the right side of the active layer 210 on the active layer 210.
  • the gate electrode 220 is disposed on a surface of the gate insulating layer 310 away from the substrate 100.
  • the insulating layer 300 further includes a second sub-insulating layer 320, the second sub-insulating layer 320 is an interlayer insulating layer 320, and the interlayer insulating layer 320 is disposed on the gate 220 and the gate insulating layer 310 is away from the surface of the substrate 100.
  • the array substrate 10 further includes a source 230 and a drain 240, and a portion of the source 230 and a portion of the drain 240 are disposed on a surface of the interlayer insulating layer 320 away from the gate insulating layer 310, and The source 230 and the drain 240 are spaced apart.
  • the gate 220 is disposed between the source 230 and the drain 240.
  • the first sub-protective layer 410 is provided with a first through hole 250 and a second through hole 260.
  • the first through hole 250 and the second through hole 260 are respectively used for the part of the active layer.
  • a portion of the source 230 is connected to the active layer 210 through the first through hole 250, and a portion of the drain 240 is connected to the active layer 210 through the second through hole 260. It can be understood that a portion of the source 230 is deposited in the first via 250 during formation to connect the source 230 to the active layer 210, and a portion of the drain 240 is deposited in the second pass during formation.
  • the drain electrode 240 is connected to the active layer 210.
  • the array substrate 10 of this embodiment is a thin film transistor using a top gate type.
  • the first portion 411, the second portion 412, and the third portion 413 of the first sub-protection layer 410 may pass the same yellow light process. production.
  • the first portion 411, the second portion 412, and the third portion 413 are hermetically sealed to better protect the active layer.
  • the array substrate 10 further includes a buffer layer 500 disposed on a surface of the substrate 100.
  • the protective layer 400 further includes a second sub-protective layer 420 disposed on a surface of the buffer layer 500 away from the substrate 100.
  • the active layer 210 is disposed on a surface of the second sub-protective layer 420 away from the buffer layer 500.
  • the gate insulating layer 310 is disposed on a surface of the buffer layer 500 and the first sub-protective layer 410 away from the substrate 100.
  • the buffer layer is added to increase the lattice matching degree when forming the active layer or other film layers, so that the grown active layer or other film layers are better in quality.
  • a second sub-protective layer is added between the buffer layer and the active layer for directly blocking the buffer layer from contacting the active layer, protecting the active layer, and improving the stability of the performance of the array substrate.
  • a second embodiment of the present invention provides an array substrate 10a.
  • the gate 220 of the array substrate 10a is disposed on one side of the substrate 100, and the gate insulating layer 310 is on the same side as the gate 220. And covering the gate 220.
  • the protective layer 400 includes a first sub-protective layer 410, and a first portion 411 of the first sub-protective layer 410 is disposed on a surface of the gate insulating layer 310 away from the substrate 100, and the active layer 210 is disposed at the A portion 411 is away from the surface of the gate insulating layer 310.
  • the protective layer 400 further includes a second sub-protective layer 420 disposed on a surface of the active layer 210 away from the gate insulating layer 310.
  • the insulating layer 300 further includes a second sub-insulating layer 320, the second sub-insulating layer 320 is an interlayer insulating layer 320, and the interlayer insulating layer 320 is disposed at the second sub-protective layer 420 away from the On the surface of the source layer 210. It is to be understood that the interlayer insulating layer 320 further includes a portion disposed on a surface of the gate insulating layer 310 away from the substrate 100, the portion being adjacent to the first end surface 212 and the second end surface of the active layer 210.
  • the portion of the interlayer insulating layer 320 is isolated by the second portion 412 and the third portion 413 of the first sub-protective layer 410 to protect the active layer 210 from moisture in the portion of the interlayer insulating layer 320. Or the influence of hydrogen and oxygen ions on the active layer 210.
  • the array substrate 10a further includes a source 230 and a drain 240, and a portion of the source 230 and a portion of the drain 240 are disposed on a surface of the interlayer insulating layer 320 away from the gate insulating layer 310, and The source 230 and the drain 240 are spaced apart.
  • the second sub-protective layer 420 is provided with a first through hole 250 and a second through hole 260.
  • the first through hole 250 and the second through hole 260 are respectively used for the part of the active layer.
  • a portion of the source 230 is connected to the active layer 210 through the first through hole 250, and a portion of the drain 240 is connected to the active layer 210 through the second through hole 260. It can be understood that a portion of the source 230 is deposited in the first via 250 during formation to connect the source 230 to the active layer 210, and a portion of the drain 240 is deposited in the second pass during formation.
  • the drain electrode 240 is connected to the active layer 210.
  • the array substrate in this embodiment is a thin film transistor using a bottom gate type.
  • the second portion 412 and the third portion 413 and the second sub-protective layer 420 of the first sub-protective layer 410 can be formed by the same yellow light process to make the first sub-protection layer
  • the second portion 412 and the third portion 413 of the 410 are sealingly connected to the second sub-protective layer 420 to better protect the active layer 210.
  • first sub-protective layer 410 and the second sub-protective layer 420 are hermetically connected in a sealed connection to achieve full protection of the active layer.
  • the first sub-protective layer 410 and the second sub-protective layer 420 include one or both of cerium oxide and aluminum oxide to better block the external and active layers 210. Contact between water vapor, hydrogen ions and oxygen ions.
  • the array substrate 10a further includes a buffer layer 500 disposed on a surface of the substrate 100.
  • the gate electrode 220 is disposed on a surface of the buffer layer 500 away from the substrate 100
  • the gate insulating layer 310 is disposed on a surface of the gate electrode 220 and the buffer layer 500 away from the substrate 100. Due to the presence of the first sub-protective layer 410 and the second sub-protective layer 420, moisture, hydrogen ions, and oxygen ions in the buffer layer 500 can be isolated to avoid affecting the electrical properties of the active layer 210.
  • a third embodiment of the present invention provides an array substrate 10b.
  • the gate 220 of the array substrate 10b is disposed on one side of the substrate 100, and the insulating layer includes a gate insulating layer 310. It is a first sub-insulating layer 310 disposed on the same side as the gate 220 and covering the gate 220.
  • the first sub-protective layer 410 is disposed on a surface of the gate insulating layer 310 away from the substrate 100.
  • the active layer 210 is disposed on a surface of the first sub-protective layer 410 away from the gate insulating layer 310.
  • the protective layer 400 further includes a second sub-protective layer 420 disposed on a surface of the active layer 210 away from the first sub-protective layer 410.
  • the array substrate 10b further includes a source 230 and a drain 240, and the source 230 and the drain 240 are disposed on a surface of the gate insulating layer 310 away from the substrate 100 and the second sub-protection
  • the layer 420 is away from the surface of the active layer 210.
  • the active layer 210 includes a third end surface 214 and a fourth end surface 215.
  • the source 230 covers the third end surface 214, and the drain electrode 240 covers the surface.
  • the fourth end face 215 is described.
  • the two sides of the active layer 210 are protected by the source 230 and the drain 240 to achieve the effect of blocking the moisture and hydroxide ions of the outside, and the upper layer of the active layer 210 passes through
  • the second sub-protective layer 420 is barrier-protected, and the underlying active layer 210 is blocked by the first sub-protective layer 410 from the hydroxide insulating layer 310, thereby achieving the purpose of protecting the active layer 210 on all four sides.
  • the array substrate 10b further includes a buffer layer 500 disposed on a surface of the substrate 100, and the gate 220 is disposed on the buffer layer 500 away from the substrate 100.
  • the gate insulating layer 310 is disposed on the surface of the buffer layer 500 and the gate 220.
  • 10, 10a and 10b are used to distinguish the array substrate labels corresponding to different embodiments.
  • the present invention further provides an embodiment of a display device 20, which includes the array substrate 10 of any of the above embodiments.
  • the display device 20 can be, but is not limited to, an e-book, a smart phone (such as an Android mobile phone, an iOS mobile phone, a Windows Phone mobile phone, etc.), a tablet computer, a flexible handheld computer, a flexible notebook computer, and a mobile Internet device (MID, Mobile Internet Devices). Or a wearable device or the like, or may be an organic light-emitting diode (OLED) display device or an active matrix organic light emitting diode (AMOLED) display device.
  • OLED organic light-emitting diode
  • AMOLED active matrix organic light emitting diode
  • the present invention further provides an embodiment of a method for fabricating an array substrate.
  • the method for preparing the array substrate includes steps S100 and S200. The detailed steps are as follows.
  • step S100 a substrate 100 is provided.
  • step S200 an active layer 210, a protective layer 400, and an insulating layer 300 are formed on one side of the substrate 100, wherein at least part of the surface of the active layer 210 is separated from the insulating layer 300 by the protective layer 400.
  • the protective layer 400 formed by the preparation method is for blocking moisture, hydrogen and oxygen elements to protect the active layer 210.
  • the method for forming the active layer 210, the protective layer 400, and the insulating layer 300 includes, but is not limited to, one or more of inkjet printing, printing, yellow light processing, and chemical vapor deposition. kind.
  • the method for preparing the array substrate further includes step S300.
  • the step S300 is specifically as follows.
  • a gate 220 is formed on a side of the insulating layer 300 away from the active layer 210. It can be understood that when a portion of the insulating layer 300 is located above the active layer 210, the gate 220 may be formed on a side above the active layer 210, when a portion of the insulating layer 300 The gate electrode 220 may be formed on one side of the active layer 210 when located under the active layer 210.
  • the insulating layer 300 includes a first sub-insulating layer 310 partially formed between the gate 220 and the active layer 210.
  • the protective layer 400 includes a first sub-protective layer 410 formed between the first sub-insulating layer 310 and the active layer 210, wherein the first sub-insulating layer 310 is a gate insulating layer 310.
  • the active layer 210 includes a first surface 211 and a first end surface 212 and a second end surface 213.
  • the first surface 211 is a side of the active layer 210 adjacent to the gate 220.
  • the first end surface 212 and the second end surface 213 are oppositely disposed, the first end surface 212 intersects the first surface 211, and the second end surface 213 intersects the first surface 211.
  • the "the first sub-protective layer 410 is formed between the first sub-insulating layer 310 and the active layer 210" is included on the first surface 211, the first end surface 212 of the active layer 210, and A first sub-protective layer 410 is formed on the second end surface 213.
  • the first sub-protective layer 410 includes a first portion 411, a second portion 412, and a third portion 413.
  • the first portion 411 is formed on a side of the active layer 210 adjacent to the gate 220, and the second portion
  • the portion 412 is disposed opposite the third portion 413, and the second portion 412 intersects the first portion 411, and the third portion 413 intersects the first portion 411.
  • the first portion 411 covers the first surface 211
  • the second portion 412 covers the first end surface 212
  • the third portion 413 covers the second end surface 213.
  • the “the first portion 411 is formed on a side of the active layer 210 adjacent to the gate” includes forming a first portion on a surface of the active layer 210 away from the substrate 100. 411.
  • the “the first sub-insulating layer 310 is formed between the gate 220 and the active layer 210" is included on a surface of the first portion 411 away from the active layer 210 and on the substrate A gate insulating layer 310 is formed on one side of 100, and the gate insulating layer 310 covers the first sub-protective layer 410.
  • the “forming the gate 220 on the side of the insulating layer 300 away from the active layer 210 ” includes forming the gate 220 on a surface of the gate insulating layer 310 away from the substrate 100 .
  • the method for preparing the array substrate further includes the following steps S400-I and step S500-I.
  • Step S400-I a second sub-insulating layer 320 is formed on the surface of the gate 220 and the gate insulating layer 310 away from the substrate 100, and the second sub-insulating layer 320 is an interlayer insulating layer 320.
  • a first through hole 250 and a second through hole 260 are formed in the first sub-protection layer 410.
  • the first through hole 250 and the second through hole 260 are respectively used for the part.
  • the active layer 210 is exposed.
  • a source 230 and a drain 240 are formed on a surface of the interlayer insulating layer 320 away from the gate insulating layer 310.
  • the source 230 and the drain 240 are spaced apart. .
  • the source 230 is deposited from the first through hole 250, the source 230 is connected to the active layer 210 through the first through hole 250, and the drain 240 is deposited from the second through hole 260 to make the drain 240 is connected to the active layer 210 through the second through hole 260.
  • the “forming the gate 220 on the side of the insulating layer 300 away from the active layer 210” includes forming a gate 220 on one side of the substrate 100 at the gate 220. One side forms a gate insulating layer 320, and the gate insulating layer 320 covers the gate 220.
  • the "the first portion 411 is formed on a side of the active layer 210 adjacent to the gate 220" includes forming a first portion 411 on a surface of the gate insulating layer 310 away from the substrate 100.
  • An active layer 210 is formed on a surface of the first portion 411 away from the gate insulating layer 310.
  • the method for preparing the array substrate further includes steps S400-II, step S500-II, and step S600-II.
  • step S400-II a second sub-protective layer 420 is formed on the surface of the active layer 210 away from the first portion 411.
  • Step S500-II forming a second sub-insulating layer 320 on a surface of the second sub-protective layer 420 away from the active layer 210 and on a surface of the gate insulating layer 310 away from the substrate 100, and
  • the second sub-insulating layer 320 covers the second portion 412 , the third portion 413 , and the second sub-protective layer 420 , and the second sub-insulating layer 320 is an interlayer insulating layer 320 .
  • a first through hole 250 and a second through hole 260 are formed in the second sub-protection layer 420.
  • the first through hole 250 and the second through hole 260 are respectively used to
  • the active layer 210 is exposed, a source 230 and a drain 240 are formed on a surface of the interlayer insulating layer 320 away from the gate insulating layer 310, and the source 230 and the drain 240 are spaced apart.
  • the source 230 is deposited from the first through hole 250, the source 230 is connected to the active layer 210 through the first through hole 250, and the drain 240 is deposited from the second through hole 260, so that the The drain electrode 240 is connected to the active layer 210 through the second through hole 260.
  • the step S300 includes the following steps S310, S320, S330, and S340.
  • step S310 a gate 220 is formed on one side of the substrate 100.
  • a gate insulating layer 310 is formed on one side of the gate 220, and the gate insulating layer 310 covers the gate 220.
  • Step S330 forming a first sub-protective layer 410 on a surface of the gate insulating layer 310 away from the substrate 100.
  • Step S340 forming an active layer 310 on a surface of the first sub-protective layer 410 away from the gate insulating layer 310.
  • the method for preparing the array substrate further includes steps S400-III and steps S500-III.
  • Step S400-III forming a second sub-protective layer 420 on a surface of the active layer 210 away from the first sub-protective layer 410.
  • Step S500-III forming a source 230 and a drain 240 on a surface of the gate insulating layer 310 away from the substrate 100 and a surface of the second sub-protective layer 420 away from the active layer 210.
  • the active layer 210 includes a third end surface 214 and a fourth end surface 215, the source 230 covers the third end surface 214, and the drain 240 covers the fourth end surface 215.

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Abstract

本发明提供了一种阵列基板，其特征在于，所述阵列基板包括：基底、有源层、绝缘层及保护层，所述有源层、绝缘层以及保护层均设置在所述基底的一侧，所述保护层覆盖所述有源层的至少部分表面，使所述保护层所覆盖的有源层的至少部分表面与所述绝缘层相间隔。本发明还提供一种阵列基板的制备方法和显示装置，本发明提供的阵列基板能够保护有源层不被绝缘层或者外界的水气、氢氧元素的影响，提高阵列基板的电学稳定性。

Description

阵列基板及其制备方法、显示装置 技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板及其制备方法、显示装置。
背景技术
薄膜晶体管是场效应晶体管的种类之一，薄膜晶体管对显示器件的工作性能具有十分重要的作用，大致的制作方式是在基板上沉积各种不同的薄膜。其中薄膜晶体管中包括栅极、有源层、源漏极等，目前制备薄膜晶体管的方法主要通过化学气相沉积法形成膜层，再通过黄光制程进行图案化设计。但化学气相沉积法沉积时产生的氢或氧离子,可能扩散至有源层中,导致器件性能下降甚至失效，并且在制作过程中环境水气对于器件稳定性造成不良影响。
发明内容
有鉴于此，本发明提供一种在有源层一侧或者周围加入保护层来有效阻挡元素扩散对有源层的损伤的阵列基板，具体技术方案如下所述。
一种阵列基板，所述阵列基板包括：基底、有源层、绝缘层及保护层，所述有源层、绝缘层以及保护层均设置在所述基底的一侧，所述保护层覆盖所述有源层的至少部分表面，使所述保护层所覆盖的有源层的至少部分表面与所述绝缘层相间隔。
优选的，所述绝缘层包括第一子绝缘层，所述阵列基板还包括栅极，部分所述第一子绝缘层设置在所述栅极和所述有源层之间；所述保护层包括第一子保护层，所述第一子保护层设置在所述第一子绝缘层和所述有源层之间，其中，所述第一子绝缘层为栅极绝缘层。
优选的，所述第一子保护层包括第一部分、第二部分和第三部分，所述第一部分设置在所述有源层邻近所述栅极的一侧，所述第二部分与所述第三部分相对设置，且所述第二 部分与所述第一部分相交，所述第三部分与所述第一部分相交；
所述有源层包括第一表面、第一端面和第二端面，所述第一表面为所述有源层邻近所述栅极的一面，所述第一端面和所述第二端面相对设置，所述第一端面与所述第一表面相交，所述第二端面与所述第一表面相交；
所述第一部分覆盖所述第一表面，所述第二部分覆盖所述第一端面，所述第三部分覆盖所述第二端面。
优选的，所述第一部分设置在所述有源层远离所述基底的表面上，所述栅极绝缘层设置在所述第一部分远离所述基底的表面上和设置在所述基底的一侧；
所述栅极设置在所述栅极绝缘层远离所述基底的表面上；
所述绝缘层还包括第二子绝缘层，所述第二子绝缘层为层间绝缘层，所述层间绝缘层设置在所述栅极和所述栅极绝缘层远离所述基底的表面上；
所述阵列基板还包括源极和漏极，部分所述源极和部分所述漏极设置在所述层间绝缘层远离所述栅极绝缘层的表面上，且所述源极和所述漏极间隔设置；
所述第一子保护层开设有间隔设置的第一贯孔及第二贯孔，所述第一贯孔及所述第二贯孔分别用于将部分所述有源层显露出来，部分所述源极通过所述第一贯孔与所述有源层相连，部分所述漏极通过所述第二贯孔与所述有源层相连。
优选的，所述阵列基板还包括缓冲层，所述缓冲层设置在所述基底的表面上；所述保护层还包括第二子保护层，所述第二子保护层设置在所述缓冲层远离所述基底的表面上；所述有源层设置在所述第二子保护层远离所述缓冲层的表面上；所述栅极绝缘层设置在所述缓冲层和所述第一子保护层远离所述基底的表面上。
优选的，所述栅极设置在所述基底的一侧，所述栅极绝缘层设置在所述基底的一侧，且覆盖所述栅极；
所述第一部分设置在所述栅极绝缘层远离所述基底的表面上，所述有源层设置在所述第一部分远离所述栅极绝缘层的表面上；
所述保护层还包括第二子保护层，所述第二子保护层设置在所述有源层远离所述栅极绝缘层的表面上；
所述绝缘层还包括第二子绝缘层，所述第二子绝缘层为层间绝缘层，所述层间绝缘层设置在所述第二子保护层远离所述有源层的表面上；
所述阵列基板还包括源极和漏极，部分所述源极和部分所述漏极设置在所述层间绝缘层远离所述栅极绝缘层的表面上，且所述源极和所述漏极间隔设置；
所述第二子保护层开设有间隔设置的第一贯孔及第二贯孔，所述第一贯孔及所述第二贯孔分别用于将部分所述有源层显露出来，部分所述源极通过所述第一贯孔与所述有源层相连，部分所述漏极通过所述第二贯孔与所述有源层相连。
优选的，所述第一子保护层和所述第二子保护层密封连接。
优选的，所述阵列基板还包括缓冲层，所述缓冲层设置在所述基底的表面上，所述栅极设置在所述缓冲层远离所述基底的表面上，所述栅极绝缘层设置在所述缓冲层和所述栅极远离所述基底的表面上。
优选的，所述栅极设置在所述基底的一侧，所述栅极绝缘层设置在所述基底的一侧，且覆盖所述栅极；
所述第一子保护层设置在所述栅极绝缘层远离所述基底的表面上；
所述有源层设置在所述第一子保护层远离所述栅极绝缘层的表面上；
所述保护层还包括第二子保护层，所述第二子保护层设置在所述有源层远离所述第一子保护层的表面上；
所述阵列基板还包括源极和漏极，所述源极和所述漏极设置在所述栅极绝缘层远离所述基底的表面上和所述第二子保护层远离所述有源层的表面上，所述有源层包括第三端面和第四端面，所述源极覆盖所述第三端面，所述漏极覆盖所述第四端面。
优选的，所述阵列基板还包括缓冲层，所述缓冲层设置在所述基底的表面上，所述栅极设置在所述缓冲层远离所述基底的表面上，所述栅极绝缘层设置在所述缓冲层和所述栅 极的表面上。
本发明还提供一种显示装置，所述显示装置包括上述任一项所述的阵列基板。
本发明还提供一种阵列基板的制备方法，所述阵列基板的制备方法包括：
提供一基底；
在所述基底的一侧形成有源层、保护层及绝缘层，其中有源层的至少部分表面通过保护层与绝缘层隔开。
优选的，所述阵列基板的制备方法还包括在所述绝缘层远离所述有源层的一侧形成栅极；
所述绝缘层包括第一子绝缘层，所述第一子绝缘层形成在所述栅极和所述有源层之间；所述保护层包括第一子保护层，所述第一子保护层形成在所述第一子绝缘层和所述有源层之间，其中，所述第一子绝缘层为栅极绝缘层。
优选的，所述有源层包括第一表面、第一端面和第二端面，所述第一表面为所述有源层邻近所述栅极的一面，所述第一端面和所述第二端面相对设置，所述第一端面与所述第一表面相交，所述第二端面与所述第一表面相交；
所述“所述第一子保护层形成在所述第一子绝缘层和所述有源层之间”包括在所述有源层的第一表面、第一端面和第二端面上形成所述第一子保护层；
所述第一子保护层包括第一部分、第二部分和第三部分，所述第一部分形成在所述有源层邻近所述栅极的一侧，所述第二部分与所述第三部分相对设置，且所述第二部分与所述第一部分相交，所述第三部分与所述第一部分相交；
所述第一部分覆盖所述第一表面，所述第二部分覆盖所述第一端面，所述第三部分覆盖所述第二端面。
优选的，所述“所述第一部分形成在所述有源层邻近所述栅极的一侧”包括在所述有源层远离所述基底的表面上形成第一部分；
所述“所述第一子绝缘层形成在所述栅极和所述有源层之间”包括在所述第一部分远 离所述有源层的表面上和在所述基底的一侧形成栅极绝缘层，且所述栅极绝缘层覆盖所述第一子保护层；
所述“在所述绝缘层远离所述有源层的一侧形成栅极”包括在所述栅极绝缘层远离所述基底的表面上形成所述栅极；
所述阵列基板的制备方法还包括：
在所述栅极和所述栅极绝缘层远离所述基底的表面上形成第二子绝缘层，所述第二子绝缘层为层间绝缘层；
在所述第一子保护层形成间隔设置的第一贯孔及第二贯孔，所述第一贯孔及所述第二贯孔分别用于将部分所述有源层显露出来，在所述层间绝缘层远离所述栅极绝缘层的表面上形成源极和漏极，所述源极和所述漏极间隔设置，所述源极通过所述第一贯孔与所述有源层相连，所述漏极通过所述第二贯孔与所述有源层相连。
优选的，所述“在所述绝缘层远离所述有源层的一侧形成栅极”包括：
在所述基底的一侧形成栅极；
在所述栅极的一侧形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；
所述“所述第一部分形成在所述有源层邻近所述栅极的一侧”包括：
在所述栅极绝缘层远离所述基底的表面上形成第一部分；
在所述第一部分远离所述栅极绝缘层的表面上形成有源层；
所述阵列基板的制备方法还包括：
在所述有源层远离所述第一部分的表面上形成第二子保护层；
在所述第二子保护层远离所述有源层的表面上和在所述栅极绝缘层远离所述基底的表面上形成第二子绝缘层，且所述第二子绝缘层覆盖所述第二部分、第三部分和所述第二子保护层，所述第二子绝缘层为层间绝缘层；
在第二子保护层形成间隔设置的第一贯孔及第二贯孔，所述第一贯孔及所述第二贯孔分别用于将部分所述有源层显露出来，在所述层间绝缘层远离所述栅极绝缘层的表面上形 成源极和漏极，且所述源极和所述漏极间隔设置，所述源极通过所述第一贯孔与所述有源层相连，所述漏极通过所述第二贯孔与所述有源层相连。
优选的，所述“所述阵列基板的制备方法还包括在所述绝缘层远离所述有源层的一侧形成栅极；
所述绝缘层包括第一子绝缘层，所述第一子绝缘层形成在所述栅极和所述有源层之间；所述保护层包括第一子保护层，所述第一子保护层形成在所述第一子绝缘层和所述有源层之间，其中，所述第一子绝缘层为栅极绝缘层”包括：
在所述基底的一侧形成栅极；
在所述栅极的一侧形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；
在所述栅极绝缘层远离所述基底的表面上形成第一子保护层；
在所述第一子保护层远离所述栅极绝缘层的表面上形成有源层；
所述阵列基板的制备方法还包括：
在所述有源层远离所述第一子保护层的表面上形成第二子保护层；
在所述栅极绝缘层远离所述基底的表面上和所述第二子保护层远离所述有源层的表面上形成源极和漏极，所述有源层包括第三端面和第四端面，所述源极覆盖所述第三端面，所述漏极覆盖所述第四端面。
本发明的有益效果：本发明提供的阵列基板通过在有源层一侧或者周围加入保护层，有效阻挡元素扩散，防止对有源层造成损伤，提高阵列基板的稳定性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明第一实施例提供一种阵列基板的结构示意图。
图2为本发明第二实施例提供一种阵列基板的结构示意图。
图3为本发明第三实施例提供一种阵列基板的结构示意图。
图4为本发明提供的一种显示装置的结构示意图。
图5为本发明提供的一种阵列基板的制备方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书及所述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
请参阅图1，本发明第一实施例提供一种阵列基板10，所述阵列基板10包括基底100、有源层210、绝缘层300及保护层400，所述有源层210、绝缘层300及保护层400均设置在所述基底100的一侧，所述保护层400覆盖所述有源层210的至少部分表面，使所述保护层400所覆盖的有源层210的至少部分表面与所述绝缘层300相间隔。所述有源层210 可以但不限于包括铟镓锌氧化物，所述有源层210遇到氢离子或者氧离子后会影响阵列基板性能，所述保护层400可阻挡外界环境中的水气、氧化性气体或者在进行化学沉积法形成其他膜层时产生的氢离子或者氧离子对有源层210的影响，从而提高阵列基板的稳定性。
在进一步的实施例中，所述绝缘层300包括第一子绝缘层310，所述阵列基板10还包括栅极220，部分所述第一子绝缘层310设置在所述栅极220和所述有源层210之间。所述保护层400包括第一子保护层410，所述第一子保护层410设置在部分第一子绝缘层310和所述有源层210之间，其中，所述第一子绝缘层310也即是栅极绝缘层310。所述保护层400用于阻挡来自所述栅极绝缘层310中的水气或者氢、氧离子对所述有源层210的影响。
在进一步的实施例中，所述第一子保护层410包括第一部分411、第二部分412和第三部分413，所述第一部分411设置在所述有源层210邻近所述栅极220的一侧，所述第二部分412与所述第三部分413相对设置，且所述第二部分412与所述第一部分411相交，所述第三部分413与所述第一部分411相交。可以理解的是所述第一部分411、第二部分412和第三部分413是指对应不同位置的部分所述第一子保护层410，用以清楚描述。
所述有源层210包括第一表面211、第一端面212和第二端面213，所述第一表面211为所述有源层210邻近所述栅极220的一面，所述第一端面212和第二端面213相对设置，所述第一端面212与所述第一表面211相交，所述第二端面213与第一表面211相交。
所述第一部分411覆盖所述第一表面211，所述第二部分412覆盖所述第一端面212，所述第三部分413覆盖所述第二端面213。使所述第一子保护层410从多个方向保护所述有源层210。
在进一步的实施例中，所述第一部分411设置在所述有源层210远离所述基底100的表面上，所述栅极绝缘层310设置在所述第一部分411远离所述基底100的表面上。在该实施例中，栅极绝缘层310覆盖了第一子保护层410。所述第一部分411设置在所述有源层210的上方，部分所述栅极绝缘层310设置在所述有源层210的上方，具体的，所述第 一部分411设置在所述有源层210和部分栅极绝缘层310之间，用于将所述有源层210与设置在所述有源层210正上方的部分所述栅极绝缘层310相间隔，以隔绝来自有源层210正上方的部分所述栅极绝缘层310中水气或者氢、氧离子对所述有源层210的影响。另外，第一子保护层410中的第二部分412用于将所述有源层210的第一端面212和设置在所述基底一侧且位于所述有源层210左侧的部分栅极绝缘层310相间隔，以隔绝来自有源层210左侧的部分所述栅极绝缘层310中水气或者氢、氧离子对所述有源层210的影响。第一子保护层410中的第三部分413用于将所述有源层210的第二端面213和设置在所述基底一侧且位于所述有源层210右侧的部分栅极绝缘层310相间隔，以隔绝来自有源层210右侧的部分所述栅极绝缘层310中水气或者氢、氧离子对所述有源层210的影响。
所述栅极220设置在所述栅极绝缘层310远离所述基底100的表面上。
所述绝缘层300还包括第二子绝缘层320，所述第二子绝缘层320为层间绝缘层320，所述层间绝缘层320设置在所述栅极220和所述栅极绝缘层310远离所述基底100的表面上。
所述阵列基板10还包括源极230和漏极240，部分所述源极230和部分所述漏极240设置在所述层间绝缘层320远离所述栅极绝缘层310的表面上，且所述源极230和所述漏极240间隔设置。其中栅极220设置在源极230和漏极240之间。
所述第一子保护层410开设有间隔设置的第一贯孔250及第二贯孔260，所述第一贯孔250及所述第二贯孔260分别用于将部分所述有源层210显露出来，部分所述源极230通过所述第一贯孔250与所述有源层210相连，部分所述漏极240通过所述第二贯孔260与所述有源层210相连。可以理解的是，源极230在形成过程中有一部分沉积在第一贯孔250中，以将源极230与有源层210相连接，漏极240在形成过程中有一部分沉积在第二贯孔260中，以将漏极240与有源层210相连接。该实施例的阵列基板10为采用顶栅型的薄膜晶体管。在该实施例中，所述第一子保护层410在制备过程中，所述第一子保护层410中的第一部分411、第二部分412和第三部分413可通过同一道黄光制程工艺制成。以使 第一部分411、第二部分412和第三部分413密封连接，更好的保护有源层。
在进一步的实施例中，所述阵列基板10还包括缓冲层500，所述缓冲层500设置在所述基底100的表面上。所述保护层400还包括第二子保护层420，所述第二子保护层420设置在所述缓冲层500远离所述基底100的表面上。所述有源层210设置在所述第二子保护层420远离所述缓冲层500的表面上。所述栅极绝缘层310设置在所述缓冲层500和所述第一子保护层410远离所述基底100的表面上。增加缓冲层用于在形成有源层或者其他膜层时增加晶格的匹配度，使得生长出来的有源层或其他膜层品质更佳。但是增加缓冲层后，在其表面上直接形成有源层，缓冲层中的氢、氧离子会对有源层造成不良影响。因此该实施例在缓冲层与有源层之间增加第二子保护层用于阻隔缓冲层与有源层直接接触，保护有源层，增加阵列基板性能的稳定性。
请参阅图2，本发明第二实施例提供一种阵列基板10a，所述阵列基板10a的栅极220设置在所述基底100的一侧，所述栅极绝缘层310与栅极220同侧，且覆盖所述栅极220。
保护层400包括第一子保护层410，第一子保护层410的第一部分411设置在所述栅极绝缘层310远离所述基底100的表面上，所述有源层210设置在所述第一部分411远离所述栅极绝缘层310的表面上。
所述保护层400还包括第二子保护层420，所述第二子保护层420设置在所述有源层210远离所述栅极绝缘层310的表面上。
所述绝缘层300还包括第二子绝缘层320，所述第二子绝缘层320为层间绝缘层320，所述层间绝缘层320设置在所述第二子保护层420远离所述有源层210的表面上。可以理解的是，所述层间绝缘层320还包括设置在所述栅极绝缘层310远离所述基底100的表面上的部分，该部分临近有源层210的第一端面212和第二端面213设置，且该部分层间绝缘层320被第一子保护层410中的第二部分412和第三部分413隔绝，以保护有源层210不受该部分层间绝缘层320中的水气或者氢、氧离子对所述有源层210的影响。
所述阵列基板10a还包括源极230和漏极240，部分所述源极230和部分所述漏极240 设置在所述层间绝缘层320远离所述栅极绝缘层310的表面上，且所述源极230和所述漏极240间隔设置。
所述第二子保护层420开设有间隔设置的第一贯孔250及第二贯孔260，所述第一贯孔250及所述第二贯孔260分别用于将部分所述有源层210显露出来，部分所述源极230通过所述第一贯孔250与所述有源层210相连，部分所述漏极240通过所述第二贯孔260与所述有源层210相连。可以理解的是，源极230在形成过程中有一部分沉积在第一贯孔250中，以将源极230与有源层210相连接，漏极240在形成过程中有一部分沉积在第二贯孔260中，以将漏极240与有源层210相连接。在该实施例中的阵列基板为采用底栅型的薄膜晶体管。在该实施例中，所述第一子保护层410中的第二部分412和第三部分413和第二子保护层420可通过同一道黄光制程工艺制成，以使第一子保护层410中的第二部分412和第三部分413和第二子保护层420密封连接，更好的保护有源层210。
在进一步的实施例中，所述第一子保护层410和所述第二子保护层420密封连接，采用密封连接的方式以达到全面保护有源层。
在进一步的实施例中，所述第一子保护层410和所述第二子保护层420中包括氧化铌和氧化铝中的一种或两种，以达到更好阻隔外界与有源层210之间的水气、氢离子和氧离子的接触。
在进一步的实施例中，所述阵列基板10a还包括缓冲层500，所述缓冲层500设置在所述基底100的表面上。所述栅极220设置在所述缓冲层500远离所述基底100的表面上，所述栅极绝缘层310设置在所述栅极220和所述缓冲层500远离所述基底100的表面上。由于第一子保护层410和第二子保护层420的存在，可以隔绝缓冲层500中的水气、氢离子和氧离子，避免影响有源层210的电性能。
请参阅图3，本发明第三实施例提供一种阵列基板10b，所述阵列基板10b的栅极220设置在基底100的一侧，绝缘层包括栅极绝缘层310，栅极绝缘层310即是第一子绝缘层310，设置与栅极220同侧，且覆盖栅极220。
所述第一子保护层410设置在所述栅极绝缘层310远离所述基底100的表面上。
所述有源层210设置在所述第一子保护层410远离所述栅极绝缘层310的表面上。
所述保护层400还包括第二子保护层420，所述第二子保护层420设置在所述有源层210远离所述第一子保护层410的表面上。
所述阵列基板10b还包括源极230和漏极240，所述源极230和所述漏极240设置在所述栅极绝缘层310远离所述基底100的表面上和所述第二子保护层420远离所述有源层210的表面上，所述有源层210包括第三端面214和第四端面215，所述源极230覆盖所述第三端面214，所述漏极240覆盖所述第第四端面215。在该实施例中，所述有源层210的两侧端通过源极230和漏极240进行保护，以达到阻隔外界的水气和氢氧离子的效果，而有源层210的上方通过第二子保护层420阻隔保护，所述有源层210的下方通过第一子保护层410阻隔来源于栅极绝缘层310的氢氧离子，以此来达到四面保护有源层210的目的。
在进一步的实施例中，所述阵列基板10b还包括缓冲层500，所述缓冲层500设置在所述基底100的表面上，所述栅极220设置在所述缓冲层500远离所述基底100的表面上，所述栅极绝缘层310设置在所述缓冲层500和所述栅极220的表面上。
可以理解的是，10、10a和10b用于区分在不同实施例所对应的阵列基板标号。
请参阅图4，本发明还提供一种显示装置20的实施例，所述显示装置20包括上述任一实施例所述的阵列基板10。所述显示装置20可以但不仅限于为电子书、智能手机(如Android手机、iOS手机、Windows Phone手机等)、平板电脑、柔性掌上电脑、柔性笔记本电脑、移动互联网设备(MID，Mobile Internet Devices)或穿戴式设备等，或者可以为有机电致发光二极管(Organic light-emitting diodes，OLED)显示装置、有源矩阵有机发光二极管(Active Matrix Organic Light Emitting Diode，AMOLED)显示装置。
请参阅图5，本发明还提供一种阵列基板的制备方法的实施例，所述阵列基板的制备方法包括步骤S100和步骤S200。详细步骤如下所述。
步骤S100，提供一基底100。
步骤S200，在基底100的一侧形成有源层210、保护层400及绝缘层300，其中有源层210的至少部分表面通过保护层400与绝缘层300隔开。
该制备方法形成的保护层400用于阻隔水气、氢氧元素以保护有源层210。
可以理解的是，所述有源层210、所述保护层400以及所述绝缘层300的形成方法包括但不限于喷墨打印、印刷、黄光制程、化学气相沉积法中的一种或多种。
进一步的实施例中，所述阵列基板的制备方法还包括步骤S300。所述步骤S300具体如下所述。
步骤S300，在所述绝缘层300远离所述有源层210的一侧形成栅极220。可以理解的是，当部分所述绝缘层300位于所述有源层210的上方时，所述栅极220可形成在所述有源层210的上方的一侧，当部分所述绝缘层300位于所述有源层210的下方时，所述栅极220可形成在所述有源层210的下方的一侧。所述绝缘层300包括第一子绝缘层310，所述第一子绝缘层310部分形成在所述栅极220和所述有源层210之间。所述保护层400包括第一子保护层410，所述第一子保护层410形成在所述第一子绝缘层310和所述有源层210之间，其中，所述第一子绝缘层310为栅极绝缘层310。
进一步的实施例中，所述有源层210包括第一表面211和第一端面212和第二端面213，所述第一表面211为所述有源层210邻近所述栅极220的一面，所述第一端面212和所述第二端面213相对设置，所述第一端面212与所述第一表面211相交，所述第二端面213与所述第一表面211相交。
所述“所述第一子保护层410形成在所述第一子绝缘层310和所述有源层210之间”包括在所述有源层210的第一表面211、第一端面212和第二端面213上形成第一子保护层410。
所述第一子保护层410包括第一部分411、第二部分412和第三部分413，所述第一部分411形成在所述有源层210邻近所述栅极220的一侧，所述第二部分412与所述第三部分413相对设置，且所述第二部分412与所述第一部分411相交，所述第三部分413与所 述第一部分411相交。所述第一部分411覆盖所述第一表面211，所述第二部分412覆盖所述第一端面212，所述第三部分413覆盖所述第二端面213。
进一步的实施例中，所述“所述第一部分411形成在所述有源层210邻近所述栅极的一侧”包括在所述有源层210远离所述基底100的表面上形成第一部分411。所述“所述第一子绝缘层310形成在所述栅极220和所述有源层210之间”包括在所述第一部分411远离所述有源层210的表面上和在所述基底100的一侧形成栅极绝缘层310，且所述栅极绝缘层310覆盖所述第一子保护层410。所述“在所述绝缘层300远离所述有源层210的一侧形成栅极220”包括在所述栅极绝缘层310远离所述基底100的表面上形成所述栅极220。
所述阵列基板的制备方法还包括下述步骤S400-Ⅰ和步骤S500-Ⅰ。
步骤S400-Ⅰ，在所述栅极220和所述栅极绝缘层310远离所述基底100的表面上形成第二子绝缘层320，所述第二子绝缘层320为层间绝缘层320。
步骤S500-Ⅰ，在所述第一子保护层410形成间隔设置的第一贯孔250及第二贯孔260，所述第一贯孔250及所述第二贯孔260分别用于将部分所述有源层210显露出来，在所述层间绝缘层320远离所述栅极绝缘层310的表面上形成源极230和漏极240，所述源极230和所述漏极240间隔设置。源极230从第一贯孔250中沉积下来，使源极230通过所述第一贯孔250与所述有源层210相连，漏极240从第二贯孔260中沉积下来，使漏极240通过所述第二贯孔260与所述有源层210相连。
进一步的实施例中，所述“在所述绝缘层300远离所述有源层210的一侧形成栅极220”包括在所述基底100的一侧形成栅极220，在所述栅极220的一侧形成栅极绝缘层320，所述栅极绝缘层320覆盖所述栅极220。所述“所述第一部分411形成在所述有源层210邻近所述栅极220的一侧”包括在所述栅极绝缘层310远离所述基底100的表面上形成第一部分411。在所述第一部分411远离所述栅极绝缘层310的表面上形成有源层210。
所述阵列基板的制备方法还包括步骤S400-Ⅱ、步骤S500-Ⅱ和步骤S600-Ⅱ。
步骤S400-Ⅱ，在所述有源层210远离所述第一部分411的表面上形成第二子保护层420。
步骤S500-Ⅱ，在所述第二子保护层420远离所述有源层210的表面上和在所述栅极绝缘层310远离所述基底100的表面上形成第二子绝缘层320，且所述第二子绝缘层320覆盖所述第二部分412、第三部分413和第二子保护层420，所述第二子绝缘层320为层间绝缘层320。
步骤S600-Ⅱ，在第二子保护层420形成间隔设置的第一贯孔250及第二贯孔260，所述第一贯孔250及所述第二贯孔260分别用于将部分所述有源层210显露出来，在所述层间绝缘层320远离所述栅极绝缘层310的表面上形成源极230和漏极240，且所述源极230和所述漏极240间隔设置。源极230从第一贯孔250中沉积下来，使源极230通过所述第一贯孔250与所述有源层210相连，漏极240从第二贯孔260中沉积下来，使所述漏极240通过所述第二贯孔260与所述有源层210相连。
进一步的实施例中，所述步骤S300包括下述步骤S310、步骤S320、步骤S330和步骤S340。
步骤S310，在所述基底100的一侧形成栅极220。
步骤S320，在所述栅极220的一侧形成栅极绝缘层310，所述栅极绝缘层310覆盖所述栅极220。
步骤S330，在所述栅极绝缘层310远离所述基底100的表面上形成第一子保护层410。
步骤S340，在所述第一子保护层410远离所述栅极绝缘层310的表面上形成有源层310。
所述阵列基板的制备方法还包括步骤S400-Ⅲ和步骤S500-Ⅲ。
步骤S400-Ⅲ，在所述有源层210远离所述第一子保护层410的表面上形成第二子保护层420。
步骤S500-Ⅲ，在所述栅极绝缘层310远离所述基底100的表面上和所述第二子保护层420远离所述有源层210的表面上形成源极230和漏极240，所述有源层210包括第三 端面214和第四端面215，所述源极230覆盖所述第三端面214，所述漏极240覆盖所述第四端面215。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (17)

  1. 一种阵列基板，其特征在于，所述阵列基板包括：基底、有源层、绝缘层及保护层，所述有源层、绝缘层以及保护层均设置在所述基底的一侧，所述保护层覆盖所述有源层的至少部分表面，使所述保护层所覆盖的有源层的至少部分表面与所述绝缘层相间隔。
  2. 如权利要求1所述的阵列基板，其特征在于，所述绝缘层包括第一子绝缘层，所述阵列基板还包括栅极，部分所述第一子绝缘层设置在所述栅极和所述有源层之间；所述保护层包括第一子保护层，所述第一子保护层设置在所述第一子绝缘层和所述有源层之间，其中，所述第一子绝缘层为栅极绝缘层。
  3. 如权利要求2所述的阵列基板，其特征在于，所述第一子保护层包括第一部分、第二部分和第三部分，所述第一部分设置在所述有源层邻近所述栅极的一侧，所述第二部分与所述第三部分相对设置，且所述第二部分与所述第一部分相交，所述第三部分与所述第一部分相交；
    所述有源层包括第一表面、第一端面和第二端面，所述第一表面为所述有源层邻近所述栅极的一面，所述第一端面和所述第二端面相对设置，所述第一端面与所述第一表面相交，所述第二端面与所述第一表面相交；
    所述第一部分覆盖所述第一表面，所述第二部分覆盖所述第一端面，所述第三部分覆盖所述第二端面。
  4. 如权利要求3所述的阵列基板，其特征在于，所述第一部分设置在所述有源层远离所述基底的表面上，所述栅极绝缘层设置在所述第一部分远离所述基底的表面上和设置在所述基底的一侧；
    所述栅极设置在所述栅极绝缘层远离所述基底的表面上；
    所述绝缘层还包括第二子绝缘层，所述第二子绝缘层为层间绝缘层，所述层间绝缘层设置在所述栅极和所述栅极绝缘层远离所述基底的表面上；
    所述阵列基板还包括源极和漏极，部分所述源极和部分所述漏极设置在所述层间绝缘 层远离所述栅极绝缘层的表面上，且所述源极和所述漏极间隔设置；
    所述第一子保护层开设有间隔设置的第一贯孔及第二贯孔，所述第一贯孔及所述第二贯孔分别用于将部分所述有源层显露出来，部分所述源极通过所述第一贯孔与所述有源层相连，部分所述漏极通过所述第二贯孔与所述有源层相连。
  5. 如权利要求4所述的阵列基板，其特征在于，所述阵列基板还包括缓冲层，所述缓冲层设置在所述基底的表面上；所述保护层还包括第二子保护层，所述第二子保护层设置在所述缓冲层远离所述基底的表面上；所述有源层设置在所述第二子保护层远离所述缓冲层的表面上；所述栅极绝缘层设置在所述缓冲层和所述第一子保护层远离所述基底的表面上。
  6. 如权利要求3所述的阵列基板，其特征在于，所述栅极设置在所述基底的一侧，所述栅极绝缘层设置在所述基底的一侧，且覆盖所述栅极；
    所述第一部分设置在所述栅极绝缘层远离所述基底的表面上，所述有源层设置在所述第一部分远离所述栅极绝缘层的表面上；
    所述保护层还包括第二子保护层，所述第二子保护层设置在所述有源层远离所述栅极绝缘层的表面上；
    所述绝缘层还包括第二子绝缘层，所述第二子绝缘层为层间绝缘层，所述层间绝缘层设置在所述第二子保护层远离所述有源层的表面上；
    所述阵列基板还包括源极和漏极，部分所述源极和部分所述漏极设置在所述层间绝缘层远离所述栅极绝缘层的表面上，且所述源极和所述漏极间隔设置；
    所述第二子保护层开设有间隔设置的第一贯孔及第二贯孔，所述第一贯孔及所述第二贯孔分别用于将部分所述有源层显露出来，部分所述源极通过所述第一贯孔与所述有源层相连，部分所述漏极通过所述第二贯孔与所述有源层相连。
  7. 如权利要求6所述的阵列基板，其特征在于，所述第一子保护层和所述第二子保护层密封连接。
  8. 如权利要求6所述的阵列基板，其特征在于，所述阵列基板还包括缓冲层，所述缓冲层设置在所述基底的表面上，所述栅极设置在所述缓冲层远离所述基底的表面上，所述栅极绝缘层设置在所述缓冲层和所述栅极远离所述基底的表面上。
  9. 如权利要求2所述的阵列基板，其特征在于，所述栅极设置在所述基底的一侧，所述栅极绝缘层设置在所述基底的一侧，且覆盖所述栅极；
    所述第一子保护层设置在所述栅极绝缘层远离所述基底的表面上；
    所述有源层设置在所述第一子保护层远离所述栅极绝缘层的表面上；
    所述保护层还包括第二子保护层，所述第二子保护层设置在所述有源层远离所述第一子保护层的表面上；
    所述阵列基板还包括源极和漏极，所述源极和所述漏极设置在所述栅极绝缘层远离所述基底的表面上和所述第二子保护层远离所述有源层的表面上，所述有源层包括第三端面和第四端面，所述源极覆盖所述第三端面，所述漏极覆盖所述第四端面。
  10. 如权利要求9所述的阵列基板，其特征在于，所述阵列基板还包括缓冲层，所述缓冲层设置在所述基底的表面上，所述栅极设置在所述缓冲层远离所述基底的表面上，所述栅极绝缘层设置在所述缓冲层和所述栅极的表面上。
  11. 一种显示装置，其特征在于，所述显示装置包括权利要求1-10任一项所述的阵列基板。
  12. 一种阵列基板的制备方法，其特征在于，所述阵列基板的制备方法包括：
    提供一基底；
    在所述基底的一侧形成有源层、保护层及绝缘层，其中有源层的至少部分表面通过保护层与绝缘层隔开。
  13. 如权利要求12所述的阵列基板的制备方法，其特征在于，所述阵列基板的制备方法还包括在所述绝缘层远离所述有源层的一侧形成栅极；
    所述绝缘层包括第一子绝缘层，所述第一子绝缘层形成在所述栅极和所述有源层之间； 所述保护层包括第一子保护层，所述第一子保护层形成在所述第一子绝缘层和所述有源层之间，其中，所述第一子绝缘层为栅极绝缘层。
  14. 如权利要求13所述的阵列基板的制备方法，其特征在于，
    所述有源层包括第一表面、第一端面和第二端面，所述第一表面为所述有源层邻近所述栅极的一面，所述第一端面和所述第二端面相对设置，所述第一端面与所述第一表面相交，所述第二端面与所述第一表面相交；
    所述“所述第一子保护层形成在所述第一子绝缘层和所述有源层之间”包括在所述有源层的第一表面、第一端面和第二端面上形成所述第一子保护层；
    所述第一子保护层包括第一部分、第二部分和第三部分，所述第一部分形成在所述有源层邻近所述栅极的一侧，所述第二部分与所述第三部分相对设置，且所述第二部分与所述第一部分相交，所述第三部分与所述第一部分相交；
    所述第一部分覆盖所述第一表面，所述第二部分覆盖所述第一端面，所述第三部分覆盖所述第二端面。
  15. 如权利要求14所述的阵列基板的制备方法，其特征在于，所述“所述第一部分形成在所述有源层邻近所述栅极的一侧”包括在所述有源层远离所述基底的表面上形成第一部分；
    所述“所述第一子绝缘层形成在所述栅极和所述有源层之间”包括在所述第一部分远离所述有源层的表面上和在所述基底的一侧形成栅极绝缘层，且所述栅极绝缘层覆盖所述第一子保护层；
    所述“在所述绝缘层远离所述有源层的一侧形成栅极”包括在所述栅极绝缘层远离所述基底的表面上形成所述栅极；
    所述阵列基板的制备方法还包括：
    在所述栅极和所述栅极绝缘层远离所述基底的表面上形成第二子绝缘层，所述第二子绝缘层为层间绝缘层；
    在所述第一子保护层形成间隔设置的第一贯孔及第二贯孔，所述第一贯孔及所述第二贯孔分别用于将部分所述有源层显露出来，在所述层间绝缘层远离所述栅极绝缘层的表面上形成源极和漏极，所述源极和所述漏极间隔设置，所述源极通过所述第一贯孔与所述有源层相连，所述漏极通过所述第二贯孔与所述有源层相连。
  16. 如权利要求14所述的阵列基板的制备方法，其特征在于，所述“在所述绝缘层远离所述有源层的一侧形成栅极”包括：
    在所述基底的一侧形成栅极；
    在所述栅极的一侧形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；
    所述“所述第一部分形成在所述有源层邻近所述栅极的一侧”包括：
    在所述栅极绝缘层远离所述基底的表面上形成第一部分；
    在所述第一部分远离所述栅极绝缘层的表面上形成有源层；
    所述阵列基板的制备方法还包括：
    在所述有源层远离所述第一部分的表面上形成第二子保护层；
    在所述第二子保护层远离所述有源层的表面上和在所述栅极绝缘层远离所述基底的表面上形成第二子绝缘层，且所述第二子绝缘层覆盖所述第二部分、第三部分和所述第二子保护层，所述第二子绝缘层为层间绝缘层；
    在第二子保护层形成间隔设置的第一贯孔及第二贯孔，所述第一贯孔及所述第二贯孔分别用于将部分所述有源层显露出来，在所述层间绝缘层远离所述栅极绝缘层的表面上形成源极和漏极，且所述源极和所述漏极间隔设置，所述源极通过所述第一贯孔与所述有源层相连，所述漏极通过所述第二贯孔与所述有源层相连。
  17. 如权利要求13所述的阵列基板的制备方法，其特征在于，所述“所述阵列基板的制备方法还包括在所述绝缘层远离所述有源层的一侧形成栅极；
    所述绝缘层包括第一子绝缘层，所述第一子绝缘层形成在所述栅极和所述有源层之间；所述保护层包括第一子保护层，所述第一子保护层形成在所述第一子绝缘层和所述有源层 之间，其中，所述第一子绝缘层为栅极绝缘层”包括：
    在所述基底的一侧形成栅极；
    在所述栅极的一侧形成栅极绝缘层，所述栅极绝缘层覆盖所述栅极；
    在所述栅极绝缘层远离所述基底的表面上形成第一子保护层；
    在所述第一子保护层远离所述栅极绝缘层的表面上形成有源层；
    所述阵列基板的制备方法还包括：
    在所述有源层远离所述第一子保护层的表面上形成第二子保护层；
    在所述栅极绝缘层远离所述基底的表面上和所述第二子保护层远离所述有源层的表面上形成源极和漏极，所述有源层包括第三端面和第四端面，所述源极覆盖所述第三端面，所述漏极覆盖所述第四端面。
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