KR20110121890A - 표시 장치 및 그의 제조 방법 - Google Patents
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Abstract
표시 장치 및 그의 제조 방법에서, 표시 장치는 화소 영역, 트랜지스터 영역 및 캐패시터 영역을 갖는 기판과, 기판의 트랜지스터 영역에 위치하며, 기판 상에 게이트 절연막을 사이에 두고 위치하는 활성층과, 게이트 전극과, 게이트 전극과 소스 전극 및 드레인 전극 사이에 위치하는 제 1 층간 절연막 및 제 2 층간 절연막을 포함하는 트랜지스터 및 기판의 캐패시터 영역에 위치하며, 기판 상에 위치하는 하부 전극 및 제 1 층간 절연막을 사이에 두고 하부 전극과 중첩되어 위치하는 상부 전극을 포함하는 캐패시터를 포함하며, 하부 전극의 면적은 상부 전극의 면적보다 작다.
Description
본 발명의 실시예들은 표시 장치 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 불순물 이온 주입 공정의 생략이 가능하고 개구율 저하를 방지할 수 있는 캐패시터(Capacitor)를 포함하는 표시 장치 및 그의 제조 방법에 관한 것이다.
근래 정보화 사회의 발전과 더불어, 표시 장치에 대한 다양한 형태의 요구가 증대되면서, 액정 표시 장치(Liquid Crystal Display Device; LCD), 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 전계 방출 장치(Field Emission Display Device; FED), 전기 영동 표시 장치(Electrophoretic Display Device: EPD), 유기 발광 표시 장치(Organic light emitting device: OLED) 등 표시 장치에 대한 연구가 활발히 진행되고 있다.
표시 장치는 수동 매트릭스(passive matrix) 방식과 능동 매트릭스(active matrix) 방식으로 구분된다. 능동 매트릭스 방식의 표시 장치는 서브 화소들이 매트릭스 형태로 배열되는 것으로 수동 매트릭스 방식에 비해 해상도 및 동영상 구현 능력이 우수하여 주로 사용되고 있다.
능동형 표시 장치의 서브 화소는 적어도 하나의 트랜지스터와 캐패시터를 포함하며, 트랜지스터와 캐패시터에 의해 구동된다. 트랜지스터 및 캐패시터는 각각 활성층과 하부 전극을 구비하여 이루어진다. 이때, 트랜지스터의 활성층과 캐패시터의 하부 전극은 반도체 물질로 형성되기 때문에 불순물 이온 주입 공정이 수행되는데, 이온 주입 공정은 트랜지스터와 캐패시터에 대하여 별도로 수행된다.
트랜지스터와 별도로 캐패시터를 이루는 하부 전극에만 선택적으로 이온 주입 공정을 수행하므로 마스크(mask) 및 공정 단계가 추가된다. 마스크의 추가로 인하여 마스크 제작 비용이 많이 소요되고, 공정 단계의 추가로 인하여 수율이 저하되고 제조 비용이 높아진다.
본 발명의 실시예들은 개구율 저하를 방지하고 공정을 단순화시킬 수 있는 표시 장치를 제공한다.
본 발명의 실시예들은 상기 표시 장치의 제조 방법을 제공한다.
본 발명의 실시예들에 따르면, 표시 장치는 화소 영역, 트랜지스터 영역 및 캐패시터 영역을 갖는 기판을 포함한다. 표시 장치는 기판의 트랜지스터 영역에 위치하며, 기판 상에 게이트 절연막을 사이에 두고 위치하는 활성층과, 게이트 전극과, 상기 게이트 전극과 소스 전극 및 드레인 전극 사이에 위치하는 제 1 층간 절연막 및 제 2 층간 절연막을 포함하는 트랜지스터를 포함한다.
표시 장치는 기판의 캐패시터 영역에 위치하며, 기판 상에 위치하는 하부 전극 및 제 1 층간 절연막을 사이에 두고 하부 전극과 중첩되어 위치하는 상부 전극을 포함하는 캐패시터를 포함한다. 하부 전극의 면적은 상부 전극의 면적보다 작다.
제 1 층간 절연막은 무기 절연 물질로 형성되고, 제 2 층간 절연막은 유기 절연 물질로 된다. 하부 전극은 게이트 전극과 동일한 물질로 형성되고, 상부 전극은 소스 전극 및 드레인 전극과 동일한 물질로 형성될 수 있다.
상부 전극은 제 2 층간 절연막을 관통하여 제 1 층간 절연막 상에 위치할 수 있다. 소스 전극 및 드레인 전극은 게이트 절연막, 제 1 층간 절연막 및 제 2 층간 절연막을 관통하여 활성층과 연결될 수 있다.
표시 장치는 소스 전극, 드레인 전극 및 상부 전극이 형성된 제 2 층간 절연막 상에 패시베이션막을 더 포함할 수 있다. 패시베이션막은 제 2 층간 절연막과 동일한 물질로 형성될 수 있다. 표시 장치는 캐패시터 영역의 기판과 게이트 절연막 사이의 하부 전극에 대응하는 영역에 위치하는 반도체층을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 표시 장치를 제조하기 위하여 화소 영역, 트랜지스터 영역 및 캐패시터 영역을 갖는 기판의 트랜지스터 영역에 활성층을 형성한다. 활성층이 형성된 기판 전면에 게이트 절연막을 형성한다. 트랜지스터 영역의 게이트 절연막 상에 게이트 전극을 형성하고, 캐패시터 영역에 하부 전극을 형성한다.
게이트 전극과 하부 전극이 형성된 기판 상에 제 1 층간 절연막을 형성하고, 제 1 층간 절연막 상에 제 2 층간 절연막을 형성한다. 제 1 식각 공정을 수행하여 트랜지스터 영역의 제 2 층간 절연막을 제거하고, 캐패시터 영역의 제 2 층간 절연막의 일부만 식각하여 일부는 남긴다.
제 2 식각 공정을 수행하여 트랜지스터 영역의 제 1 층간 절연막을 제거하여 활성층을 노출시키고, 캐패시터 영역의 남겨진 제 2 층간 절연막을 제거하여 트랜지스터 영역의 제 1 층간 절연막을 노출시킨다.
노출된 활성층에 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성함과 동시에 트랜지스터 영역의 노출된 제 1 층간 절연막 상에 상부 전극을 형성한다. 하부 전극의 면적을 상부 전극의 면적보다 작게 형성한다.
제 1 층간 절연막을 무기 절연 물질로 형성하고, 제 2 층간 절연막을 유기 절연 물질로 형성한다. 제 1 식각 공정 시에 남겨진 제 2 층간 절연막의 두께를 500 Å 이상 1000 Å 이하로 형성할 수 있다. 제 2 층간 절연막의 두께를 제 1 층간 절연막의 두께보다 두껍게 형성할 수 있다.
소스 전극 및 드레인 전극을 게이트 절연막, 제 1 층간 절연막 및 제 2 층간 절연막을 관통하여 활성층에 전기적으로 연결되도록 형성하고, 상부 전극을 제 2 층간 절연막을 관통하여 제 1 층간 절연막 상에 형성할 수 있다.
소스 전극, 상기 드레인 전극 및 상부 전극이 형성된 기판 상에 패시베이션막을 형성하는 단계와, 패시베이션막을 관통하여 소스 전극과 전기적으로 연결되는 전극을 형성하는 단계를 더 포함할 수 있다. 패시베이션막을 제 2 층간 절연막과 동일 물질로 형성할 수 있다. 트랜지스터 영역에 활성층을 형성하는 단계 시에 기판의 캐패시터 영역에 반도체층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 화소 영역, 트랜지스터 영역 및 캐패시터 영역을 갖는 기판의 트랜지스터 영역에 트랜지스터를 형성하고 캐패시터 영역에 층간 절연막을 사이에 두고 하부 전극과 상부 전극을 포함하는 캐패시터를 형성한다. 트랜지스터 및 캐패시터 상에 패시베이션막을 형성한다.
패시베이션막 상에 트랜지스터와 전기적으로 연결되는 전극을 형성한다. 하부 전극의 면적을 상부 전극의 면적보다 작게 형성한다. 층간 절연막을 무기 절연 물질로 형성할 수 있다.
트랜지스터를 형성하기 위하여 기판의 트랜지스터 영역에 활성층을 형성한다. 활성층 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 전극을 형성한다. 게이트 전극 상에 무기 절연 물질을 형성하고, 무기 절연 물질 상에 유기 절연 물질을 형성한다. 게이트 절연막, 무기 절연 물질 및 유기 절연 물질을 관통하여 활성층과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성한다.
캐패시터를 형성하기 위하여 기판의 캐패시터 영역에 게이트 절연막을 형성한다. 게이트 절연막 상에 하부 전극을 형성하고, 하부 전극 상에 무기 절연 물질을 형성한다. 무기 절연 물질 상에 단차를 갖는 유기 절연 물질을 형성하고, 하부 전극 상에 대응되는 영역의 단차를 유기 절연 물질을 제거한다. 무기 절연 물질 상에 상부 전극을 형성한다.
하부 전극 상에 대응되는 영역의 유기 절연 물질의 두께를 500 Å 이상 1000 Å 이하로 형성할 수 있다. 패시베이션막을 유기 절연 물질과 동일한 물질로 형성할 수 있다. 게이트 절연막을 형성하는 단계 전에 기판의 캐패시터 영역에 반도체층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들은 캐패시터를 이루는 전극으로 트랜지스터의 게이트 전극 및 소스/드레인 전극을 이용하므로 불순물 이온 주입 공정을 생략할 수 있고, 불순물 이온 주입에 따른 별도의 적층 마스크 및 공정 단계를 추가하지 않아 제조 비용을 저하시키고 공정을 단순화시킬 수 있다.
아울러, 본 발명의 실시예들은 층간 절연막으로 무기 절연막과 유기 절연막의 적층 구조를 이용하므로 하프톤 마스크를 이용한 식각 공정 시 캐패시터의 상부 전극이 형성될 영역의 면적을 용이하게 조절할 수 있다.
또한, 본 발명의 실시예들은 층간 절연막으로 무기 절연막과 유기 절연막의 적층 구조를 이용하여 서브 화소 내 층들의 단차를 방지하고 캐패시터 상부 전극의 면적이 과도하게 증가되는 것을 방지할 수 있으므로 개구율 저하를 방지할 수 있다.
더욱이, 본 발명의 실시예들은 캐패시터의 하부 전극의 면적을 상부 전극의 면적보다 작게 함으로써 캐패시터의 용량을 일정하게 유지하거나 조절이 용이할 수 있고, 원하는 캐패시터 특성 및 산포를 얻을 수 있다.
도 1은 본 발명에 따른 표시 장치의 실시예를 설명하기 위한 단면도이다.
도 2는 본 발명에 따른 표시 장치의 다른 실시예를 설명하기 위한 단면도이다.
도 3a 내지 도 3i는 도 1에 도시된 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도이다.
도 2는 본 발명에 따른 표시 장치의 다른 실시예를 설명하기 위한 단면도이다.
도 3a 내지 도 3i는 도 1에 도시된 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도이다.
이하, 첨부된 도면을 통해 본 발명의 일 실시예에 따른 표시 장치 및 그의 제조 방법을 상세히 설명하도록 한다. 여기서 i) 첨부된 도면들에 도시된 형상, 크기, 비율, 각도, 개수 등은 개략적인 것으로 다소 변경될 수 있다. ii) 도면은 관찰자의 시선으로 도시되기 때문에 도면을 설명하는 방향이나 위치는 관찰자의 위치에 따라 다양하게 변경될 수 있다. iii) 도면 번호가 다르더라도 동일한 부분에 대해서는 동일한 도면 부호가 사용될 수 있다. iv) '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. v) 단수로 설명되는 경우 다수로도 해석될 수 있다. vi) 형상, 크기의 비교, 위치 관계 등이 '약', '실질적' 등으로 설명되지 않아도 통상의 오차 범위가 포함되도록 해석된다. vii) '~후', '~전', '이어서', '그리고', '여기서', '후속하여', '이 때' 등의 용어가 사용되더라도 시간적 위치를 한정하는 의미로 사용되지는 않는다. viii) '제1', '제2', '제3' 등의 용어는 단순히 구분의 편의를 위해 선택적, 교환적 또는 반복적으로 사용되며 한정적 의미로 해석되지 않는다. ix) '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우 '바로'가 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. x)부분들이 '~또는'으로 연결되는 경우 부분들 단독뿐만 아니라 조합도 포함되게 해석되나 '~또는 ~중 하나'로 연결되는 경우 부분들 단독으로만 해석된다.
표시 장치
도 1은 본 발명에 따른 표시 장치의 실시예를 설명하기 위한 단면도이다.
도 1에 도시된 실시예는 TN, VA모드 등으로 구현되는 표시 장치를 그 예로 하며, 설명의 편의를 위해 트랜지스터 및 캐패시터를 포함하는 하나의 서브 화소가 정의된 기판을 도시하기로 한다. 본 발명의 실시예들은 유기 발광 표시 장치 등 모든 종류의 표시 장치에 사용될 수 있다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시 장치는 화소 영역(P), 트랜지스터 영역(T) 및 캐패시터 영역(C)을 갖는 기판(10)과, 기판(10) 상에 위치하는 트랜지스터(TFT) 및 캐패시터(Cst)를 포함한다.
트랜지스터(TFT)는 기판(10) 상에 위치하는 활성층(14)과, 활성층(14) 상에 위치하는 게이트 절연막(16)과, 게이트 전극(19)과, 층간 절연막(23)과, 소스 전극(26) 및 드레인 전극(27)을 포함한다.
활성층(14)은 소스 전극(26) 및 드레인 전극(27) 사이에 도통 채널을 형성하여 게이트 전극(19)에 게이트 신호가 공급될 때 소스 전극(26)에 공급된 전압을 드레인 전극(27)으로 공급한다. 이를 위하여, 활성층(14)은 소스 전극(26)과 접속되며 불순물이 도핑된 소스 영역(15a) 및 드레인 전극(27)과 접속되며 불순물이 도핑된 드레인 영역(15b)을 포함한다. 활성층(14)은 비정질 실리콘이나 폴리 실리콘을 포함하고 기판(10) 상에 위치한다.
게이트 전극(19)은 게이트 절연막(16)을 사이에 두고 활성층(14) 상에 위치하여 게이트 라인(미도시)과 전기적으로 접속되며, 게이트 라인으로부터 게이트 신호를 공급받는다. 게이트 전극(19)은 캐패시터(Cst)의 하부 전극(20)과 동일한 물질로 동일층에 형성된다.
소스 전극(26) 및 드레인 전극(27)은 게이트 전극(19)이 형성된 기판(10) 전면에 형성되는 층간 절연막(23) 상에 위치한다. 층간 절연막(23)은 제 1 층간 절연막(22)과 제 2 층간 절연막(24)의 적층 구조로 이루어진다. 제 1 층간 절연막(22)은 무기 절연 물질로 형성되고, 제 2 층간 절연막(24)은 유기 절연 물질로 형성된다.
이 때, 제 2 층간 절연막(24)의 두께는 제 1 층간 절연막(22)의 두께보다 두껍게 형성될 수 있다. 제 1 층간 절연막(22)을 이루는 무기 절연 물질로는 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막을 포함하여 공지된 무기 절연 물질이 이용될 수 있다. 제 2 층간 절연막(24)을 이루는 유기 절연 물질로는 공지된 유기 절연 물질이 이용될 수 있다.
본 발명의 실시예들은 층간 절연막(23)으로 제 1 층간 절연막(22) 외에 유기 절연 물질로 이루어진 제 2 층간 절연막(24)을 추가로 구비함으로써 서브 화소 내 단차를 방지할 수 있으므로 패시베이션막(30)의 생략이 가능하다.
소스 전극(26)은 층간 절연막(23)의 일개구부를 통해 노출된 활성층(14)의 소스 영역(15a)과 연결되고, 드레인 전극(27)은 층간 절연막(23)의 타개구부를 통해 노출된 활성층(14)의 드레인 영역(15b)과 연결된다. 드레인 전극(27) 또는 소스 전극(26)은 화소 영역(P)에 형성된 전극(32)과 전기적으로 연결된다.
본 발명의 실시예에 따른 표시 장치가 액정 표시 장치의 경우, 전극(32)은 화소 전극으로 사용되어 액정(미도시)에 전압을 인가한다. 이와 다르게, 본 발명의 실시예에 따른 표시 장치가 유기 발광 표시 장치인 경우, 전극(32)은 애노드 또는 캐소드로 사용된다.
캐패시터(Cst)는 제 1 층간 절연막(22)을 사이에 두고 하부 전극(20)과 상부 전극(28)이 중첩되어 형성된다. 이 때, 무기 절연 물질로 형성되는 제 1 층간 절연막(22)이 유전체로 이용된다.
캐패시터(Cst)의 하부 전극(20)은 게이트 전극(19)과 동일한 물질로 게이트 절연막(16) 상에 위치한다. 캐패시터(Cst)의 상부 전극(28)은 소스 전극(26) 및 드레인 전극(27)과 동일한 물질로 제 2 층간 절연막(24)을 관통하여 제 1 층간 절연막(24) 상에 형성된다.
캐패시터(Cst)의 하부 전극(20)의 면적은 일정한 값을 유지하는 반면, 상부 전극(28)의 면적은 제 2 층간 절연막(24)을 관통하는 개구 크기에 따라 달라질 수 있다. 본 발명의 실시예는 하부 전극(20)의 면적을 상부 전극(28)의 면적보다 작게 하여 캐패시터의 용량을 일정하게 유지하거나 조절을 용이하게 할 수 있고, 원하는 캐패시터 특성 및 산포를 얻을 수 있다.
한편, 본 발명의 실시예에 따른 표시 장치는 식각 데미지를 방지하기 위하여 기판(10) 상에 형성된 버퍼층(12)과 트랜지스터(TFT) 및 캐패시터(Cst)를 보호하는 패시베이션막(30)을 더 포함할 수 있다. 패시베이션막(30)은 제 2 층간 절연막(24)과 동일한 물질로 형성될 수 있고, 제 1 층간 절연막(22)과 다른 물질로 형성될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 도 2에 도시된 바와 같이 캐패시터 영역(C)의 기판(10) 상에 반도체층(13)을 더 포함할 수 있다. 반도체층(13)은 게이트 절연막(16)을 사이에 두고 하부 전극(22)과 중첩되도록 위치한다. 캐패시터(Cst)의 정전 용량은 반도체층(13)과 하부 전극(20) 간에 형성되고 하부 전극(20)과 상부 전극(28) 간에 형성된다. 이 때, 게이트 절연막(16)과 제 1 층간 절연막(22)이 각각 유전체로 이용된다.
반도체층(13)에는 불순물 이온이 주입되지 않았으므로, 별도의 마스크 추가 및 이온 주입 공정이 수행되는 것은 아니다. 한편, 동일 부호의 구성요소는 도 1에 도시된 구성요소와 동일하므로 이에 대한 설명은 생략하기로 한다.
표시 장치의 제조 방법
이하, 도 3a 내지 도 3i를 통해 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기로 한다. 도 3a 내지 도 3i는 도 1에 도시된 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도이다.
도 3a를 참조하면, 트랜지스터 영역(T), 캐패시터 영역(C) 및 화소 영역(P)을 갖는 기판(10)의 트랜지스터 영역(T)에 활성층(14)을 형성한다. 이 때, 활성층(14)을 형성하기 전에 기판(10) 전면에 식각 방지용 버퍼층(12)을 더 형성할 수 있다. 트랜지스터 영역(T)의 활성층(14)은 기판(10) 전면에 비정질 실리콘 또는 폴리 실리콘을 전면 형성한 후 제 1 마스크를 이용한 사진 및 식각 공정으로 패터닝하여 형성한다. 이 때, 필요에 따라 결정화 공정을 진행할 수 있다.
도 3b를 참조하면, 활성층(14)을 포함하는 기판(10) 전면에 게이트 절연막(16)을 형성한다. 게이트 절연막(16)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitrde)으로 형성될 수 있다.
도 3c를 참조하면, 기판(10)의 트랜지스터 영역(T)에 게이트 전극(19)을 형성하고 캐패시터 영역(C)에 하부 전극(20)을 형성한다. 게이트 전극(19)과 하부 전극(20)은 게이트 절연막(16) 상에 제 1 도전 물질(미도시)을 증착한 후 제 2 마스크를 이용한 사진 및 식각 공정으로 패터닝하여 형성한다.
게이트 전극(19)과 하부 전극(20)은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 은(Ag), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 금(Au), 크롬(Cr) 및 니오비움(Nb) 등의 금속이나 금속들의 합금으로 형성될 수 있다. 게이트 전극(19)은 게이트 절연막(16)을 사이에 두고 활성층(14)의 중앙 영역에 중첩되도록 위치한다.
이어서, 게이트 전극(19)을 마스크로 이용하여 활성층(14)의 양 에지에 불순물 이온을 주입함으로써 소스 영역(15a) 및 드레인 영역(15b)을 형성한다.
도 3d를 참조하면, 게이트 전극(19) 및 하부 전극(20)이 형성된 기판(10) 상에 층간 절연막(23)을 형성한다. 층간 절연막(23)은 제 1 층간 절연막(22)과 제 2 층간 절연막(24)을 기판(10) 상에 순차로 적층시켜 형성된다. 제 2 층간 절연막(24)의 두께는 제 1 층간 절연막(22)의 두께보다 두꺼울 수 있다.
제 1 층간 절연막(22)은 무기 절연 물질로 형성되며, 무기 절연 물질로는 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막을 포함하여 공지된 무기 절연 물질이 이용될 수 있다. 제 2 층간 절연막(24)은 유기 절연 물질로 형성되며, 유기 절연 물질로는 공지된 유기 절연 물질이 이용될 수 있다.
도 3e를 참조하면, 제 3 마스크를 이용한 사진 및 제 1 식각 공정으로 제 2 층간 절연막(24)을 패터닝하여 트랜지스터 영역(T)의 제 1 층간 절연막(22)을 노출시키는 제 1 개구부(22a)와 캐패시터 영역(C)의 제 2 층간 절연막(24)의 일부만 제거된 제 2 개구부(22b)를 형성한다. 캐패시터 영역(C)의 제 2 층간 절연막(24)은 제 2 개구부(22b)에 의해 단차를 갖는다.
제 1 개구부(22a)는 소스 영역(15a) 및 드레인 영역(15b)에 대응하는 영역에 위치하고, 제 2 개구부(22b)는 하부 전극(20)에 대응하여 위치한다. 여기서, 제 3 마스크로 하프톤 마스크가 이용되므로 트랜지스터 영역(T)의 제 1 층간 절연막(22)은 노출되지만 캐패시터 영역(C)의 제 1 층간 절연막(22)은 노출되지 않는다.
이 때, 제 2 개구부(22b) 하부의 남겨지는 제 2 층간 절연막(24)의 두께가 500 Å 미만인 경우 추후 식각 공정에서 노출되는 제 1 층간 절연막(22)의 면적이 변화되기 쉽고, 남겨지는 제 2 층간 절연막(24)의 두께가 1000 Å를 초과하는 경우 제 2 층간 절연막(24)이 완전히 제거되지 않아 정전 용량이 낮아질 수 있다. 그러므로 남겨지는 제 2 층간 절연막(24)의 두께는 500 Å 이상 1000 Å 이하가 되도록 한다.
도 3f를 참조하면, 제 2 식각 공정으로 트랜지스터 영역(T)의 노출된 제 1 층간 절연막(22)을 제거하여 제 1 콘택홀(23a) 및 제 2 콘택홀(23b)을 형성한다. 동시에, 캐패시터 영역(C)의 남겨진 제 2 층간 절연막(24)을 제거하여 제 3 콘택홀(23c)을 형성한다.
제 1 콘택홀(23a)은 활성층(14)의 소스 영역(15a)을 노출시키고 제 2 콘택홀(23b)은 활성층(14)의 드레인 영역(15b)을 노출시킨다. 제 3 콘택홀(23c)은 캐패시터 영역(C)의 하부 전극(20)에 대응되는 제 1 층간 절연막(22)을 노출시킨다.
본 발명의 실시예들은 콘택홀 형성 시 층간 절연막(23)을 두 번의 식각 공정으로 제거하므로 콘택홀들에 의해 노출되는 층을 정밀하게 제어할 수 있다. 특히, 캐패시터의 상부 전극이 형성될 제 3 콘택홀(23c)의 면적을 용이하게 조절하여 제 3 콘택홀(23c)의 면적이 과도하게 증가되는 것을 방지할 수 있으므로 개구율 저하를 방지할 수 있다.
또한, 본 발명의 실시예들은 층간 절연막(23)으로 무기 절연 물질을 포함하는 제 1 층간 절연막(22) 외에 유기 절연 물질을 포함하는 제 2 층간 절연막(24)의 적층 구조를 이용하여 서브 화소 내 층들의 단차를 방지할 수 있다.
도 3g를 참조하면, 제 1 콘택홀(23a), 제 2 콘택홀(23b) 및 제 3 콘택홀(23c) 각각을 매립시키는 소스 전극(26), 드레인 전극(27) 및 상부 전극(28)을 형성한다. 소스 전극(26), 드레인 전극(27) 및 상부 전극(28)은 제 2 도전 물질(미도시)을 층간 절연막(23) 상에 형성한 후 제 4 마스크를 이용한 사진 및 식각 공정으로 제 2 도전 물질을 패터닝하여 형성된다.
상부 전극(28)의 면적을 하부 전극(20)의 면적보다 크게 하여 캐패시터의 용량을 일정하게 유지하거나 캐패시터의 용량 조절을 용이하게 할 수 있고, 원하는 캐패시터 특성 및 산포를 얻을 수 있다. 이 때, 상부 전극(28)은 제 2 층간 절연막(24)을 관통하여 하부 전극(20)과 중첩되도록 제 1 층간 절연막(22) 상에 위치한다.
소스 전극(26), 드레인 전극(27) 및 상부 전극(28)으로는 금속 또는 금속 합금을 이용할 수 있으며, 예로는 몰리브덴(Mo) 또는 몰리브덴 텅스텐(MoW)을 이용할 수 있다. 소스 전극(26)은 활성층(14)의 소소 영역(15a)과 연결되고 드레인 전극(27)은 활성층(14)의 드레인 영역(15b)과 연결된다.
도 3h를 참조하면, 소스 전극(26) 및 드레인 전극(27)이 형성된 기판(10) 상에 패시베이션막(30)을 형성한 후 제 5 마스크를 이용한 사진 및 식각 공정으로 제 4 콘택홀(30a)를 형성한다. 이 때, 제 4 콘택홀(30a)에 의해 소스 전극(26)이 노출된다.
패시베이션막(30)은 PECVD, 스핀코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 제 1 층간 절연막(22)과 같은 무기 절연 물질로 형성되거나, 제 2 층간 절연막(24)과 같은 유기 절연 물질로 형성될 수 있다. 패시베이션막(30)은 제 2 층간 절연막(24)의 두께에 따라 생략되거나 얇게 형성될 수 있다.
도 3i를 참조하면, 제 3 도전 물질을 형성한 후 제 6 마스크를 이용한 사진 및 식각 공정으로 화소 영역(P)에 전극(32)을 형성한다. 전극(32)은 소스 전극(26) 또는 드레인 전극(27)과 전기적으로 연결된다. 본 발명의 실시예에 따른 표시 장치가 액정 표시 장치의 경우 전극(32)은 화소 전극과 대응한다. 이와 다르게, 본 발명의 실시예에 따른 표시 장치가 유기 발광 표시 장치인 경우 전극(32)은 애노드 또는 캐소드와 대응한다.
상술한 바와 같이 본 발명의 실시예는 캐패시터를 이루는 전극으로 트랜지스터의 게이트 전극 및 소스/드레인 전극을 이용하므로 불순물 이온 주입 공정을 생략할 수 있고, 불순물 이온 주입에 따른 별도의 적층 마스크 및 공정 단계를 추가하지 않아 제조 비용을 저하시키고 공정을 단순화시킬 수 있다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 실시예들을 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 기판 12: 버퍼층
14: 활성층 16: 게이트 절연막
19: 게이트 전극 20: 하부 전극
22: 제 1 층간 절연막 24: 제 2 층간 절연막
28: 상부 전극 30: 패시베이션막
14: 활성층 16: 게이트 절연막
19: 게이트 전극 20: 하부 전극
22: 제 1 층간 절연막 24: 제 2 층간 절연막
28: 상부 전극 30: 패시베이션막
Claims (25)
- 화소 영역, 트랜지스터 영역 및 캐패시터 영역을 갖는 기판;
상기 기판의 상기 트랜지스터 영역에 위치하며, 상기 기판 상에 게이트 절연막을 사이에 두고 위치하는 활성층과, 게이트 전극과, 상기 게이트 전극과 소스 전극 및 드레인 전극 사이에 위치하는 제 1 층간 절연막 및 제 2 층간 절연막을 포함하는 트랜지스터; 및
상기 기판의 상기 캐패시터 영역에 위치하며, 상기 기판 상에 위치하는 하부 전극 및 상기 제 1 층간 절연막을 사이에 두고 상기 하부 전극과 중첩되어 위치하는 상부 전극을 포함하는 캐패시터를 포함하며,
상기 하부 전극의 면적은 상기 상부 전극의 면적보다 작은 표시 장치. - 제 1 항에 있어서, 상기 제 1 층간 절연막은 무기 절연 물질로 형성되고,
상기 제 2 층간 절연막은 유기 절연 물질로 형성되는 표시 장치. - 제 1 항에 있어서, 상기 하부 전극은 상기 게이트 전극과 동일한 물질로 형성되고,
상기 상부 전극은 상기 소스 전극 및 드레인 전극과 동일한 물질로 형성되는 표시 장치. - 제 1 항에 있어서, 상기 상부 전극은 상기 제 2 층간 절연막을 관통하여 상기 제 1 층간 절연막 상에 위치하는 표시 장치.
- 제 1 항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 게이트 절연막, 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막을 관통하여 상기 활성층과 연결되는 표시 장치.
- 제 1 항에 있어서, 상기 소스 전극, 상기 드레인 전극 및 상기 상부 전극이 형성된 상기 제 2 층간 절연막 상에 패시베이션막을 더 포함하는 표시 장치.
- 제 6 항에 있어서, 상기 패시베이션막은 상기 제 2 층간 절연막과 동일한 물질로 형성되는 표시 장치.
- 제 1 항에 있어서, 상기 캐패시터 영역의 상기 기판과 상기 게이트 절연막 사이의 상기 하부 전극에 대응하는 영역에 위치하는 반도체층을 더 포함하는 표시 장치.
- 화소 영역, 트랜지스터 영역 및 캐패시터 영역을 갖는 기판의 상기 트랜지스터 영역에 활성층을 형성하는 단계;
상기 활성층이 형성된 상기 기판 전면에 게이트 절연막을 형성하는 단계;
상기 트랜지스터 영역의 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 캐패시터 영역에 하부 전극을 형성하는 단계;
상기 게이트 전극과 상기 하부 전극이 형성된 상기 기판 상에 제 1 층간 절연막을 형성하는 단계;
상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계;
제 1 식각 공정을 수행하여 상기 트랜지스터 영역의 상기 제 2 층간 절연막을 제거하고, 상기 캐패시터 영역의 상기 제 2 층간 절연막의 일부만 식각하여 일부는 남기는 단계;
제 2 식각 공정을 수행하여 상기 트랜지스터 영역의 상기 제 1 층간 절연막을 제거하여 상기 활성층을 노출시키고, 상기 캐패시터 영역의 남겨진 상기 제 2 층간 절연막을 제거하여 상기 트랜지스터 영역의 상기 제 1 층간 절연막을 노출시키는 단계; 및
노출된 상기 활성층에 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성함과 동시에 상기 트랜지스터 영역의 노출된 상기 제 1 층간 절연막 상에 상부 전극을 형성하는 단계를 포함하고,
상기 하부 전극의 면적을 상기 상부 전극의 면적보다 작게 형성하는 표시 장치의 제조 방법. - 제 9 항에 있어서, 상기 제 1 층간 절연막을 무기 절연 물질로 형성하고,
상기 제 2 층간 절연막을 유기 절연 물질로 형성하는 표시 장치의 제조 방법. - 제 9 항에 있어서, 상기 제 1 식각 공정 시에 상기 남겨진 제 2 층간 절연막의 두께를 500 Å 이상 1000 Å 이하로 형성하는 표시 장치의 제조 방법.
- 제 9 항에 있어서, 상기 제 2 층간 절연막의 두께를 상기 제 1 층간 절연막의 두께보다 두껍게 형성하는 표시 장치의 제조 방법.
- 제 9 항에 있어서, 상기 하부 전극을 상기 게이트 전극과 동일한 물질로 형성하고,
상기 상부 전극을 상기 소스 전극 및 드레인 전극과 동일한 물질로 형성하는 표시 장치의 제조 방법. - 제 9 항에 있어서, 상기 소스 전극 및 상기 드레인 전극을 상기 게이트 절연막, 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막을 관통하여 상기 활성층에 전기적으로 연결되도록 형성하고,
상부 전극을 상기 제 2 층간 절연막을 관통하여 상기 제 1 층간 절연막 상에 형성하는 표시 장치의 제조 방법. - 제 9 항에 있어서, 상기 소스 전극, 상기 드레인 전극 및 상기 상부 전극이 형성된 상기 기판 상에 패시베이션막을 형성하는 단계와,
상기 패시베이션막을 관통하여 상기 소스 전극과 전기적으로 연결되는 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법. - 제 15 항에 있어서, 상기 패시베이션막을 상기 제 2 층간 절연막과 동일 물질로 형성하는 표시 장치의 제조 방법.
- 제 9 항에 있어서, 상기 트랜지스터 영역에 상기 활성층을 형성하는 단계 시에 상기 기판의 상기 캐패시터 영역에 반도체층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
- 화소 영역, 트랜지스터 영역 및 캐패시터 영역을 갖는 기판의 상기 트랜지스터 영역에 트랜지스터를 형성하고 상기 캐패시터 영역에 층간 절연막을 사이에 두고 하부 전극과 상부 전극을 포함하는 캐패시터를 형성하는 단계;
상기 트랜지스터 및 상기 캐패시터 상에 패시베이션막을 형성하는 단계; 및
상기 패시베이션막 상에 상기 트랜지스터와 전기적으로 연결되는 전극을 형성하는 단계를 포함하고,
상기 하부 전극의 면적을 상기 상부 전극의 면적보다 작게 형성하는 표시 장치의 제조 방법. - 제 18 항에 있어서, 상기 층간 절연막을 무기 절연 물질로 형성하는 표시 장치의 제조 방법.
- 제 18 항에 있어서, 상기 하부 전극을 상기 트랜지스터의 게이트 전극과 동일 물질로 형성하고,
상기 상부 전극을 상기 트랜지스터의 소스 전극 및 드레인 전극과 동일 물질로 형성하는 표시 장치의 제조 방법. - 제 18 항에 있어서, 상기 트랜지스터를 형성하는 단계는,
상기 기판의 상기 트랜지스터 영역에 활성층을 형성하는 단계와,
상기 활성층 상에 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와,
상기 게이트 전극 상에 무기 절연 물질을 형성하는 단계와,
상기 무기 절연 물질 상에 유기 절연 물질을 형성하는 단계와,
상기 게이트 절연막, 상기 무기 절연 물질 및 상기 유기 절연 물질을 관통하여 상기 활성층과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법. - 제 18 항에 있어서, 상기 캐패시터를 형성하는 단계는,
상기 기판의 상기 캐패시터 영역에 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막 상에 상기 하부 전극을 형성하는 단계와,
상기 하부 전극 상에 무기 절연 물질을 형성하는 단계와,
상기 무기 절연 물질 상에 단차를 갖는 유기 절연 물질을 형성하는 단계와,
상기 하부 전극 상에 대응되는 영역의 상기 단차를 유기 절연 물질을 제거하는 단계 및
상기 무기 절연 물질 상에 상기 상부 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법. - 제 22 항에 있어서, 상기 하부 전극 상에 대응되는 영역의 상기 유기 절연 물질의 두께를 500 Å 이상 1000 Å 이하로 형성하는 표시 장치의 제조 방법.
- 제 22 항에 있어서, 상기 패시베이션막을 상기 유기 절연 물질과 동일한 물질로 형성하는 표시 장치의 제조 방법.
- 제 22 항에 있어서, 상기 게이트 절연막을 형성하는 단계 전에 상기 기판의 캐패시터 영역에 반도체층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
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| KR1020100041391A KR20110121890A (ko) | 2010-05-03 | 2010-05-03 | 표시 장치 및 그의 제조 방법 |
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