KR20080053541A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

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Abstract

개구율을 향상시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법이 개시되어 있다. 박막 트랜지스터 기판은 게이트 배선, 커패시터 유전층, 게이트 절연막, 액티브 패턴 및 데이터 배선을 포함한다. 게이트 배선은 기판 상에 형성되며, 게이트 전극, 하부 스토리지 전극 및 게이트 금속 패드를 포함한다. 커패시터 유전층은 하부 스토리지 전극의 상면에 형성된다. 게이트 절연막은 게이트 배선 및 커패시터 유전층이 형성된 기판 상에 형성된다. 액티브 패턴은 게이트 전극 영역 및 게이트 금속 패드 영역에 각각 대응하여 게이트 절연막 상에 형성되는 액티브층 및 더미 액티브층을 포함한다. 데이터 배선은 액티브층 상에 서로 이격되도록 형성되는 소오스 전극 및 드레인 전극, 게이트 절연막에 형성된 제1 콘택 홀을 통해 커패시터 유전층 상면에 배치되는 상부 스토리지 전극, 및 게이트 절연막 및 더미 액티브층에 형성된 제2 콘택 홀을 통해 게이트 금속 패드와 직접 연결되는 데이터 금속 패드를 포함한다. 따라서, 박막 트랜지스터의 특성에 영향을 미치지 않으면서 개구율을 향상시킬 수 있다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터부, 스토리지 커패시터부 및 패드부의 단면을 나타낸 단면도이다.
도 3 내지 도 15는 도 2에 도시된 박막 트랜지스터 기판의 제조 과정을 나타낸 공정도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 박막 트랜지스터 기판 220 : 게이트 전극
230 : 하부 스토리지 전극 300 : 커패시터 유전층
400 : 게이트 절연막 500 : 액티브층
620 : 소오스 전극 630 : 드레인 전극
640 : 상부 스토리지 전극 700 : 보호막
750 : 유기막 800 : 화소 전극
900 : 패드부 910 : 게이트 금속 패드
920 : 데이터 금속 패드 930 : 패드 전극
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 개구율을 향상시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 영상을 표시하는 표시장치의 하나인 액정표시장치는 박막 트랜지스터(Thin Film Transistor : TFT) 기판, 박막 트랜지스터 기판과 대향하도록 결합된 컬러필터(Color Filter) 기판 및 두 기판 사이에 배치된 액정층을 포함한다.
박막 트랜지스터 기판은 다수의 화소들을 독립적으로 구동시키기 위하여, 각 화소에 형성되는 박막 트랜지스터부 및 스토리지 커패시터부를 포함한다.
휴대용 액정표시장치의 경우, 상대적으로 적은 면적으로 고해상도를 구현해야하기 때문에, 개구율을 증가시키는 것이 제품의 성능에 중요한 영향을 미치게 된다. 박막 트랜지스터 기판에서 개구율에 가장 크게 영향을 미치는 요소로는 스토리지 커패시터부의 면적과 미세 배선의 적용 여부 등이 있다.
특히, 스토리지 커패시터부의 면적을 감소시키는 방법으로는, 게이트 절연막의 두께를 감소시키는 방법과, 게이트 절연막으로 산화 실리콘(SiO2) 및 질화 실리콘(SiNx)의 이중막(SiO2/SiNx)을 사용하는 방법 등이 있다.
그러나, 게이트 절연막의 두께를 너무 감소시킬 경우 신뢰성 및 정전기에 취약하게 되는 문제가 발생되며, 이중막(SiO2/SiNx) 구조의 게이트 절연막을 사용할 경우 스토리지 커패시터의 용량은 크게 증가시킬 수 있으나 박막 트랜지스터의 채널 하부에 산화 실리콘(SiO2)가 잔존하게 되어 박막 트랜지스터의 특성 저하를 유발하는 문제점이 발생된다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 박막 트랜지스터의 특성에 영향을 미치지 않으면서 개구율을 향상시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공한다.
본 발명의 일 특징에 따른 박막 트랜지스터 기판은 게이트 배선, 커패시터 유전층, 게이트 절연막, 액티브 패턴, 데이터 배선, 보호막 및 화소 전극을 포함한다. 상기 게이트 배선은 기판 상에 형성되며, 게이트 전극, 하부 스토리지 전극 및 게이트 금속 패드를 포함한다. 상기 커패시터 유전층은 상기 하부 스토리지 전극의 상면에 형성된다. 상기 게이트 절연막은 상기 게이트 배선 및 상기 커패시터 유전층이 형성된 상기 기판 상에 형성된다. 상기 액티브 패턴은 상기 게이트 전극 영역 및 상기 게이트 금속 패드 영역에 각각 대응하여 상기 게이트 절연막 상에 형성되는 액트브층 및 더미 액티브층을 포함한다. 상기 데이터 배선은 상기 액티브층 상에 서로 이격되도록 형성되는 소오스 전극 및 드레인 전극, 상기 게이트 절연막에 형성된 제1 콘택 홀을 통해 상기 커패시터 유전층 상면에 배치되는 상부 스토리지 전극, 및 상기 게이트 절연막 및 상기 더미 액티브층에 형성된 제2 콘택 홀을 통해 상기 데이터 금속 패드와 직접 연결되는 데이터 금속 패드를 포함한다. 상기 보호막은 상기 데이터 배선이 형성된 상기 기판 상에 형성된다. 상기 화소 전극은 상기 보호막 상에 형성되어 상기 드레인 전극과 전기적으로 연결된다.
상기 커패시터 유전층은 산화 실리콘(SiO2)으로 형성되며, 약 500Å ~ 1000Å의 두께로 형성된다.
본 발명의 일 특징에 따른 박막 트랜지스터 기판의 제조 방법에 따르면, 박막 트랜지스터 기판의 제조를 위하여, 기판 상에 게이트 전극 및 하부 스토리지 전극을 포함하는 게이트 배선과, 상기 하부 스토리지 전극 상에 배치되는 커패시터 유전층을 한번의 마스크 공정을 통하여 형성한다. 이후, 상기 게이트 배선 및 상기 커패시터 유전층이 형성된 상기 기판 상에, 상기 커패시터 유전층 영역에 제1 콘택 홀이 형성된 게이트 절연막과, 상기 게이트 전극을 커버하도록 상기 게이트 절연막 상에 배치되는 액티브층을 형성한다. 이후, 상기 액티브층 상에 서로 이격되도록 배치되는 소오스 전극 및 드레인 전극과, 상기 제1 콘택 홀 영역에서 상기 커패시터 유전층의 상면에 배치되는 상부 스토리지 전극을 포함하는 데이터 배선을 형성한다. 이후, 상기 데이터 배선이 형성된 상기 기판 상에 보호막을 형성한다. 이후, 상기 보호막 상에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성한다.
상기 게이트 배선 및 상기 커패시터 유전층을 형성하는 공정은, 상기 기판 상에 게이트용 금속막 및 커패시터용 유전막을 순차적으로 증착하는 공정, 상기 커패시터 유전층 영역이 상기 게이트 전극 영역보다 상대적으로 두꺼운 두께를 갖는 제1 포토레지스트 패턴을 상기 커패시터용 유전막 상에 형성하는 공정, 상기 제1 포토레지스트 패턴을 이용하여 상기 게이트용 금속막 및 상기 커패시터용 유전막을 식각하는 공정, 상기 제1 포토레지스트 패턴을 에치 백시키는 공정, 에치 백된 상기 제1 포토레지스트 패턴을 이용하여 상기 커패시터용 유전막을 식각하여 상기 커패시트 유전층을 형성하는 공정, 및 상기 제1 포토레지스트 패턴을 제거하는 공정을 포함한다.
상기 게이트 절연막 및 상기 액티브층을 형성하는 공정은, 일 실시예로, 상기 게이트 배선 및 상기 커패시터 유전층이 형성된 상기 기판 상에, 상기 게이트 절연막, 비정질 실리콘막 및 n+ 비정질 실리콘막을 순차적으로 증착하는 공정, 상기 비정질 실리콘막 및 상기 n+ 비정질 실리콘막을 패터닝하여 상기 액티브층을 형성하는 공정, 및 상기 게이트 절연막의 상기 제1 콘택 홀을 형성하는 공정을 포함할 수 있다.
상기 게이트 절연막 및 상기 액티브층을 형성하는 공정은, 다른 실시예로, 상기 게이트 배선 및 상기 커패시터 유전층이 형성된 상기 기판 상에, 상기 게이트 절연막, 비정질 실리콘막 및 n+ 비정질 실리콘막을 순차적으로 증착하는 공정, 상기 커패시터 유전층 영역이 개구되고, 상기 액티브층 영역이 다른 영역보다 상대적으로 두꺼운 두께를 갖는 제2 포토레지스트 패턴을 상기 n+ 비정질 실리콘막 상에 형성하는 공정, 상기 제2 포토레지스트 패턴을 이용하여 상기 커패시터 유전층 영역의 상기 n+ 비정질 실리콘막, 상기 비정질 실리콘막 및 상기 게이트 절연막을 식각하여 상기 제1 콘택 홀을 형성하는 공정, 상기 제2 포토레지스트 패턴을 에치 백시키는 공정, 에치 백된 상기 제2 포토레지스트 패턴을 이용하여 상기 n+ 비정질 실리콘막 및 상기 비정질 실리콘막을 식각하여 상기 액티브층을 형성하는 공정, 및 상기 제2 포토레지스트 패턴을 제거하는 공정을 포함할 수 있다.
상기 박막 트랜지스터 기판의 제조 방법은 구동 칩과의 연결을 위한 패드부를 형성하는 공정을 더 포함할 수 있다. 상기 패드부를 형성하는 공정은, 상기 게이트 배선과 동시에, 게이트 금속 패드를 형성하는 공정, 상기 게이트 절연막의 상기 제1 콘택 홀과 동시에, 상기 게이트 금속 패드 영역의 제2 콘택 홀을 형성하는 공정, 상기 데이터 배선과 동시에, 상기 제2 콘택 홀을 통해 상기 게이트 금속 패드와 직접 연결되는 데이터 금속 패드를 형성하는 공정, 및 상기 화소 전극과 동시에, 상기 데이터 금속 패드와 직접 연결되는 패드 전극을 형성하는 공정을 포함할 수 있다.
이러한 박막 트랜지스터 기판 및 이의 제조 방법에 따르면, 박막 트랜지스터의 특성에 영향을 미치지 않으면서 개구율을 향상시킬 수 있다. 또한, 게이트 금속 패드와 데이터 금속 패드의 직접적인 연결을 위하여 게이트 절연막을 개구시킬 때, 게이트 절연막의 커패시터 유전층 영역을 동시에 개구시킴으로써, 추가적인 마스크 공정을 제거하여 원가를 절감하고 생산성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이며, 도 2는 도 1에 도시된 박막 트랜지스터부, 스토리지 커패시터부 및 패드부의 단면을 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 게이트 배선(200), 커패시터 유전층(300), 게이트 절연막(400), 액티브층(500) 및 데이터 배선(600)을 포함한다.
게이트 배선(200)은 기판(110) 상에 형성되며, 게이트 라인(210), 게이트 전극(220) 및 하부 스토리지 전극(230)을 포함한다.
기판(110)은 투명한 절연성 물질로 형성된다. 예를 들어, 기판(110)은 투명한 유리 또는 플라스틱으로 형성된다.
게이트 배선(200)은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 게이트 배선(200)은 물리적 성질이 다른 2개 이상의 금속층으로 형성될 수 있다. 예를 들어, 게이트 배선(200)은 저저항 배선을 위하여, 알루미늄(Al)과 몰리브덴(Mo)이 적층된 Al/Mo 2층막 구조로 형성될 수 있다.
게이트 라인(210)은 예를 들어, 가로 방향으로 연장되어 각 화소(P)의 상측 및 하측을 정의한다.
게이트 전극(220)은 게이트 라인(210)과 연결되며, 각 화소(P)에 형성되는 박막 트랜지스터부(TFT)의 게이트 단자를 구성한다.
하부 스토리지 전극(230)은 게이트 라인(210) 및 게이트 전극(220)과 절연되게 형성된다. 하부 스토리지 전극(230)은 각 화소(P)에 형성되는 스토리지 커패시 터부(Cst)의 하부 단자를 구성한다. 하부 스토리지 전극(230)은 스토리지 커패시터부(Cst)의 정전 용량을 증가시키기 위하여, 상부 스토리지 전극(640) 뿐만 아니라, 데이터 라인(610)과도 중첩되도록 형성되는 것이 바람직하다. 예를 들어, 하부 스토리지 전극(230)에는 공통 전압(Vcom)이 인가된다.
커패시터 유전층(300)은 하부 스토리지 전극(230)의 상면에 형성된다. 커패시터 유전층(300)은 하부 스토리지 전극(230)과 상부 스토리지 전극(640) 사이에 배치되어 스토리지 커패시터부(Cst)를 형성한다.
커패시터 유전층(300)은 스토리지 커패시터부(Cst)의 정전 용량을 증가시키기 위하여 예를 들어, 질화 실리콘(SiNx)보다 유전율이 높은 산화 실리콘(SiO2)으로 형성된다. 또한, 커패시터 유전층(300)은 스토리지 커패시터부(Cst)의 정전 용량을 증가시키기 위하여, 게이트 절연막(400)보다 얇은 약 1000Å 이하의 두께로 형성된다. 예를 들어, 커패시터 유전층(300)은 약 500Å ~ 1000Å의 두께로 형성된다.
게이트 절연막(400)은 게이트 배선(200) 및 커패시터 유전층(300)이 형성된 기판(110) 상에 형성된다. 게이트 절연막(400)은 게이트 배선(200)을 보호하고 절연시키기 위한 절연막으로써, 예를 들어, 질화 실리콘(SiNx)으로 형성된다. 게이트 절연막(400)은 커패시터 유전층(300)보다 두께운 두께로 형성된다. 예를 들어, 게이트 절연막(400)은 약 4000Å ~ 4500Å의 두께로 형성된다.
게이트 절연막(400)에는 커패시터 유전층(300) 영역을 노출시키기 위한 제1 콘택 홀(410)이 형성된다.
액티브층(500)은 게이트 전극(220)을 커버하도록 게이트 절연막(400) 상에 형성된다. 액티브층(500)은 반도체층(510) 및 오믹 콘택층(520)을 포함할 수 있다. 예를 들어, 반도체층(510)은 비정질 실리콘(amorphous Silicon : 이하, a-Si)으로 형성되며, 오믹 콘택층(520)은 n형 불순물이 고농도로 도핑된 비정질 실리콘(이하, n+a-Si)으로 형성된다.
데이터 배선(600)은 게이트 절연막(400) 및 액티브층(500)이 형성된 기판(110) 상에 형성된다. 데이터 배선(600)은 데이터 라인(610), 소오스 전극(620) 및 드레인 전극(630)과, 상부 스토리지 전극(640)을 포함한다.
데이터 배선(600)은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 데이터 배선(600)은 물리적 성질이 다른 2개 이상의 금속층으로 형성될 수 있다. 예를 들어, 데이터 배선(600)은 저저항 배선을 위하여, 몰리브덴(Mo), 알루미늄(Al), 몰리브덴(Mo)이 연속적으로 적층된 Mo/Al/Mo 삼층막 구조로 형성될 수 있다.
데이터 라인(610)은 게이트 라인(210)과 교차되도록 예를 들어, 세로 방향으로 연장되어 각 화소(P)의 좌측 및 우측을 정의한다.
소오스 전극(620) 및 드레인 전극(630)은 박막 트랜지스터부(TFT)의 채널(channel)을 형성하기 위하여, 액티브층(500) 상에 서로 이격되도록 형성된다. 소오스 전극(620)은 데이터 라인(610)과 연결되며, 박막 트랜지스터부(TFT)의 소오스 단자를 구성한다. 드레인 전극(630)은 소오스 전극(620)과 이격되도록 형성되 어 박막 트랜지스터부(TFT)의 드레인 단자를 구성한다.
상부 스토리지 전극(640)은 박막 트랜지스터부(TFT)의 드레인 전극(630)과 연결되며, 하부 스토리지 전극(230)과 중첩되게 형성된다. 상부 스토리지 전극(640)은 게이트 절연막(400)의 제1 콘택 홀(410) 영역에서 커패시터 유전층(300)의 상면에 배치되어 스토리지 커패시터부(Cst)의 상부 단자를 구성한다.
이와 같이, 스토리지 커패시터부(Cst)는 하부 스토리지 전극(230)과 상부 스토리지 전극(640) 사이에, 질화 실리콘(SiNx)으로 형성된 게이트 절연막(400)보다 유전율이 높은 산화 실리콘(SiO2)으로 형성된 커패시터 유전층(300)이 배치되며, 커패시터 유전층(300)은 게이트 절연막(400)보다 얇은 두께로 형성된 구조를 갖기 때문에, 정전 용량이 크게 증가하게 된다. 따라서, 정전 용량이 증가되는 만큼 스토리지 커패시터부(Cst)의 면적을 감소시켜 개구율을 향상시킬 수 있다.
박막 트랜지스터 기판(100)은 데이터 배선(600)이 형성된 기판(110) 상에 형성되는 보호막(700)을 더 포함할 수 있다. 보호막(700)은 박막 트랜지스터부(TFT) 및 스토리지 커패시터부(Cst)를 보호하고 절연시키기 위한 절연막으로서, 예를 들어, 질화 실리콘(SiNx)으로 형성되며, 약 1500Å ~ 2000Å의 두께로 형성된다.
박막 트랜지스터 기판(100)은 보호막(700) 상에 형성되는 유기막(750)을 더 포함할 수 있다. 유기막(750)은 박막 트랜지스터 기판(100)의 평탄화를 위하여 보호막(700) 상에 형성된다.
박막 트랜지스터 기판(100)은 각 화소(P)에 대응하여 보호막(700) 또는 유기막(750) 상에 형성되는 화소 전극(800)을 더 포함할 수 있다. 화소 전극(800)은 광이 투과될 수 있는 투명한 도전성 물질로 이루어진다. 예를 들어, 화소 전극(800)은 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 또는 인듐 틴 옥사이드(Indium Tin Oxide : ITO)로 형성된다.
화소 전극(800)은 보호막(700) 및 유기막(750)에 형성된 제3 콘택 홀(760)을 통해 드레인 전극(630)과 전기적으로 연결된다.
따라서, 박막 트랜지스터부(TFT)는 게이트 라인(210)을 통해 인가되는 게이트 전압에 반응하여 데이터 라인(610)을 통해 인가되는 데이터 전압을 화소 전극(800)에 인가하고, 스토리지 커패시터부(Cst)는 박막 트랜지스터부(TFT)를 통해 화소 전극(800)에 인가된 데이터 전압을 한 프레임 동안 유지시킨다.
한편, 박막 트랜지스터 기판(100)은 박막 트랜지스터 기판(100)의 구동을 위한 구동 칩이 연결되는 패드부(900)를 더 포함할 수 있다.
패드부(900)는 게이트 배선(200)과 동일한 층에 형성되는 게이트 금속 패드(910) 및 데이터 배선(600)과 동일한 층에 형성되는 데이터 금속 패드(920)를 포함한다. 또한, 패드부(900)는 액티브층(500)과 동일한 층에 형성되는 더미 액티브층(570)을 포함할 수 있다.
데이터 금속 패드(920)는 게이트 절연막(400) 및 더미 액티브층(570)에 형성된 제2 콘택 홀(420)을 통해 게이트 금속 패드(910)와 직접 연결된다. 이와 같이, 데이터 금속 패드(920)를 게이트 금속 패드(910)에 직접 연결함으로써, 연결 신뢰성을 향상시킬 수 있다.
패드부(900)는 화소 전극(800)과 동일한 층에 형성되는 패드 전극(930)을 더 포함한다. 패드 전극(930)은 보호막(700) 및 유기막(750)에 형성된 제4 콘택 홀(770)을 통해 데이터 금속 패드(920)와 직접 연결된다.
이하, 도 1 및 도 2에 도시된 박막 트랜지스터 기판의 제조 방법에 대하여 설명하기로 한다.
도 3 내지 도 15는 도 2에 도시된 박막 트랜지스터 기판의 제조 과정을 나타낸 공정도들이다.
도 2에서, 기판(110) 상에 형성되는 게이트 전극(220) 및 하부 스토리지 전극(230)을 포함하는 게이트 배선(200)과, 하부 스토리지 전극(230)의 상면에 배치되는 커패시터 유전층(300)은 한번의 마스크 공정을 통해 형성된다.
도 3 내지 도 7은 게이트 배선 및 커패시터 유전층의 제조 과정을 나타낸 공정도들이다.
도 2 및 도 3을 참조하면, 기판(110) 상에 게이트용 금속막(250) 및 커패시터용 유전막(310)을 순차적으로 적층한다. 예를 들어, 게이트용 금속막(250)은 스퍼터링(sputtering) 공정을 통해 형성되며, 커패시터용 유전막(310)은 화학기상증착(chemical vapor deposition : 이하, CVD) 공정을 통해 형성된다.
게이트용 금속막(250)은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 네오디뮴(Nd), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 게이트용 금속막(250)은 물리적 성질이 다른 2개 이상의 금속층으로 형성될 수 있다. 예를 들어, 게이트용 금속막(250)은 저저항 배선을 위하여, 알루미늄(Al)과 몰리브덴(Mo)이 적층된 Al/Mo 2층막 구조로 형성될 수 있다.
커패시터용 유전막(310)은 스토리지 커패시터부(Cst)의 정전 용량을 증가시기키 위하여, 예를 들어, 산화 실리콘(SiO2)으로 형성되며, 약 500Å ~ 1000Å의 두께로 형성된다.
다음 도 2 및 도 4를 참조하면, 커패시터용 유전막(310) 상에 제1 포토레지스트 패턴(RP1)을 형성한다. 제1 포토레지스트 패턴(PR1)은 커패시터 유전층(300) 영역이 게이트 전극(220) 영역보다 상대적으로 두께운 두께를 갖도록 형성된다. 이와 같은 제1 포토레지스트 패턴(PR1)은 슬릿(slit) 마스크 또는 하프 톤(half tone) 마스크를 이용한 한번의 마스크 공정을 통해 형성된다.
한편, 제1 포토레지스트 패턴(PR1)은 게이트 금속 패드(910) 영역에도 형성된다. 이때, 게이트 금속 패드(910) 영역에 형성되는 제1 포토레지스트 패턴(PR1)의 두께는 게이트 전극(220) 영역에 형성되는 제1 포토레지스트 패턴(PR1)의 두께와 동일하다.
다음 도 4 및 도 5를 참조하면, 제1 포토레지스트 패턴(PR1)을 식각 마스크로 이용하여 커패시터용 유전막(310)과 게이트용 금속막(250)을 1차 식각한다. 이러한 1차 식각을 통해, 게이트 전극(220) 및 하부 스토리지 전극(230)을 포함하는 게이트 배선(200)이 형성된다. 또한, 1차 식각을 통해, 게이트 배선(200)과 동시에 게이트 금속 패드(910)가 형성된다.
다음 도 6을 참조하면, 제1 포토레지스트 패턴(PR1)을 일정한 두께만큼 감소 시키는 에치 백(etch back) 공정을 진행한다. 이러한 제1 포토레지스트 패턴(PR1)의 에치 백 공정을 통해, 게이트 전극(220) 영역 및 게이트 금속 패드(910) 영역의 제1 포토레지스트 패턴(PR1)은 제거되고, 하부 스토리지 전극(230) 영역의 제1 포토레지스트 패턴(PR1)은 두께가 감소된 상태로 잔존하게 된다.
다음 도 6 및 도 7을 참조하면, 에치 백된 제1 포토레지스트 패턴(PR1)을 식각 마스크로 이용하여 커패시터용 유전막(310)을 2차 식각한다. 이러한 2차 식각을 통해, 게이트 전극(220) 영역 및 게이트 금속 패드(910) 영역의 커패시터용 유전막(310)은 제거되고, 하부 스토리지 전극(230) 영역의 커패시터용 유전막(310)만이 남게되어 커패시터 유전층(300)을 형성하게 된다.
이후, 커패시터 유전층(300) 상에 잔존하는 제1 포토레지스트 패턴(PR1)을 제거한다.
이와 같이, 게이트 전극(220) 및 하부 스토리지 전극(230)을 포함하는 게이트 배선(200)과 커패시터 유전층(300)을 한번의 마스크 공정을 통해 형성하게 되면, 커패시터 유전층(300)이 하부 스토리지 전극(230)의 상면에 셀프 얼라인(self align)된다. 또한, 게이트용 금속막(250)의 1차 식각시에, 도 5에 도시된 바와 같이 커패시터 유전층(300)의 하부로 언더 컷(under cut)이 발생되나, 커패시터용 유전막(310)의 2차 식각시에, 커패시터 유전층(300)이 측면 식각되어 하부 스토리지 전극(230)의 면적과 일치하거나 작게 형성된다.
이후, 게이트 배선(200), 커패시터 유전층(300) 및 게이트 금속 패드(910)가 형성된 기판(110) 상에 게이트 절연막(400) 및 액티브층(500)을 형성한다.
도 8 내지 도 10은 일 실시예에 따른 게이트 절연막 및 액티브층의 제조 과정을 나타낸 공정도들이다.
도 8을 참조하면, 게이트 배선(200), 커패시터 유전층(300) 및 게이트 금속 패드(910)가 형성된 기판(110) 상에 게이트 절연막(400), 비정질 실리콘(amorphous silicon : 이하, a-Si)막(550) 및 n형 불순물이 고농도로 도핑된 비정질 실리콘(이하, n+ a-Si)막(560)을 순차적으로 증착한다. 게이트 절연막(400), a-Si막(550) 및 n+ a-Si막(560)은 예를 들어, CVD 공정을 통해 연속적으로 증착된다.
다음 도 8 및 도 9를 참조하면, 한번의 마스크 공정을 통해 a-Si막(550) 및 n+ a-Si막(560)을 패터닝하여, 게이트 전극(220) 영역에 대응하여 게이트 절연막(400) 상에 배치되는 액티브층(500)을 형성한다. 한편, 게이트 금속 패드(910) 영역에 대응하여 게이트 절연막(400) 상에 배치되는 더미 액티브층(570)을 액티브층(500)과 동시에 형성할 수 있다.
다음 도 10을 참조하면, 또 한번의 마스크 공정을 통해 게이트 절연막(400)에 제1 콘택 홀(410)을 형성한다. 제1 콘택 홀(410)은 커패시터 유전층(300)을 노출시키기 위하여 커패시터 유전층(300) 영역에 형성된다. 한편, 제1 콘택 홀(410)과 동시에, 게이트 금속 패드(910) 영역의 게이트 절연막(400) 및 더미 액티브층(570)에 제2 콘택 홀(420)을 형성한다.
이와 같이, 제1 및 제2 콘택 홀(410, 420)이 형성된 게이트 절연막(400), 액티브층(500) 및 더미 액티브층(570)은 두 번의 마스크 공정을 통해 형성될 수 있다. 그러나, 제1 및 제2 콘택 홀(410, 420)이 형성된 게이트 절연막(400), 액티브 층(500) 및 더미 액티브층(570)은 한 번의 마스크 공정을 통해 형성될 수 있다.
도 11 내지 도 13은 다른 실시예에 따른 게이트 절연막 및 액티브 패턴의 제조 과정을 나타낸 공정도들이다.
도 2 및 도 11을 참조하면, 도 8과 같이 게이트 절연막(400), a-Si막(550) 및 n+ a-Si막(560)이 순차적으로 증착된 기판(110) 상에 제2 포토레지스트 패턴(PR2)을 형성한다.
제2 포토레지스트 패턴(PR2)은 커패시터 유전층(300) 영역이 개구되고, 액티브층(500) 영역이 다른 영역보다 상대적으로 두꺼운 두께를 갖도록 형성된다. 또한, 제2 포토레지스트 패턴(PR2)은 게이트 금속 패드(910) 영역도 개구되어 있다. 또한, 제2 포토레지스트 패턴(PR2)은 더미 액티브층(570)의 형성을 위하여, 더미 액티브층(570) 영역이 액티브층(500) 영역과 동일하도록 다른 영역보다 상대적으로 두껍게 형성될 수 있다. 이와 같은 제2 포토레지스트 패턴(PR2)은 슬릿(slit) 마스크 또는 하프 톤(half tone) 마스크를 이용한 한 번의 마스크 공정을 통해 형성된다.
이후, 제2 포토레지스트 패턴(PR2)을 식각 마스크로 이용하여 커패시터 유전층(300) 영역의 n+ a-Si막(560), a-Si막(550) 및 게이트 절연막(400)을 1차 식각한다. 이때, 게이트 금속 패드(910) 영역의 n+ a-Si막(560), a-Si막(550) 및 게이트 절연막(400)도 동시에 식각된다. 이에 따라, 게이트 절연막(400)에는 커패시터 유전층(300)을 노출시키는 제1 콘택 홀(410) 및 게이트 금속 패드(910)를 노출시키는 제2 콘택 홀(420)이 동시에 형성된다.
다음 도 11 및 도 12를 참조하면, 제2 포토레지스트 패턴(PR2)을 일정한 두께만큼 감소시키는 에치 백(etch back) 공정을 진행한다. 이러한 제2 포토레지스트 패턴(PR2)의 에치 백 공정을 통해, 액티브층(500) 영역 및 더미 액티브층(570) 영역의 제2 포토레지스트 패턴(PR2)은 두께가 감소된 상태로 잔존하게 되고, 나머지 영역의 제2 포토레지스트 패턴(PR2)은 제거된다.
다음 도 12 및 도 13을 참조하면, 에치 백된 제2 포토레지스트 패턴(PR2)을 식각 마스크로 이용하여 n+ a-Si막(560) 및 a-Si막(550)을 2차 식각한다. 이에 따라, 액티브층(500) 영역 및 더미 액티브층(570) 영역의 n+ a-Si막(560) 및 a-Si막(550)만이 남게 되어 액티브층(500) 및 더미 액티브층(570)을 형성하게 된다.
이후, 액티브층(500) 및 더미 액티브층(570) 상에 잔존하는 제2 포토레지스트 패턴(PR2)을 제거한다.
이와 같이, 액티브층(500) 및 더미 액티브층(570)을 형성하는 공정과 게이트 절연막(400)에 제1 및 제2 콘택 홀(410, 420)을 형성하는 공정을 한 번의 마스크 공정을 통해 진행함으로써, 제조 원가를 절감하고 생산성을 향상시킬 수 있다.
다음 도 14를 참조하면, 게이트 절연막(400) 및 액티브층(500)이 형성된 기판(110) 상에 소오스 전극(620), 드레인 전극(630) 및 상부 스토리지 전극(640)을 포함하는 데이터 배선(600)을 형성한다.
소오스 전극(620) 및 드레인 전극(630)은 액티브층(500) 상에 서로 이격되도록 배치된다. 상부 스토리지 전극(640)은 게이트 절연막(400)의 제1 콘택 홀(410) 영역에서 커패시터 유전층(300)의 상면에 배치된다.
한편, 데이터 배선(600)의 형성과 동시에, 데이터 금속 패드(920)가 형성된다. 데이터 금속 패드(920)는 게이트 절연막(400) 및 더미 액티브층(570)에 형성된 제2 콘택 홀(420)을 통해 게이트 금속 패드(910)와 직접 연결된다.
다음 도 15를 참조하면, 데이터 배선(600)이 형성된 기판(110) 상에 보호막(700)을 형성한다. 보호막(700)은 데이터 배선(600)을 보호하고 절연시키기 위한 절연막으로서, 예를 들어, 질화 실리콘(SiNx)으로 형성된다.
이후, 보호막(700) 상에 박막 트랜지스터 기판(100)의 평탄화를 위한 유기막(750)을 더 형성할 수 있다.
이후, 한 번의 마스크 공정을 통해 보호막(700) 및 유기막(750)에 드레인 전극(630)의 일부를 노출시키는 제3 콘택 홀(760)을 형성한다. 한편, 제3 콘택 홀(760)의 형성과 동시에, 데이터 금속 패드(920)를 노출시키는 제4 콘택 홀(770)을 형성한다.
다음 도 2를 참조하면, 유기막(750) 상에 화소 전극(800)을 형성한다. 화소 전극(800)은 보호막(700) 및 유기막(750)에 형성된 제3 콘택 홀(760)을 통해 드레인 전극(630)과 전기적으로 연결된다.
또한, 화소 전극(800)의 형성과 동시에, 패드부(900) 영역에 패드 전극(930)을 형성한다. 패드 전극(930)은 보호막(700) 및 유기막(750)에 형성된 제4 콘택 홀(770)을 통해 데이터 금속 패드(920)와 직접 연결된다.
한편, 유기막(750)이 없을 경우, 화소 전극(800) 및 패드 전극(930)은 보호막(700) 상에 형성된다.
이와 같은 박막 트랜지스터 기판 및 이의 제조 방법에 따르면, 스토리지 커패시터부의 형성을 위한 하부 스토리지 전극과 상부 스토리지 전극 사이에만 비교적 얇은 두께의 산화 실리콘으로 이루어진 커패시터 유전층을 배치함으로써, 박막 트랜지스터부의 특성에 영향을 미치지 않으면서 정전 용량을 크게 증가시킬 수 있으며, 정전 용량이 증가되는 만큼 스토리지 커패시터부의 면적을 감소시켜 개구율을 향상시킬 수 있다.
또한, 게이트 금속 패드와 데이터 금속 패드의 직접적인 연결을 위하여 게이트 절연막을 개구시킬 때, 게이트 절연막의 커패시터 유전층 영역을 동시에 개구시킴으로써, 추가적인 마스크 공정을 제거하여 원가를 절감하고 생산성을 향상시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 기판 상에 형성되며, 게이트 전극, 하부 스토리지 전극 및 게이트 금속 패드를 포함하는 게이트 배선;
    상기 하부 스토리지 전극의 상면에 형성된 커패시터 유전층;
    상기 게이트 배선 및 상기 커패시터 유전층이 형성된 상기 기판 상에 형성되는 게이트 절연막;
    상기 게이트 전극 영역 및 상기 게이트 금속 패드 영역에 각각 대응하여 상기 게이트 절연막 상에 형성되는 액티브층 및 더미 액티브층을 포함하는 액티브 패턴;
    상기 액티브층 상에 서로 이격되도록 형성되는 소오스 전극 및 드레인 전극, 상기 게이트 절연막에 형성된 제1 콘택 홀을 통해 상기 커패시터 유전층 상면에 배치되는 상부 스토리지 전극, 및 상기 게이트 절연막 및 상기 더미 액티브층에 형성된 제2 콘택 홀을 통해 상기 게이트 금속 패드와 직접 연결되는 데이터 금속 패드를 포함하는 데이터 배선;
    상기 데이터 배선이 형성된 상기 기판 상에 형성된 보호막; 및
    상기 보호막 상에 형성되어 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 커패시터 유전층은 산화 실리콘(SiO2)으로 형성된 것 을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2항에 있어서, 상기 커패시터 유전층은 500Å ~ 1000Å의 두께로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 보호막과 상기 화소 전극 사이에 형성되는 유기막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서, 상기 화소 전극과 동일한 층에 형성되며, 상기 데이터 금속 패드와 직접 연결되는 패드 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 기판 상에 게이트 전극 및 하부 스토리지 전극을 포함하는 게이트 배선과, 상기 하부 스토리지 전극 상에 배치되는 커패시터 유전층을 한번의 마스크 공정을 통하여 형성하는 단계;
    상기 게이트 배선 및 상기 커패시터 유전층이 형성된 상기 기판 상에, 상기 커패시터 유전층 영역에 제1 콘택 홀이 형성된 게이트 절연막과, 상기 게이트 전극을 커버하도록 상기 게이트 절연막 상에 배치되는 액티브층을 형성하는 단계;
    상기 액티브층 상에 서로 이격되도록 배치되는 소오스 전극 및 드레인 전극과, 상기 제1 콘택 홀 영역에서 상기 커패시터 유전층의 상면에 배치되는 상부 스 토리지 전극을 포함하는 데이터 배선을 형성하는 단계;
    상기 데이터 배선이 형성된 상기 기판 상에 보호막을 형성하는 단계; 및
    상기 보호막 상에 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  7. 제6항에 있어서, 상기 게이트 배선 및 상기 커패시터 유전층을 형성하는 단계는,
    상기 기판 상에 게이트용 금속막 및 커패시터용 유전막을 순차적으로 증착하는 단계;
    상기 커패시터 유전층 영역이 상기 게이트 전극 영역보다 상대적으로 두꺼운 두께를 갖는 제1 포토레지스트 패턴을 상기 커패시터용 유전막 상에 형성하는 단계;
    상기 제1 포토레지스트 패턴을 이용하여 상기 게이트용 금속막 및 상기 커패시터용 유전막을 식각하는 단계;
    상기 제1 포토레지스트 패턴을 에치 백시키는 단계;
    에치 백된 상기 제1 포토레지스트 패턴을 이용하여 상기 커패시터용 유전막을 식각하여 상기 커패시트 유전층을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  8. 제7항에 있어서, 상기 커패시터 유전층은 산화 실리콘(SiO2)으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  9. 제8항에 있어서, 상기 커패시터 유전층은 500Å ~ 1000Å의 두께로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  10. 제7항에 있어서, 상기 게이트 절연막 및 상기 액티브층을 형성하는 단계는,
    상기 게이트 배선 및 상기 커패시터 유전층이 형성된 상기 기판 상에, 상기 게이트 절연막, 비정질 실리콘막 및 n+ 비정질 실리콘막을 순차적으로 증착하는 단계;
    상기 비정질 실리콘막 및 상기 n+ 비정질 실리콘막을 패터닝하여 상기 액티브층을 형성하는 단계; 및
    상기 게이트 절연막의 상기 제1 콘택 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  11. 제7항에 있어서, 상기 게이트 절연막 및 상기 액티브층을 형성하는 단계는,
    상기 게이트 배선 및 상기 커패시터 유전층이 형성된 상기 기판 상에, 상기 게이트 절연막, 비정질 실리콘막 및 n+ 비정질 실리콘막을 순차적으로 증착하는 단계;
    상기 커패시터 유전층 영역이 개구되고, 상기 액티브층 영역이 다른 영역보 다 상대적으로 두꺼운 두께를 갖는 제2 포토레지스트 패턴을 상기 n+ 비정질 실리콘막 상에 형성하는 단계;
    상기 제2 포토레지스트 패턴을 이용하여 상기 커패시터 유전층 영역의 상기 n+ 비정질 실리콘막, 상기 비정질 실리콘막 및 상기 게이트 절연막을 식각하여 상기 제1 콘택 홀을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 에치 백시키는 단계;
    에치 백된 상기 제2 포토레지스트 패턴을 이용하여 상기 n+ 비정질 실리콘막 및 상기 비정질 실리콘막을 식각하여 상기 액티브층을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 제7항에 있어서, 상기 보호막 상에 평탄화를 위한 유기막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 제7항에 있어서, 구동 칩과의 연결을 위한 패드부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에 있어서, 상기 패드부를 형성하는 단계는,
    상기 게이트 배선과 동시에, 게이트 금속 패드를 형성하는 단계;
    상기 게이트 절연막의 상기 제1 콘택 홀과 동시에, 상기 게이트 금속 패드 영역의 제2 콘택 홀을 형성하는 단계; 및
    상기 데이터 배선과 동시에, 상기 제2 콘택 홀을 통해 상기 게이트 금속 패드와 직접 연결되는 데이터 금속 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제14항에 있어서, 상기 패드부를 형성하는 단계는,
    상기 액티브층과 동시에, 상기 게이트 금속 패드 영역에 더미 액티브층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제14항에 있어서, 상기 패드부를 형성하는 단계는,
    상기 화소 전극과 동시에, 상기 데이터 금속 패드와 직접 연결되는 패드 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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