KR101648806B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 표시판 및 그 제조 벙법에 관한 것이다.상기 박막 트랜지스터 표시판은 절연 기판 상에 형성된 게이트 전극을 포함하는 게이트선, 상기 게이트 전극 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 반도체층, 상기 반도체층 위에 형성된 소스 전극을 포함하는 데이터선, 상기 소스 전극과 분리되어 마주보고 형성된 드레인 전극, 상기 데이터선 위에 형성되며, 상기 드레인 전극의 일부를 노출하는 콘택홀을 가지는 제1 보호막, 상기 제1 보호막 위에 형성되며, 측면이 상기 제1 보호막이 점유하는 영역의 내측에 위치하는 제2 보호막, 상기 드레인 전극과 전기적으로 연결된 화소 전극을 포함한다. 상기 소스 전극과 상기 드레인 전극은 상기 반도체층의 측면을 덮는다.
반도체층, 제1 보호막, 제2 보호막, 게이트 패드

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치나 유기 발광 표시 장치와 같은 평판 표시 장치는 한 쌍의 전극과 그 사이에 배치된 전기 광학(electro-optical) 활성층을 포함한다
한 쌍의 전극 중 하나는 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이 전기 신호를 광학 신호로 변환함으로써, 영상이 표시된다.
평판 표시 장치에서는 스위칭 소자로써 박막 트랜지스터(thin film transistor, TFT)를 사용한다. 박막 트랜지스터를 형성하기 위해 구성 물질을 적층하고, 마스크를 이용한 사진 식각 공정을 통하여 구성 물질층을 패터닝한다. 이러한 사진 식각 공정의 반복은 공정 증가와 제품 원가 상승의 원인 된다. 공정의 수를 감소시키기 위해 박막 트랜지스터의 반도체층, 소스 전극 및 드레인 전극을 동시에 패터닝하는 기술이 개발되었다.
그러나 이러한 패터닝 기술은 반도체층이 소스 및 드레인 전극을 벗어나서 돌출되는 부분을 가지도록 함으로써, 화질 불량을 발생시킬 수 있다.
따라서, 본 발명이 해결하고자 하는 과제는 공정 수를 감소시키면서반도체층이 소스 및 드레인 전극을 벗어나서 돌출되는 문제를 해결한 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 상에 배치된 게이트 패드, 및 게이트 전극을 포함한 게이트선, 상기 게이트 전극 위에 배치된 반도체층, 상기 반도체층 상에 형성된 데이터선 및 소스 전극을 포함한 데이터선, 상기 소스 전극과 분리되어 마주보고 있는 드레인 전극, 상기 데이터선과 상기 드레인 전극 위에 형성되어 있으며, 상기 드레인 전극의 일부를 노출하는 제1 보호막, 상기 제1 보호막 위에 배치되어 있는 제2 보호막, 상기 제1 보호막의 위에 배치되고, 상기 드레인 전극과 전기적으로 연결된 화소 전극, 상기 게이트 패드 위에 배치된 중간층, 상기 중간층 위에 형성된 접촉 부재를 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 반도체층의 측면을 덮는다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 절연 기판,상기 절연 기판에 형성된 게이트선, 상기 게이트선을 교차하는 데이터선, 상기 게이트선과 연결된 제1 전극, 상기 데이터선에 연결된 제2 전극, 상기 제2 전극과 분리되어 마주보고 있는 제3 전극을 포함한 박막 트랜지스터, 상기 제1 전극과 대응하는 위치의 제2 전극 및 제3 전극 하부에 위치하는 반도체층, 상기 게이트선의 끝에 형성되어, 게이트 신호를 인가받는 게이트 패드부, 상기 데이터선의 끝에 형성되어, 데이터 신호를 인가받는 데이터 패드부, 상기 제2 전극 및 상기 제3 전극은 상기 반도체층의 측면을 덮고, 상기 게이트 패드부는 제1 도전층, 제2 도전층 및 제3 도전층을 포함한다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 상에 배치된 게이트 전극을 포함하는 게이트선, 상기 게이트 전극 상에 배치된 게이트 절연막, 상기 게이트 절연막 상에 배치된 반도체층, 상기 반도체층 위에 배치된 소스 전극을 포함하는 데이터선, 상기 소스 전극과 분리되어 마주보도록 배치된 드레인 전극, 상기 데이터선 위에 배치되어 있는 제1 보호막, 상기 제1 보호막 위에 형성되며, 측면이 상기 제1 보호막의 측면보다 내측에 위치하는 제2 보호막, 상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함하고, 상기 소스 전극과 상기 드레인 전극은 상기 반도체층의 측면 적어도 일부를 덮는다.
상기 박막 트랜지스터 표시판은 상기 게이트선과 연결되고 게이트 신호를 인가받는 게이트 패드부를 더 포함할 수 있다.
상기 제1 보호막은 제1 콘택홀, 제2 콘택홀, 제3 콘택홀을 포함한다.
상기 게이트 패드부는 제1 도전층, 제2 도전층, 제3 도전층을 포함할수 있 다.
상기 제1 도전층은 상기 게이트선의 일부분일 수 있고, 상기 제2 도전층은 상기 데이터선과 동일 물질로 이루어질 수 있다.
상기 제3 도전층은 상기 화소 전극과 동일 물질을 포함할 수 있다.
상기 제3 도전층의 측면은 주변에 배치된 상기 제1 보호막의 접촉할 수 있다.
상기 제1 콘택홀을 통해 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결되고, 상기 제2 콘택홀을 통해 상기 제2 도전층과 상기 제3 도전층이 전기적으로 연결될 수 있다.
상기 제1 도전층과 상기 제2 도전층은 상기 게이트 절연막이 가지는 제4 콘택홀을 통하여 전기적으로 연결될 수 있다..
상기 제1 보호막 및 제2 보호막은 질화 규소를 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법은 절연 기판 상에 게이트 전극 및 게이트 패드를 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 소스 전극 및 데이터 패드를 포함하는 데이터선 및 상기 소스 전극과 분리되어 마주하는 드레인 전극을 형성하는 단계, 상기 데이터선 및 상기 드레인 전극 위에 제1 절연막 및 제2 절연막을 형성하는 단계, 상기 제2 절연막 및 제1 절연막을 식각 하여, 제2 보호막과 상기 드레인 전극의 일부를 노출하는 제1 콘택홀을 가지며 상기 제2 보호막을 벗어나서 측면보다 돌 출된 제1 보호막의 측면을 형성하는 단계, 상기 드레인 전극에 전기적으로 연결된 화소 전극을 형성하는 단계를 포함한다.
상기 반도체층 형성 단계는 비정질 규소층 및 불순물을 포함하는 비정질 규소층을 적층하는 단계, 상기 비정질 규소층 및 상기 불순물을 포함하는 비정질 규소층 위에 제1 감광막 패턴 및 제1 감광막 패턴보다 두께가 작은 제2 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴 및 상기 제2 감광막 패턴을 마스크로 상기 비정질 규소층 및 상기 불순물을 포함하는 비정질 규소층 및 상기 게이트 절연막을 식각하여 상기 게이트 패드를 노출시키는 단계, 상기 제2 감광막 패턴을 제거하여 상기 불순물을 포함하는 비정질 규소층을 노출시키는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 불순물을 포함하는 비정질 규소층 및 상기 비정질 규소층을 식각하여 상기 게이트 절연막을 노출시키는 단계, 상기 제1 감광막 패턴을 제거하는 단계를 포함할 수 있다.
상기 데이터선 및 상기 드레인 전극을 형성하는 단계는 상기 게이트 패드 위에 중간층을 형성하는 단계를 포함할 수 있다.
상기 제2 보호막과 상기 제1 보호막을 형성하는 단계는 상기 제2 절연막 위에 제3 감광막 패턴 및 제3 감광막 패턴보다 두께가 작은 제4 감광막 패턴을 형성하는 단계, 상기 제3 및 제4 감광막 패턴을 마스크로 하여 상기 제2 절연막 및 상기 제1 절연막을 식각하여 상기 중간층 및 상기 데이터 패드를 노출시키는 단계를 포함할 수 있다.
상기 제2 보호막과 상기 제1 보호막을 형성하는 단계는 상기 제4 감광막 패 턴을 제거하는 단계, 상기 제3 감광막 패턴을 마스크로 하여 상기 제2 절연막을 식각하여 상기 제1 보호막을 노출하고, 상기 제3감광막 패턴 하부의 상기 제2 절연막 일부를 식각하여 언더컷을 형성함으로써 제2 보호막을 형성하는 단계를 포함할 수 있다.
상기 화소 전극을 형성하는 단계는상기 제3 감광막 패턴 및 상기 제1 보호막 위에 투명 도전층을 형성하는 단계, 성기 제3 감광막 패턴을 제거하여 상기 화소 전극을 형성하는 단계를 포함할 수 있다.
상기 언더컷을 형성하기 위하여 상기 제2 절연막의 식각률이 상기 제1 절연막의 식각률보다 더 큰 식각 가스를 사용할 수 있다.
상기 식각 가스는 상기 제2 보호막에 대한 식각률이 제1 보호막에 대한 식각률보다 3배 내지 5배 클 수 있다.
상기 화소 전극을 형성하는 단계는 상기 중간층 및 상기 데이터 패드위에 접촉 부재를 형성하는 단계를 포함한다.
이와 같이 본 발명에 따르면, 사진 식각 공정의 수를 증가시키지 않으면서, 소스 전극 및 드레인 전극이 반도체층의 측면을 덮도록 하여, 반도체층이 돌출됨으로써 발생하는 화질 불량을 개선할 수 있다. 또한, 게이트 패드부가 3층을 포함함으로써, 신뢰성이 향상된다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2A 내지 도 2C는 도 1에 도시한 박막 트랜지스터 표시판을 각각 IIA-IIA'선, IIB-IIB'선, 및 IIC-IIC'선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2A를 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line,120) 및 복수의 유지 전극선(storage electrode line, 127)이 형성되어 있다.
게이트선(120)은 게이트 신호를 전달하며 가로 방향으로 뻗어 있다. 게이트선(120)은 돌출된 게이트 전극(gate electrode, 122)과 게이트 신호를 인가하는 구동 회로와의 접속을 위한 게이트 패드(125)를 포함한다. 도 2B를 참조하면, 게이트 패드(125) 위에는 중간층(150)과 접촉 부재(171)가 형성되어 있다. 중간층(150)은 금속 도전층을 포함하며, 게이트 패드(125)를 접촉 부재(171)에 전기적으로 연결한다. 접촉 부재(171)는 투명 도전막을 포함할 수 있으며, 게이트 패드(125)와 외부 장치와의 접착성을 보완한다. 게이트 패드(125), 중간층(150), 및 접촉 부재(171)는 도 1의 게이트 패드부(B)를 형성한다. 이와 같이 게이트 패드부(B)가 3중층을 포함하도록 형성함으로써 신뢰성을 향상할 수 있다. 예컨데, 게이트 패드(125)가 알루미늄을 포함하고 접촉 부재(171)가 산화 인듐 주석과 같은 투명 도전막만을 포함할 경우, 부식에 취약한 알루미늄을 산화 인듐 주석만으로 보호하기가 어렵다. 그러나 게이트 패드(125)와 접촉 부재(171) 사이에 금속 도전층을 포함하는 중간층을 더 형성함으로써, 게이트 패드(125) 보호를 강화할 수 있다.
도 1 및 도 2A를 참조하면, 유지 전극선(127)은 일정 전압을 인가 받으며, 게이트선(120)에 인접하여 거의 나란하게 뻗어 있다. 유지 전극선(127)의 모양 및 배치는 여러 가지로 변형될 수 있다.
게이트선(120) 및 유지 전극선(127)은 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)을 포함할 수 있다. 일 실시예에 따르면, 게이트선(120) 및 유지 전극선(127)은 알루미늄 및 몰리브덴 또는 티타늄 및 구리의 이중층으로 이루어질 수 있다.
게이트선(120) 및 유지 전극선(127) 위에는 질화규소(SiNx) 또는 산화규소(SiOx)를 포함하는 게이트 절연막(gate insulating layer, 130)이 형성되어 있다. 게이트 절연막(130)은 게이트 패드(125)를 노출시키는 게이트 패드 콘택홀(132)을 포함한다. 게이트 패드 콘택홀(132)을 통해 중간층(150)과 게이트 패드(125)가 전기적으로 연결된다.
게이트 절연막(130) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(poly silicon) 등으로 만들어진 복수의 반도체층(140)이 형성되어 있다. 반도체층(140) 위에는 복수의 저항성 접촉층(ohmic contact)(142)이 형성되어 있다. 저항성 접촉층(142)은 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
반도체층(140), 저항성 접촉층(142) 및 게이트 절연막(130) 위에는 복수의 데이터선(data line)(153)과 복수의 드레인 전극(drain electrode)(151)이 형성되어 있다.
데이터선(153)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(120)과 교차한다. 각 데이터선(153)은 게이트 전극(122)을 향하여 뻗은 복수의 소스 전극(source electrode)(152)과 다른 층 또는 외부 구동 회로와의 접속을 위한 데이터 패드(155)를 포함한다.
도 2C를 참조하며, 데이터 패드(155)는 투명한 도전막으로 이루어진 접촉 부재(173)에 연결되어 있다. 접촉 부재(173)는 데이터 패드(155)와 외부 장치와의 접착성을 보완하고 이들을 보호한다. 데이터 패드(155)와 접촉 부재(173)는 도 1의 데이터 패드부(C)를 형성한다.
도 1 및 도 2A를 참조하면, 드레인 전극(151)은 데이터선(153)과 분리되어 있고, 게이트 전극(131)을 중심으로 소스 전극(152)과 마주한다.
하나의 게이트 전극(122), 하나의 소스 전극(152) 및 하나의 드레인 전극(151)은 반도체층(140)과 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(152)과 드레인 전 극(151) 사이의 반도체층(140)에 형성된다.
데이터선(153) 및 드레인 전극(151)은 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)을 포함할 수 있다. 일 실시예에 따르면, 데이터선(153) 및 드레인 전극(151)은 이중막 구조일 수 있다. 하부막은 티타늄(Ti) 또는 티타늄 질화물(TiNx)을 포함할 수 있으며, 상부막은 구리(Cu) 또는 구리 합금을 포함할 수 있다. 다른 실시예에 따르면 데이터선(153) 및 드레인 전극(151)은 몰리브덴(Mo), 알루미늄(Al) 및 몰리브덴(Mo)을 포함하는 다층막 구조일 수 있다.
소스 전극(152) 및 드레인 전극(151)은 반도체층(140)보다 돌출하여 반도체층(139)의 측면을 덮고 있다.
데이터선(153), 드레인 전극(151), 소스 전극(152)과 드레인 전극(151) 사이에 노출된 반도체층(140), 일부의 게이트 절연막(130) 위에는 제1 보호막(160)이 형성되어 있다. 제1 보호막(160)은 질화 규소(SiNx)를 포함할 수 있다. 일 실시예에 따르면, 제1 보호막(160)의 두께는 약 1000A 내지 약 3000A일 수 있다. 제1 보호막(160)은 드레인 콘택홀(161), 중간층 콘택홀(163), 데이터 패드 콘택홀(162)을 포함한다. 드레인 콘택홀(161)은 드레인 전극(151)의 일부를 노출시킨다. 중간층 콘택홀(163)은 중간층(150)을 노출시키고, 데이터 패드 콘택홀(162)은 데이터 패드(155)를 노출시킨다.
제1 보호막(160) 위에 제2 보호막(165)이 형성되어 있다. 제2 보호막(165)측 면은 제1 보호막(160)이 점유하는 영역의 안쪽에 위치하여 더 좁은 면적을 점유하고 있다. 즉, 제2 보호막(165)의 측면은 제1 보호막(160)의 측면보다 내측으로 축소되어 있어서 제1 보호막(160)의 일부가 제2 보호막(165)을 벗어나서 노출되어 있다. 즉, 제1 보호막(160)의 측면이 제2 보호막(165)의 측면보다 돌출되어 있다. 제2 보호막(165)은 질화 규소(SiNx)를 포함할 수 있다. 제2 보호막(165)의 두께는 약 1000Å 내지 약 3000Å일 수 있다.
제2 보호막(165)을 벗어나서 노출되어 있는 제1 보호막(160) 위에는 복수의 화소 전극(172)이 형성되어 있다. 화소 전극(172)은 드레인 콘택홀(161)을 통해 드레인 전극(151)과 전기적으로 연결된다. 화소 전극(172)의 측면은 드레인 전극(151)과 중첩하는 위치에 놓인 제1 보호막(160)의 측면과 접촉할 수 있다. 반면, 화소 전극(172)의 측면은 제2 보호막(165)의 측면과는 이격될 수 있다. 화소 전극(172)은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
중간층(150) 및 데이터 패드(154) 위에는 접촉 부재(171, 173)가 형성되어 있다. 접촉 부재(171, 173)는 화소 전극(172)과 동일한 물질로 이루어질 수 있다. 접촉 부재(171, 173)의 측면은 제1 보호막(160)의 측면과 접촉할 수 있다.
화소 전극(172)은 드레인 전극(151)로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(172)은 공통 전압(common voltage)을 인가받는 공통 전극(미도시, common electrode)과 쌍을 이루어 전기장을 생성한다. 액정 표시 장치의 경우, 두 전극 사이에 액정층이 존재하고, 생성된 전기장에 의해 액정 분자의 배열 방향이 결정된다.
화소 전극(172)은 유지 전극선(127)과 부분적으로 중첩하여 유지 축전기(storage capacitor, Cst)를 형성한다. 유지 축전기는 화소 전극(172)과 공통 전극 사이의 전압을 유지하는 역할을 한다. 화소 전극(172)과 유지 전극선(127) 사이에는 게이트 절연막(130)과 제1 보호막(160)이 존재한다.
이와 같이 본 발명의 한 실시예에서는 소스 전극(152)과 드레인 전극(151)이 반도체층(140)의 측면면을 덮도록 형성할 수 있어서, 반도체층(140)이 데이터선(153)을 벗어나서 돌출되는 것을 방지할 수 있다. 따라서 반도체층(140)이 데이터선(153)을 벗어나서 돌출됨으로써 발생하는 화질 불량을 개선할 수 있다. 또한, 게이트 패드(125)와 접촉 부재(171) 사이에 중간층(150)을 배치함으로써, 신뢰성을 향상시킬 수 있다.
이하에서는 도 3A 내지 도 14C를 참조하여 도 1 및 도 2A, 도 2B, 2C에 도시한 박막 트랜지스터 표시판의 제조 방법에 대해 상세하게 설명한다.
도 3A 내지 도 14C는 도 1에 도시한 박막 트랜지스터 표시판을 제조하는 중간 단계를 나타내는 단면도이다. 구체적으로 도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A, 및 도 14A는 제조 과정의 각 단계에서 도 2A에 대응하는 단면도이다. 도 3B, 도 4B, 도 5B, 도 6B, 도 7B, 도 8B, 도 9B, 도 10B, 도 11B, 도 12B, 도 13B, 및 도 14B는 제조 과정의 각 단계에서 도 2B에 대응하는 단면도이다. 도 3C, 도 4C, 도 5C, 도6C, 도 7C, 도 8C, 도9C, 도10C, 도 11C, 도 12C, 도 13C, 및 도 14C는 제조 과정의 각 단계에서 도 2C에 대응 하는 단면도이다.
도 3A 내지 도 3C를 참고하면, 절연 기판(10) 위에 게이트 도전층을 스퍼터링 등을 이용하여 적층한 다음, 사진 식각하여 게이트 전극(122)과 게이트 패드(125)를 포함한 게이트선(120) 및 유지 전극선(127)을 형성한다. 일 실시예에 따르면, 게이트 도전층은 알루미늄 및 몰리브덴 또는 티타늄 및 구리의 이중층으로 이루어질 수 있다.
도 4A 내지 도 4C를 참조하면, 게이트선(120) 및 유지 전극선(127) 위에 게이트 절연막(130), 수소화 비정질 규소 등으로 이루어진 제1 비정질 규소층(139), n형 불순물이 도핑된 제2 비정질 규소층(141)을 화학 기상 증착(Chemical Vapor Deposition, CVD)에 의해 차례로 형성한다.
도 5A 내지 도 5C를 참조하면, 게이트 패드(125)에 대응하는 영역을 제외한 제2 비정질 규소층(141) 위에 사진 공정(photolithography)에 의해 감광막 패턴(P1, P2)을 형성한다. 감광막 패턴은 제1 감광막 패턴(P1) 및 제2 감광막 패턴(P2)를 포함한다. 제2 감광막 패턴(P2)의 두께는 제1 감광막 패턴(P1)보다 작다. 제1 감광막 패턴(P1)은 도 1에 도시된 반도체층(140)에 대응하는 영역에 위치한다. 제2 감광막 패턴(P2)은 게이트 패드(125)와 대응하는 부분과 제1 감광막 패턴(P1)을 제외한 영역에 형성된다. 게이트 패드(125)와 대응하는 부분에서는 감광막이 모두 제거되어 제2 비정질 규소층(141)이 노출된다. 감광막 패턴(P1, P2)의 두께는 후속 식각 공정에서 감소되는 정도를 고려하여 결정한다. 영역별로 서로 다른 두께를 포함한 감광막 패턴은 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성할 수 있다.
도 6A 내지 도 6C를 참조하면, 감광막 패턴(P1, P2)을 식각 마스크로 하여, 게이트 패드(125)에 대응하는 영역에 형성된 제2 비정질 규소층(141), 제1 비정질 규소층(139) 및 게이트 절연막(130)을 제거하여 게이트 패드(125)를 노출시키고, 게이트 패드 콘택홀(132)를 형성한다.
도 7A 내지 도 7C를 참조하면, 애싱(Ashing) 공정에 의해 제2 감광성 패턴(P2)를 제거하여 그 아래의 제2 비정질 규소층(141)을 노출시킨다.
도 8A 내지 도 8C를 참조하면, 제1 감광성 패턴(P1)을 식각 마스크로 하여 노출된 제2 비정질 규소층(141)과 제1 비정질 규소층(139)를 제거하여 섬형의 반도체층(140)과 저항성 접촉층(141)을 형성하고, 나머지 부분의 게이트 절연막(130)을 노출시킨다.
도 9A 내지 도 9C를 참조하면, 저항성 접촉층(141) 위에 남아있는 제1 감광성 패턴(P1)를 제거한다.
도 10A 내지 도 10C를 참조하면, 반도체층(140), 저항성 접촉층(141), 및 노출된 게이트 절연막(130) 위에 데이터 도전층을 형성하고 사진 식각으로 패터닝하여 소스 전극(152), 중간층(150) 및 데이터 패드(155)를 포함하는 데이터선(153)과 드레인 전극(151)을 형성한다. 소스 전극(152) 및 드레인 전극(151)은 게이트 전극((122)에 대응하는 영역을 중심으로 서로 마주보고 분리되어 반도체층(140) 및 저항성 접촉층(141)의 측면을 덮도록 형성된다. 데이터선(153)과 드레인 전극(151)을 형성한 다음, 소스 전극(152)와 드레인 전극(151) 사이에 위치한 저항성 접촉 층(141)을 식각하여 제거함으로써 저항성 접촉층(142)을 완성한다. 저항성 접촉층(142)은 소스 전극(152) 및 드레인 전극(151)의 하부에만 남고, 소스 전극(152)과 드레인 전극(151) 사이의 반도체층(140)은 노출된다.
중간층(150)은 노출된 게이트 패드(125) 위에 형성되고, 중간층(150)의 주변부는 인접하는 게이트 절연막(130)의 위에 올라앉도록 형성된다. 데이터 패드(155)는 게이트 절연막(130) 위에 형성된다.
도 11A 내지 도 11C를 참조하면, 게이트 절연막(130), 소스 전극(152)를 포함한 데이터선(153), 드레인 전극(151), 중간층(150), 데이터 패드(155) 위에 제1 절연막(168) 및 제2 절연막(169)을 형성한다.
제1 절연막(168) 및 제2 절연막(169)은 질화규소(SiNx)를 포함할 수 있다. 일 실시예에 따르면, 제1 절연막(169) 및 제2 절연막(169)은 암모니아(NH3) 및 실란(SiH4)을 포함한 반응 가스를 이용한 화학 기상 증착(Chemical Vapor Deposition)에 의해 형성될 수 있다. 반응 가스의 사용 비율을 조절하여 막질의 식각율을 조절할 수 있다. 일례로, 제1 절연막(168) 형성 시에는 암모니아:실란의 유량을 약 2:1 내지 약 1:1로 조절하고, 제2 절연막(169) 형성 시에는 암모니아:실란의 유량을 약 5:1로 조절할 수 있다. 이렇게 암모니아:실란의 유량을 조절하면, 형성된 질화 규소 막질의 치밀도가 달라지고 식각 가스 또는 식각액에 대한 반응성이 달라져서, 식각률을 조절할 수 있다.
도 12A 내지 도 12C를 참고하면, 도 1의 드레인 콘택홀(161), 게이트 패드(125) 및 데이터 패드(155)와 대응하는 영역을 제외한 제2 절연막(169) 위에 사 진 식각에 의해 감광막 패턴(P3, P4)을 형성한다. 감광막 패턴(P3, P4)은 제3 감광막 패턴(P3) 및 제4 감광막 패턴(P4)를 포함한다. 제4 감광막 패턴(P4)의 두께는 제3 감광막 패턴(P3)보다 작다. 제4 감광막 패턴(P4)는 도 1의 화소 전극(172)과 대응하는 영역에 형성된다. 감광막 패턴(P3, P4)의 두께는 후속 식각 공정에서 감소되는 정도를 고려하여 결정한다. 영역별로 서로 다른 두께를 포함한 감광막 패턴은 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성될 수 있다.
도 1의 드레인 콘택홀(161), 게이트 패드(125) 및 데이터 패드(155)와 대응하는 영역의 제2 절연막(169)은 노출되어 있다.
도 13A 내지 도 13C를 참조하면, 감광막 패턴(P3, P4)를 식각 마스크로 하여, 제2 절연막(169) 및 제1 절연막(168)을 제거하여 드레인 드레인 콘택홀(161), 중간층 콘택홀(163) 및 데이터 패드 콘택홀(162)을 형성함으로써 제1 보호막(160)을 형성한다. 드레인 콘택홀(161), 중간층 콘택홀(163) 및 데이터 패드 콘택홀(162)은 각각 드레인 전극(151), 중간층(150) 및 데이터 패드(155)의 일부를 노출시킨다.
도 14A 내지 도 14C를 참조하면, 애싱(Ashing) 공정에 의해 제4 감광막 패턴(P4)를 제거하여 도 1의 화소 전극(172)에 대응하는 영역의 제2 절연막(169)를 노출시킨다.
도 15A 내지 도 15C를 참조하면, 제3 감광막 패턴(P3)를 식각 마스크로 하여, 노출된 제2 절연막(169)를 제거하여, 제1 보호막(160)의 일부를 노출시킨다. 이 때, 제2 절연막(169)을 과식각하여 제3 감광막 패턴(P3)의 하부에 존재하는 제2 절연막(169)측면의 일부가 제거되어 언터컷(U)을 형성함으로써 제2 보호막(165)을 완성한다. 따라서 제1 보호막(160)의 측면은 제2 보호막(165)의 측면보다 돌출되어 있다.
일 실시예로, 제1 절연막(168)에 대한 제2 절연막(169)의 식각률이 약 5배 내지 약 3배인 식각 가스가 사용될 수 있다. 식각 가스는 예를 들어, SF6, CF4, CHF3, O2 또는 이들의 조합을 포함할 수 있다. 각 가스들의 조합 또는 조성비를 조절함으로써 식각률을 조절할 수 있다. 제2 절연막(169)이 제1 절연막(168)보다 빠른 속도로 식각되므로써, 제3 감광막 패턴 하부의 제2 절연막(169)의 측면을 식각하여 언더컷(U)을 형성할 수 있다. 예를 들어, 언더컷(U)의 폭은 약 0.25㎛ 이상일 수 있다.
다른 실시예에 따르면, 제1 절연막(168)과 제2 절연막(169) 사이에 식각 방지층을 형성하여, 제2 절연막(169)이 식각되는 동안 제1 절연막(168)이 식각되지 않도록 보호할 수 있다. 이러한 식각 방지층은 질화 규소(SiNx)를 포함할 수 있으며, 제1 절연막(168) 및 제2 절연막(169) 보다 더 치밀한 막질을 포함할 수 있다.
도 16A 내지 도 16C를 참조하면, 제3 감광성 패턴(P3), 제1 보호막(160), 드레인 콘택홀(161) 내부의 드레인 전극(151), 게이트 패드 콘택홀(163) 내부의 중간층(153), 및 데이터 패드 콘택홀(162) 내부의 데이터 패드(155) 위에 투명 도전층(170)을 형성한다. 투명 도전층(170)은 산화 인듐 주석(Indium Tin Oxide) 또는 산화 인듐 아연(Indium Zinc Oxide)을 포함할 수 있다.
다시 도 2A 내지 도 2C를 참조하면, 리프트 오프법(lift-off)에 의해 제3 감 광성 패턴(P3) 및 그 상부에 존재하는 투명 도전층(170)을 제거하여 화소 전극(172) 및 접촉부재(171, 173)를 형성한다. 일 실시예로 아민계, 글리콜계 등을 포함하는 감광막 식각액을 분사 방식 또는 딥 방식 등으로 제3 감광성 패턴(P3)에 접촉시키면 감광막 식각액이 제3 감광막 패턴(P3)을 용해시켜 제2 보호막(165)으로부터 제3 감광막 패턴(P3)을 박리시킨다. 동시에 제3 감광막 패턴(P3) 위에 존재하는 투명 도전층(170)도 제거된다. 여기서, 제3 감광막 패턴(P3) 및 투명 도전층(170)의 제거율은 제3 감광막 패턴(P3)과 감광막 식각액의 접촉 시간 및 접촉 면적에 영향을 받는다. 제3 감광막 패턴(P3) 하부의 제2 보호막(165)에 과식각되어 형성된 언더컷(U) 때문에, 제3 감광막 패턴(P3)과 감광막 식각액의 접촉 면적이 증가하게 된다. 따라서, 제3 감광막 패턴(P3) 및 상부의 투명 도전층(170)이 용이하게 제거될 수 있다.
본 실시예에 따른 제조 방법에 의해, 사진 식각 공정 수를 감소시키면서, 반도체층의 측면이 소스 전극 및 드레인 전극에 의해 덮여 있는 구조를 형성할 수 있다. 그 결과, 반도체층이 소스 및 드레인 전극을 벗어나서 돌출됨에 따른 화질 불량을 저감할 수 있다. 또한, 두께가 다른 감광막 패턴을 사용하여 반도체층과 게이트 절연막을 한 번의 사진 식각 공정에 의해 패터닝함으로써, 공정 수 증가없이 게이트 패드 상에 중간층을 배치하여 고신뢰성 패드부 구조를 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2A 내지 도 2C는 도 1에 도시한 박막 트랜지스터 표시판을 각각 IIA-IIA', IIB-IIB', 및 IIC-IIC'선을 따라 잘라 도시한 단면도이다.
도 3A 내지 도 14A, 도 3B 내지 도 14B, 도 3C 내지 도 14C는 각각 도 2A 내지 도 2C에 도시한 박막 트랜지스터 표시판을 제조하는 중간 단계를 차례로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1110 기판 122 게이트 전극
125 게이트 패드 150 중간층
151/152 소스전극/드레인 전극 155 데이터 패드
160 제1 보호막 165 제2 보호막
172 화소 전극 171/173 접촉부재

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  15. 절연 기판 상에 게이트 전극 및 게이트 패드를 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 소스 전극 및 데이터 패드를 포함하는 데이터선 및 상기 소스 전극과 분리되어 마주하는 드레인 전극을 형성하는 단계,
    상기 데이터선 및 상기 드레인 전극 위에 제1 보호막 및 제2 보호막을 적층하는 단계,
    제2 보호막 위에 제3 감광막 패턴 및 상기 제3 감광막 패턴보다 두께가 작은 제4 감광막 패턴을 형성하는 단계,
    상기 제3 감광막 패턴 및 상기 제4 감광막 패턴을 마스크로 하여 상기 제2 보호막 및 제1 보호막을 식각하여, 상기 드레인 전극의 일부를 노출하는 제1 콘택홀을 형성하는 단계,
    상기 제4 감광막 패턴을 제거하는 단계,
    상기 제3 감광막 패턴을 마스크로 하여 상기 제2 보호막을 식각하여 상기 제1 보호막의 상부면의 일부를 노출시키는 단계,
    상기 제3 감광막 패턴 및 상기 제1 보호막 위에 투명 도전층을 형성하는 단계, 및
    상기 제3 감광막 패턴을 제거하여 상기 드레인 전극에 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하고,
    상기 반도체층 형성 단계는
    비정질 규소층 및 불순물을 포함하는 비정질 규소층을 적층하는 단계,
    상기 비정질 규소층 및 상기 불순물을 포함하는 비정질 규소층 위에 제1 감광막 패턴 및 제1 감광막 패턴보다 두께가 작은 제2 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴 및 상기 제2 감광막 패턴을 마스크로 하여 상기 비정질 규소층, 상기 불순물을 포함하는 비정질 규소층 및 상기 게이트 절연막을 식각하여 상기 게이트 패드를 노출시키는 단계,
    상기 제2 감광막 패턴을 제거하여 상기 불순물을 포함하는 비정질 규소층을 노출시키는 단계,
    상기 제1 감광막 패턴을 마스크로 하여 상기 불순물을 포함하는 비정질 규소층 및 상기 비정질 규소층을 식각하여 상기 게이트 절연막을 노출시키는 단계,
    상기 제1 감광막 패턴을 제거하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  16. 삭제
  17. 제15항에서,
    상기 데이터선 및 상기 드레인 전극을 형성하는 단계는
    상기 게이트 패드 위에 중간층을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제17항에서,
    상기 제3 및 제4 감광막 패턴을 마스크로 하여 상기 제2 보호막 및 상기 제1 보호막을 식각하여 상기 중간층 및 상기 데이터 패드를 노출시키는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 제3 감광막 패턴을 마스크로 하여 상기 제2 보호막을 식각하여 상기 제1 보호막의 상부면의 일부를 노출시키는 단계에서,
    상기 제3감광막 패턴 하부에 위치하는 상기 제2 보호막 일부를 과식각하여 언더컷을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  20. 삭제
  21. 제19항에서,
    상기 언더컷을 형성하기 위하여 상기 제2 보호막의 식각률이 상기 제1 보호막의 식각률보다 더 큰 식각 가스를 사용하는 박막 트랜지스터 표시판의 제조방법.
  22. 제21항에서,
    상기 식각 가스는 상기 제2 보호막에 대한 식각률이 제1 보호막에 대한 식각률보다 3배 내지 5배 큰 박막 트랜지스터 표시판의 제조 방법.
  23. 제17항에서,
    상기 화소 전극을 형성하는 단계는 상기 중간층 및 상기 데이터 패드 위에 접촉 부재를 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  24. 삭제
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