KR101987042B1 - 박막 트랜지스터 기판 - Google Patents
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Abstract
실시 예에 따른 박막 트랜지스터 기판은, 상하로 인접하는 화소 영역에 연결되는 복수 개의 박막 트랜지스터가 형성된 박막 트랜지스터 기판에 있어서, 다수의 화소 영역을 정의하는 다수의 게이트 라인 및 데이터 라인; 및 상기 다수의 게이트 라인 중 동일한 게이트 라인에 연결되는 제1 및 제2 박막 트랜지스터를 포함하고, 상기 제1 및 제2 박막 트랜지스터는, 상기 게이트 라인과 연결되는 게이트 전극; 상기 게이트 라인 상에 형성되는 반도체 층; 상기 데이터 라인과 연결되는 소스 전극; 및 상기 소스 전극과 대응되는 형상을 가지는 드레인 전극을 포함하며, 상기 반도체 층은 팔각형 형상을 가진다.
Description
실시 예는 박막 트랜지스터 기판에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluoresecent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고, 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비젼, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
도 1은 종래의 액정표시장치의 박막 트랜지스터 기판을 나타낸 도면이다.
도 1을 참조하면 종래의 액정표시장치의 박막 트랜지스터 기판에는 게이트 라인(21) 및 상기 게이트 라인(21)과 교차하는 데이터 라인(31)이 형성된다.
상기 게이트 라인(21)과 데이터 라인(31)의 교차에 의해 화소 영역이 정의된다. 상기 화소 영역에는 박막 트랜지스터(T)가 형성된다.
상기 박막 트랜지스터(T)는 게이트 전극(22), 소스 전극(32) 및 드레인 전극(33)을 포함한다.
상기 게이트 전극(22)은 상기 게이트 라인(21)과 일체로 형성될 수 있다. 상기 데이터 라인(31)은 상기 소스 전극(32)으로 사용될 수 있다. 상기 드레인 전극(33)은 상기 데이터 라인(31)과 평행하도록 I자 형상으로 형성될 수 있다.
상기 화소 영역에는 화소 전극(40)이 형성된다. 상기 화소 전극(40)은 화소 컨택홀(50)을 통해 상기 드레인 전극(33)의 일측 영역과 전기적으로 연결될 수 있다.
상기 드레인 전극(33)의 일부 영역은 상기 게이트 전극(22)과 중첩하여 기생 캐패시터(Cgd)를 형성한다.
도 2는 상기 기생 캐패시터(Cgd)에 의한 박막 트랜지스터의 파형변화를 나타낸 도면이다.
도 2에서 차인 피드 쓰로우 전압(Feed Through Voltage: △Vp)은 데이터 전압(Vd)과 액정셀(Clc)에 충전되는 전압(Vlc)의 차로 정의된다.
수학식 1을 참조하면, △Vg는 Vgh 전압과 Vgl 전압의 차를 의미하고, Cst는 스토리지 캐패시터를 의미한다.
상기 기생 캐패시터(Cgd)가 상승함에 따라 상기 차인 피드 쓰로우 전압(Feed Through Voltage: △Vp)이 커지고 이에 따라 상기 데이터 전압(Vd)만큼 액정셀(Clc)에 전압이 충전되지 않는 문제점이 있다.
실시 예는 화상의 플리커 현상을 줄이고, 기생 캐패시터를 줄일 수 있는 박막 트랜지스터 기판을 제공한다.
실시 예에 따른 박막 트랜지스터 기판은, 상하로 인접하는 화소 영역에 연결되는 복수 개의 박막 트랜지스터가 형성된 박막 트랜지스터 기판에 있어서, 다수의 화소 영역을 정의하는 다수의 게이트 라인 및 데이터 라인; 및 상기 다수의 게이트 라인 중 동일한 게이트 라인에 연결되는 제1 및 제2 박막 트랜지스터를 포함하고, 상기 제1 및 제2 박막 트랜지스터는, 상기 게이트 라인과 연결되는 게이트 전극; 상기 게이트 라인 상에 형성되는 반도체 층; 상기 데이터 라인과 연결되는 소스 전극; 및 상기 소스 전극과 대응되는 형상을 가지는 드레인 전극을 포함하며, 상기 반도체 층은 팔각형 형상을 가진다.
실시 예에 따른 박막 트랜지스터 기판은 박막 트랜지스터의 반도체 층을 팔각형 형상으로 형성하여 제조공정에서 미스 얼라인에 의한 인접하는 박막 트랜지스터 간의 채널 폭 변화를 방지하여 화상의 플리커를 줄일 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 소스 전극을 U자로 형성하고, 드레인 전극을 이와 대응되는 형상으로 형성하여 게이트 전극과 드레인 전극의 오버랩에 의한 기생 캐패시터를 줄여 화상 품질을 향상시킬 수 있다.
도 1은 종래의 액정표시장치의 박막 트랜지스터 기판을 나타낸 도면이다.
도 2는 상기 기생 캐패시터(Cgd)에 의한 박막 트랜지스터의 파형 변화를 나타낸 파형도이다.
도 3은 제1 실시 예에 따른 액정표시장치를 나타낸 블록도이다.
도 4는 제1 실시 예에 따른 액정표시장치의 박막 트랜지스터의 배치를 나타낸 회로도이다.
도 5는 제1 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판의 평면도이다.
도 6은 도 5를 A-A '면을 따라 절단한 단면도이다.
도 7은 제2 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판의 평면도이다.
도 2는 상기 기생 캐패시터(Cgd)에 의한 박막 트랜지스터의 파형 변화를 나타낸 파형도이다.
도 3은 제1 실시 예에 따른 액정표시장치를 나타낸 블록도이다.
도 4는 제1 실시 예에 따른 액정표시장치의 박막 트랜지스터의 배치를 나타낸 회로도이다.
도 5는 제1 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판의 평면도이다.
도 6은 도 5를 A-A '면을 따라 절단한 단면도이다.
도 7은 제2 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판의 평면도이다.
실시 예에 따른 박막 트랜지스터 기판은, 상하로 인접하는 화소 영역에 연결되는 복수 개의 박막 트랜지스터가 형성된 박막 트랜지스터 기판에 있어서, 다수의 화소 영역을 정의하는 다수의 게이트 라인 및 데이터 라인; 및 상기 다수의 게이트 라인 중 동일한 게이트 라인에 연결되는 제1 및 제2 박막 트랜지스터를 포함하고, 상기 제1 및 제2 박막 트랜지스터는, 상기 게이트 라인과 연결되는 게이트 전극; 상기 게이트 라인 상에 형성되는 반도체 층; 상기 데이터 라인과 연결되는 소스 전극; 및 상기 소스 전극과 대응되는 형상을 가지는 드레인 전극을 포함하며, 상기 반도체 층은 팔각형 형상을 가진다.
상기 제1 박막 트랜지스터와 제2 박막 트랜지스터의 반도체 층은 동일한 크기로 형성될 수 있다.
상기 게이트 전극은 상기 반도체 층과 동일한 형상을 가지고, 상기 반도체 층 보다 큰 크기로 형성될 수 있다.
상기 게이트 전극은 상기 데이터 라인과 게이트 라인이 교차하는 영역에 형성될 수 있다.
상기 소스 전극은 상기 데이터 라인으로부터 절곡된 U자형 형상을 가질 수 있다.
상기 드레인 전극 중 소스 전극과 인접하는 영역은 상기 소스 전극과 평행하는 형상일 수 있다.
상기 반도체 층은 상기 데이터 라인을 기준으로 좌우 대칭일 수 있다.
상기 제1 박막 트랜지스터와 제2 박막 트랜지스터는 좌우 및 상하 대칭일 수 있다.
상기 소스 전극은 상기 데이터 라인과 일체로 형성되고, 상기 게이트 전극은 상기 게이트 라인과 일체로 형성될 수 있다.
상기 소스 전극은, 상기 데이터 라인과 평행하는 제1 소스 영역; 상기 데이터 라인과 예각을 가지며 상기 데이터 라인과 상기 제1 소스 영역을 연결하는 제2 소스 영역; 및 상기 데이터 라인과 예각을 가지며 상기 데이터 라인과 상기 제1 소스 영역을 연결하는 제3 소스 영역을 포함할 수 있다.
상기 드레인 전극은, 상기 제1 소스 영역, 제2 소스 영역, 제3 소스 영역과 각각 평행한 제1 드레인 영역, 제2 드레인 영역 및 제3 드레인 영역을 포함할 수 있다.
도 3은 제1 실시 예에 따른 액정표시장치를 나타낸 블록도이다.
도 3을 참조하면 제1 실시 예에 따른 액정표시장치는 참조하면 실시 예에 따른 액정표시장치는 액정표시패널(1), 타이밍 컨트롤러(10), 게이트 드라이버(20) 및 데이터 드라이버(30)를 포함할 수 있다.
상기 액정표시패널(1)에는 다수의 게이트 라인(GL1 내지 GLn) 및 상기 게이트 라인(GL1 내지 GLn)과 교차하는 방향으로 형성되는 다수의 데이터 라인(DL1 내지 DLm)을 포함할 수 있다. 상기 다수의 게이트 라인(GL1 내지 GLn)에 의해 다수의 화소 영역이 정의되고, 상기 다수의 화소 영역에는 각각 박막 트랜지스터(T)가 형성될 수 있다. 상기 박막 트랜지스터(T)는 상기 게이트 라인(GL1 내지 GLn) 및 데이터 라인(DL1 내지 DLm)과 전기적으로 연결될 수 있다. 상기 액정표시패널(1)은 상기 데이터 드라이버(30)에 의해 다수의 인버젼 방식으로 구동될 수 있다.
상기 박막 트랜지스터(T)는 게이트 라인(GL1 내지 GLn)에 의해 게이트 신호를 전달받아 턴 온되고, 상기 박막 트랜지스터(T)가 턴 온 될 때, 상기 데이터 라인(DL1 내지 DLm)으로부터 전달받은 데이터 전압을 화소전극으로 전달하고, 상기 화소 전극에 인가되는 전압과 공통전압의 전위차에 의해 전계가 발생하고, 상기 전계에 의해 액정이 변위하여 백라이트로부터의 광의 휘도를 조절하여 화상을 표시할 수 있다.
상기 타이밍 컨트롤러(10)는 비디오 데이터(RGB), 수평 동기신호(H), 수직 동기신호(H, V) 및 클럭신호(CLK)를 입력받고 상기 게이트 드라이버(20)를 제어하기 위한 게이트 제어신호(GDC)를 생성하고, 상기 데이터 드라이버(30)를 제어하기 위한 데이터 제어신호(DDC)를 생성한다.
상기 게이트 드라이버(20)는 상기 타이밍 컨트롤러(10)로부터의 게이트 제어신호(GDC)에 응답하여 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터, 스캔펄스의 스윙폭을 액정셀의 구동에 적합한 레벨로 쉬프트 시키기 위한 레벨 쉬프터, 출력버퍼 등으로 구성된다. 상기 게이트 구동부(20)는 게이트 신호를 게이트 라인(GL1 내지 GLn)에 공급함으로써 상기 게이트 라인(GL1 내지 GLn)에 연결된 박막 트랜지스터(T)를 턴 온 시켜 데이터전압이 공급될 1 수평라인의 액정셀을 선택한다. 상기 데이터 드라이버(30)로부터 발생되는 데이터 전압은 게이트 신호에 의해 선택된 수평라인의 액정셀에 공급한다.
상기 데이터 드라이버(30)는 상기 타이밍 컨트롤러(10)로부터 전달받은 비디오 데이터(RGB)를 샘플링하고 래치한 다음, 아날로그 데이터 전압으로 변환한다.
상기 게이트 드라이버(20) 및 데이터 드라이버(30)은 다수의 데이터 집적회로(Integrated Circuit)로 구현될 수 있다.
도 4는 제1 실시 예에 따른 액정표시장치의 박막 트랜지스터의 배치를 나타낸 회로도이다.
도 4를 참조하면 제1 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판에는 제1 내지 제10 박막 트랜지스터(T1 내지 T10)가 형성된다. 도 4에서는 제1 내지 제10 박막 트랜지스터(T1 내지 T10)와 이와 연결된 제1 내지 제3 게이트 라인(GL1 내지 GL3) 및 제1 내지 제4 데이터 라인(DL1 내지 DL4)을 예로 들어 설명하였으나, 박막 트랜지스터, 게이트 라인 및 데이터 라인의 숫자는 해상도에 의해 정의되며, 상기의 숫자로 한정하지는 않는다.
상기 박막 트랜지스터 중 기수 번째 박막 트랜지스터와 우수 번째 박막 트랜지스터는 서로 좌우 상하 대칭되어 형성될 수 있다. 상기 기수 번째 박막 트랜지스터와 우수 번째 박막 트랜지스터는 동일한 게이트 라인에 연결될 수 있다.
예를 들어, 상기 제1 박막 트랜지스터(T1)는 제2 박막 트랜지스터(T2)와 좌우 상하 대칭되어 상기 제1 게이트 라인(GL1)과 연결될 수 있고, 상기 제3 박막 트랜지스터(T3)는 제4 박막 트랜지스터(T4)와 좌우 상하 대칭되어 상기 제1 게이트 라인(GL1)에 연결될 수 있고, 상기 제5 박막 트랜지스터(T5)는 제6 박막 트랜지스터(T6)와 좌우 상하 대칭되어 상기 제2 게이트 라인(GL2)과 연결될 수 있고, 상기 제7 박막 트랜지스터(T7)는 제8 박막 트랜지스터(T8)와 좌우 상하 대칭되어 상기 제3 게이트 라인(GL3)에 연결될 수 있고, 상기 제9 박막 트랜지스터(T9)는 제10 박막 트랜지스터(T10)와 좌우 상하 대칭되어 제3 게이트 라인(GL3)과 연결될 수 있다.
다시 말해, 상기 제1 박막 트랜지스터(T1)는 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)과 전기적으로 연결될 수 있고, 상기 제2 박막 트랜지스터(T2)는 제1 게이트 라인(GL1) 및 제2 데이터 라인(DL2)과 전기적으로 연결될 수 있고, 상기 제3 박막 트랜지스터(T3)는 제1 게이트 라인(GL1) 및 제3 데이터 라인(DL3)과 전기적으로 연결될 수 있고, 상기 제4 박막 트랜지스터(T4)는 제1 게이트 라인(GL1) 및 제4 데이터 라인(DL4)과 전기적으로 연결될 수 있고, 상기 제5 박막 트랜지스터(T5)는 제2 게이트 라인(GL2) 및 제2 데이터 라인(DL2)과 전기적으로 연결될 수 있고, 상기 제6 박막 트랜지스터(T6)는 제2 게이트 라인(GL2) 및 제3 데이터 라인(DL3)과 전기적으로 연결될 수 있고, 상기 제7 박막 트랜지스터(T7)는 제3 게이트 라인(GL3) 및 제1 데이터 라인(DL1)과 전기적으로 연결될 수 있고, 상기 제8 박막 트랜지스터(T8)는 제3 게이트 라인(GL3) 및 제2 데이터 라인(DL2)과 전기적으로 연결될 수 있고, 상기 제9 박막 트랜지스터(T9)는 제3 게이트 라인(GL3) 및 제3 데이터 라인(DL3)과 전기적으로 연결될 수 있고, 상기 제10 박막 트랜지스터(T10)는 제3 게이트 라인(GL3) 및 제4 데이터 라인(DL4)과 전기적으로 연결될 수 있다.
상기 제1 내지 제10 박막 트랜지스터(T1 내지 T10)는 제1 박막 트랜지스터(T1)부터 제10 박막 트랜지스터(T10)의 순서대로 순차적으로 구동될 수 있다.
도 5는 제1 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판의 평면도이고, 도 6은 도 5를 A-A '면을 따라 절단한 단면도이다.
도 5 및 도 6의 박막 트랜지스터 기판 상에는 인접하는 기수 번째 박막 트랜지스터와 우수 번째 박막 트랜지스터가 형성될 수 있다. 예를 들어, 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)로 설명한다.
기판(103) 상에 게이트 라인(121) 및 게이트 전극(122)이 형성된다.
상기 게이트 전극(122)은 상기 게이트 라인(121)과 일체로 형성될 수 있다. 상기 게이트 전극(122)은 상기 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)와 대응되는 영역에 상기 게이트 라인(121)보다 넓은 폭으로 형성될 수 있다. 상기 게이트 전극(122)은 팔각형 형상으로 형성될 수 있다.
상기 게이트 전극(122)을 팔각형으로 형성하여, 상기 화소 영역에 광을 투과시키지 않는 게이트 전극(122)이 형성되는 영역을 최소화할 수 있어 개구율 향상의 효과가 있다.
상기 게이트 라인(121) 및 게이트 전극(122)은 게이트 메탈로 형성될 수 있다. 상기 게이트 메탈은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 라인(121) 및 게이트 전극(122)이 형성된 기판(103) 상에 게이트 절연막(105)이 형성될 수 있다. 상기 게이트 절연막(103)은 상기 게이트 라인(121) 및 게이트 전극(122)을 다른 배선 및 전극들과 전기적으로 분리시키기 위한 층으로 절연 특성이 요구되며 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.
상기 게이트 절연막(105) 상에 반도체 층(125)이 형성될 수 있다. 상기 반도체 층(125)의 일 측은 상기 게이트 전극(122)과 동일한 형상으로 형성될 수 있고, 상기 반도체 층(125)의 타 측은 삼각형 형상으로 형성될 수 있다. 상기 제1 박막 트랜지스터(T1)의 반도체 층(125)은 제2 박막 트랜지스터(T2)와 인접하는 영역이 삼각형 형상으로 형성되고, 인접하지 않는 영역이 상기 게이트 전극(122)과 대응되는 형상으로 형성될 수 있다.
상기 반도체 층(125)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 상기 소스 영역 및 드레인 영역은 상기 채널 영역의 양측에 형성될 수 있다.
상기 반도체 층(125)이 형성된 게이트 절연막(105) 상에 데이터 라인(131), 소스 전극(132) 및 드레인 전극(133)이 형성될 수 있다.
상기 소스 전극(132)은 상기 반도체 층(125)의 소스 영역과 접촉할 수 있고, 상기 드레인 전극(133)은 상기 반도체 층(125)의 드레인 영역과 접촉할 수 있다.
상기 데이터 라인(131)은 상기 게이트 라인(121)과 교차하는 방향으로 형성될 수 있다.
상기 소스 전극(132)은 상기 데이터 라인(131)과 일체로 형성될 수 있다. 상기 소스 전극(132)은 상기 데이터 라인(131)으로부터 절곡된 U자형태로 형성될 수 있다. 상기 소스 전극(132)은 상기 게이트 전극(122)과 대응되는 형상으로 형성될 수 있다. 상기 소스 전극(132)은 제1 소스 영역(132a), 제2 소스 영역(132b) 및 제3 소스 영역(132c)을 포함할 수 있다.
상기 제1 영역(132a)은 상기 데이터 라인(131)과 평행하는 방향으로 형성될 수 있다. 상기 제2 영역(132b)은 상기 데이터 라인(131)과 예각을 가지도록 절곡되어 상기 제1 영역(132a) 및 상기 데이터 라인(131)을 전기적으로 연결할 수 있다. 상기 제3 영역(132c)은 상기 데이터 라인(131)과 예각을 가지도록 절곡되어 상기 제1 영역(132a) 및 상기 데이터 라인(131)을 전기적으로 연결할 수 있다.
상기 드레인 전극(133)은 상기 소스 전극(132)과 마주보는 영역에 형성될 수 있다. 상기 드레인 전극(133)의 일측 영역은 상기 상기 소스 전극(132)과 평행하도록 형성될 수 있다. 상기 드레인 전극(133)의 일측 영역은 제1 드레인 영역(133a), 제2 드레인 영역(133b) 및 제3 드레인 영역(133c)을 포함할 수 있다.
상기 제1 드레인 영역(133a)은 제1 소스 영역(132a)과 평행하게 형성될 수 있고, 상기 제2 드레인 영역(133b)은 제2 소스 영역(132b)과 평행하게 형성될 수 있고, 상기 제3 드레인 영역(133c)은 제3 소스 영역(133c)과 평행하게 형성될 수 있다.
상기 드레인 전극(133)의 일측 영역이 상기 소스 전극(132)과 평행하도록 형성되어, 상기 드레인 전극(133)과 상기 소스 전극(132)간의 길이가 같아져 동일한 채널 길이를 가질 수 있다.
상기 소스 전극(132)을 상기 데이터 라인(131)으로부터 절곡된 U자형 형태로 형성하고, 상기 드레인 전극(133)을 상기 소스 전극(132)과 평행하는 형상으로 형성하여 I자형 박막 트랜지스터에 비해, 게이트 전극(122)과 드레인 전극(133)의 중첩 영역을 줄일 수 있다. 이를 통해 게이트 전극(122) 및 드레인 전극(133) 간의 기생 캐패시터(Cgd)를 줄일 수 있어 결과적으로 차인 피드 쓰로우 전압(Feed Through Voltage: △Vp)을 줄여 화상 품질을 향상시킬 수 있는 효과가 있다.
또한, I자형 박막 트랜지스터에 비해, 상기 반도체 층(125) 상에서 상기 소스 전극(132) 및 드레인 전극(133)이 평행하는 영역이 같거나 또는 커짐으로써 상기 I자형 박막 트랜지스터와 동일한 채널폭 또는 더 큰 채널폭으로 형성할 수 있다. 이에 따라, 채널폭에 비례하는 신호전달 속도가 향상되고, 신호전달 특성이 향상되어 화상품질이 향상되는 효과가 있다.
상기 데이터 라인(131), 소스 전극(132) 및 드레인 전극(133)은 데이터 메탈로 형성될 수 있다. 상기 데이터 메탈은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 데이터 라인(131), 소스 전극(132) 및 드레인 전극(133)이 형성된 게이트 절연막(105) 상에 층간 절연막(107)이 형성될 수 있다.
상기 층간 절연막(107)은 상기 데이터 라인(131), 소스 전극(132) 및 드레인 전극(133)을 다른 배선 및 전극들과 전기적으로 분리시키기 위한 층으로 절연 특성이 요구되며 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.
상기 층간 절연막(107)을 관통하여 화소 컨택홀(150)이 형성될 수 있다. 상기 화소 컨택홀(150)은 상기 층간 절연막(107)을 관통하여 상기 드레인 전극(133)을 노출시킬 수 있다.
상기 화소 영역에는 화소 전극(140)이 형성될 수 있다. 상기 화소 전극(140)은 상기 화소 컨택홀(150)을 통해 상기 드레인 전극(133)과 전기적으로 연결될 수 있다.
상기 화소 전극(140)은 ITO, IZO, ITZO 또는 이들의 합금으로 형성될 수 있다.
상기 제1 박막 트랜지스터(T1)와 좌우 및 상하가 대칭되는 제2 박막 트랜지스터(T2)가 형성될 수 있다. 상기 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)는 동일한 게이트 라인과 연결될 수 있다.
상기 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)를 좌우 및 상하가 대칭되도록 형성하여, 블랙 매트릭스가 형성되는 영역을 줄일 수 있어 액정표시장치의 개구율을 향상시킬 수 있어 화상 품질을 향상시킬 수 있는 효과가 있다.
도 7은 제2 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판의 평면도이다.
제2 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판은 제1 실시 예와 비교하여 반도체 층의 형상이 상이하다. 제2 실시 예를 설명함에 있어 제1 실시 예와 동일한 구성에 대해서는 상세한 설명을 생략한다.
도 7을 참조하면 제2 실시 예에 따른 액정표시장치의 박막 트랜지스터 기판은 게이트 라인(221) 및 데이터 라인(231)이 교차하며 형성된다. 상기 게이트 라인(221)과 데이터 라인(231)이 교차하는 영역에 박막 트랜지스터가 형성된다. 도 7에서는 제1 및 제2 박막 트랜지스터(T1, T2)를 예로 들어 설명한다.
상기 게이트 라인(221)과 상기 데이터 라인(231)이 교차하는 영역에 게이트 전극(222)이 형성된다. 상기 게이트 전극(222)은 상기 게이트 라인(221)보다 넓은 폭으로 형성될 수 있다. 상기 게이트 전극(222)은 팔각형 형상으로 형성될 수 있다.
상기 게이트 전극(222)과 대응되는 영역에 반도체 층(225)이 형성될 수 있다. 상기 반도체 층(225)은 상기 게이트 전극(222)보다 작은 크기로 상기 게이트 전극(222)과 동일한 형상으로 형성될 수 있다.
상기 반도체 층(225) 상에는 소스 전극(232) 및 드레인 전극(233)이 형성될 수 있다. 상기 소스 전극(232)은 상기 데이터 라인(231)과 일체로 형성될 수 있다. 상기 소스 전극(232)은 상기 데이터 라인(231)으로부터 절곡된 U자형태로 형성될 수 있다.
상기 소스 전극(232)은 상기 반도체 층(225)의 인접하는 경계선과 평행하도록 형성될 수 있다. 상기 소스 전극(232)을 상기 반도체 층(225)의 인접하는 경계선과 평행하도록 형성하여 포토 리소그래피 공정에서 마스크의 미스 얼라인이 있더라도 상기 반도체 층(225) 상에 상기 소스 전극(232)이 형성되도록하여 소스 전극(232)의 모든 영역이 박막 트랜지스터의 구성으로 동작하게 한다.
상기 반도체 층(225)은 상기 데이터 라인(231)을 경계로 좌우 대칭인 팔각형 형상으로 형성될 수 있다. 또한, 상기 제1 박막 트랜지스터(T1)의 반도체 층과 제2 박막 트랜지스터(T2)의 반도체 층은 동일한 형상과 동일한 크기를 가질 수 있다.
상기 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)는 좌우 상하가 대칭될 수 있다. 상기 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)의 반도체 층을 동일한 크기의 팔각형 형상으로 형성하여, 상기 소스 전극(232) 및 드레인 전극(233) 형성시 마스크의 상하좌우 미스 얼라인이 있더라도, 상기 제1 박막 트랜지스터(T1)의 채널폭(W1)과 제2 박막 트랜지스터(T2)의 채널폭(W2)은 동일하게 유지될 수 있다.
다시 말해, 상기 소스 전극(232) 및 드레인 전극(233)이 공정마진 내로 상하좌우로 이동하여 형성된다고 하더라도, 상기 소스 전극(232) 및 드레인 전극(233) 사이에 위치하는 반도체 층의 채널 영역의 폭에는 변화가 없다. 이로써, 상기 제1 박막 트랜지스터(T1) 및 제2 박막 트랜지스터(T2)는 동일한 채널 폭을 유지할 수 있다.
인접하는 박막 트랜지스터간에 동일한 채널 폭을 유지함으로써 채널 폭이 상이함에 따라 발생할 수 있는 화상 품질 저하 문제를 해결할 수 있다.
21,121,221: 게이트 라인 22,122,222: 게이트 전극
125,225: 반도체 층 31,131,231: 데이터 라인
32,132,232: 소스 전극 33,133,233: 드레인 전극
40,140,240: 화소 전극 50,150,250: 화소 컨택홀
125,225: 반도체 층 31,131,231: 데이터 라인
32,132,232: 소스 전극 33,133,233: 드레인 전극
40,140,240: 화소 전극 50,150,250: 화소 컨택홀
Claims (12)
- 서로 교차하도록 배열되어 다수의 화소 영역을 정의하는 다수의 게이트 라인 및 다수의 데이터 라인; 및
상기 다수의 게이트 라인 중 동일한 게이트 라인에 연결되고, 상기 다수의 데이터 라인 중 서로 인접한 제1 데이터 라인과 제2 데이터 라인 사이에 있으며, 상기 동일한 게이트 라인을 사이에 두고 서로 엇갈리도록 배치된 제1 및 제2 박막 트랜지스터를 포함하고,
상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터는 각각,
상기 동일한 게이트 라인과 연결된 게이트 전극;
상기 동일한 게이트 라인 상에 있는 반도체 층;
상기 제1 데이터 라인 및 상기 제2 데이터 라인과 연결된 소스 전극; 및
상기 소스 전극과 대응되는 형상을 갖는 드레인 전극을 포함하며,
각각의 상기 게이트 전극과 각각의 상기 반도체 층은 각각 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩되는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 제1 박막 트랜지스터와 제2 박막 트랜지스터의 반도체 층은 동일한 크기로 형성되는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 게이트 전극은 상기 반도체 층과 동일한 형상을 가지고, 상기 반도체 층 보다 큰 크기로 형성되는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 게이트 전극은 상기 데이터 라인과 게이트 라인이 교차하는 영역에 형성되는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 소스 전극은 상기 데이터 라인으로부터 절곡된 U자형 형상을 가지는 박막 트랜지스터 기판. - 제5항에 있어서,
상기 드레인 전극 중 소스 전극과 인접하는 영역은 상기 소스 전극과 평행하는 형상인 박막 트랜지스터 기판. - 제1항에 있어서,
상기 반도체 층은 상기 데이터 라인을 기준으로 좌우 대칭인 박막 트랜지스터 기판. - 제1항에 있어서,
상기 제1 박막 트랜지스터와 제2 박막 트랜지스터는 좌우 및 상하 대칭인 박막 트랜지스터 기판. - 제1항에 있어서,
상기 소스 전극은 상기 데이터 라인과 일체로 형성되고,
상기 게이트 전극은 상기 게이트 라인과 일체로 형성되는 박막 트랜지스터 기판. - 제6항에 있어서,
상기 소스 전극은,
상기 데이터 라인과 평행하는 제1 소스 영역;
상기 데이터 라인과 예각을 가지며 상기 데이터 라인과 상기 제1 소스 영역을 연결하는 제2 소스 영역; 및
상기 데이터 라인과 예각을 가지며 상기 데이터 라인과 상기 제1 소스 영역을 연결하는 제3 소스 영역을 포함하는 박막 트랜지스터 기판. - 제10항에 있어서,
상기 드레인 전극은,
상기 제1 소스 영역, 제2 소스 영역, 제3 소스 영역과 각각 평행한 제1 드레인 영역, 제2 드레인 영역 및 제3 드레인 영역을 포함하는 박막 트랜지스터 기판. - 제1항에 있어서,
상기 반도체 층은 팔각형 형상을 갖는 박막 트랜지스터 기판.
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