JP2008181907A - 表示装置およびその製造方法 - Google Patents
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Abstract
【課題】薄膜トランジスタにおいて電極を信頼性よく形成できるようにした表示装置の製造方法の提供。
【解決手段】ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなる。
【選択図】図1
【解決手段】ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなる。
【選択図】図1
Description
本発明は表示装置及びその製造方法に係り、特に、薄膜トランジスタを備える表示装置およびその製造方法に関する。
この種の表示装置は、その表示部にマトリックス状に配置された複数の画素を有し、その各画素列を、その各画素に備えられる薄膜トランジスタをゲート信号線を介して供給する走査信号によってオンさせることによって順次選択し、この選択のタイミングに合わせて、該画素列の各画素に他の画素列の対応する画素に共通に接続されたドレイン信号線を介して映像信号を供給するように構成されている。
そして、前記薄膜トランジスタとして、半導体層に対してゲート電極を下層に配置させるいわゆるボトムゲート型と称されるものがあり、その製造にあって、いわゆるレジストリフロー方式と称される方法を用いる場合がある。
すなわち、半導体層の上面の導電体層をパターン化させてドレイン電極およびソース電極を形成した後に、これら電極の上面に形成されているフォトレジスト膜を残存させ、該フォトレジスト膜をリフローさせることによって、前記半導体層を選択エッチングするためのマスクとなるフォトレジスト膜(変形フォトレジスト膜)を形成するようになっている。
このような方法を用いることにより、半導体層の選択エッチングのためのマスクの形成にあってフォトリソグラフィ技術を用いることを一回分省略できることから、製造の工程数を低減させることができる。
この方法の詳細は、たとえば下記特許文献1によって開示されている。
特開2002−83765号公報
しかし、このようにして形成される薄膜トランジスタは、たとえば、それら各電極のうち一方の電極をU字状のパターンとした場合に、平行に配置される2つの棒状からなる各導電体層の結合部において、外側から内側にかけて抉り部が発生し、また、最悪の場合、該抉り部の抉りが進行し、電極が該結合部の部分で分断されるという不都合が生じることが確認された。
本発明者等は、この原因を追及した結果、電極の上面に形成されているフォトレジスト膜をリフローさせた場合、該電極の前記結合部の外方側の端部(先端部)において、該フォトレジスト膜が充分に被うように流動せず、この個所においてマスクが形成されなくなってしまう性質があることが判明した。
本発明の目的は、薄膜トランジスタにおいて電極を信頼性よく形成できるようにした表示装置の製造方法を提供することにある。
本発明の他の目的は、薄膜トランジスタにおいて電極を信頼性よく形成できるようにした表示装置を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
(1)本発明による表示装置の製造方法は、たとえば、ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなることを特徴とする。
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなることを特徴とする。
(2)本発明による表示装置は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンで形成され、
前記半導体層は、平面的に観た場合、前記導電体層に対して少なくとも前記突出部が形成された部分を含んで外方にはみ出し部を有するパターンで形成されていることを特徴とする。
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンで形成され、
前記半導体層は、平面的に観た場合、前記導電体層に対して少なくとも前記突出部が形成された部分を含んで外方にはみ出し部を有するパターンで形成されていることを特徴とする。
(3)本発明による表示装置は、たとえば、(2)の構成を前提とし、前記突出部はその先端が半円形状となっていることを特徴とする。
(4)本発明による表示装置は、たとえば、(2)の構成を前提とし、前記突出部はその先端が矩形状となっていることを特徴とする。
(5)本発明による表示装置は、たとえば、(2)の構成を前提とし、前記一方の電極は、前記導電体層によって構成されるドレイン信号線と接続部を介して電気的に接続されるドレイン電極で構成され、前記突出部は前記接続部を兼ねて構成されていることを特徴とする。
(6)本発明による表示装置の製造方法は、たとえば、ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部が他の部分よりも幅広で形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなることを特徴とする。
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部が他の部分よりも幅広で形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなることを特徴とする。
(7)本発明による表示装置は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部が他の部分よりも幅広で形成された幅広部を有するパターンで形成され、
前記半導体層は、平面的に観た場合、前記導電体層に対して少なくとも前記幅広部が形勢された部分を含んで外方にはみ出し部を有パターンで形成されていることを特徴とする。
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部が他の部分よりも幅広で形成された幅広部を有するパターンで形成され、
前記半導体層は、平面的に観た場合、前記導電体層に対して少なくとも前記幅広部が形勢された部分を含んで外方にはみ出し部を有パターンで形成されていることを特徴とする。
(8)本発明による表示装置は、たとえば、(7)の構成を前提とし、前記一方の電極の結合部は、前記他方の電極に対して反対側の辺部がU字状をなし、該結合部の中央に及んで幅広となる幅広部を有することを特徴とする。
(9)本発明による表示装置は、たとえば、(7)の構成を前提とし、前記一方の電極の結合部は、前記他方の電極側の辺部がU字状をなし、該他方の電極に対して反対側の辺部がコ字状をなすことを特徴とする。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
このように構成した表示装置は、その薄膜トランジスタにおいて電極を信頼性よく形成できるようになる。
以下、図面を用いて本発明による表示装置の実施例を説明する。
図2は、本発明による表示装置としてたとえば液晶表示装置を例に挙げ、その液晶表示部における画素の等価回路の一実施例を示している。また、図2は、液晶を介して対向配置される各基板の一方の基板SUBの液晶側に面に形成される回路を示し、互いに隣接するたとえば2×3個の画素における回路を示している。
図2において、各画素は、図中y方向に伸張し隣接する一対のドレイン信号線DL、x方向に伸張し隣接する一対のゲート信号線GLによって、他の隣接する画素とそれぞれ領域が画されるようになっている。
そして、画素の一角において、MIS型構造からなる薄膜トランジスタTFT(Thin Film Transistor)が形成され、そのゲート電極は近接するゲート信号線GLに接続され、ドレイン電極は近接するドレイン信号線DLに接続されている。
また、各画素の領域内において一対の電極からなる画素電極PXと対向電極CTとが形成され、該画素電極PXは前記薄膜トランジスタTFTのソース電極に接続され、該対向電極CTは図中X方向に伸張するコモン信号線CLに接続されている。
このような回路構成において、各画素の対向電極CTにコモン信号線CLを介して基準電圧(映像信号に対して基準となる電圧)を印加し、ゲート信号線GLにたとえば図中上方から順次ゲート電圧を印加することによって画素行が選択され、その選択のタイミングに応じて、各ドレイン信号線DLに映像信号を供給することにより、前記画素行の各画素に前記ゲート電圧によってオンされた薄膜トランジスタTFTを介して画素電極PXに該映像信号の電圧が印加される。そして、該画素電極PXと対向電極CTの間に前記映像信号の電圧に対応する強度のいわゆる横電界が発生し、この横電界の強度に応じて液晶の分子を挙動させるようになっている。
このように示した回路は、そのゲート信号線GL、ドレイン信号線DL、薄膜トランジスタTFTにおいて、幾何学的に同様の配置となっているが、たとえば、対向電極CTは画素の大部分(たとえば80%以上)の領域に面状に形成され、画素電極PXは絶縁膜を介して前記対向電極CTと重畳された複数の帯状電極から構成されている。
このため、画素電極PXと対向電極CTとの間には液晶とともに前記絶縁膜を誘電体膜とする容量素子が形成され、前記画素電極PXに映像信号が印加された場合、その映像信号の印加は該容量素子によって比較的長い時間蓄積されるようになっている。
図3は、たとえば透明基板からなる前記基板SUBの液晶側の面に形成された画素の構成を示した図である。図3に示す画素は一つの画素を示している。
図3において、その(a)は平面図、(b)は(a)のb−b線における断面図、(c)は(a)のc−c線における断面図である。
まず、基板SUBの液晶側の面(表面)には、ゲート信号線GLおよびコモン信号線CLが比較的大きな距離を有して平行に形成されている。
ゲート信号線GLとコモン信号線CLの間の領域には、たとえばITO(Indium-Tin-Oxide)の透明導電材料からなる対向電極CTが形成されている。対向電極CTは、そのコモン信号線CL側の辺部において該コモン信号線CLに重畳されて形成され、これにより、該コモン信号線CLと電気的に接続されて形成されている。
そして、基板SUBの表面には、前記ゲート信号線GL、コモン信号線CL、および対向電極CTをも被うようにして絶縁膜GIが形成されている。この絶縁膜GIは、後述の薄膜トランジスタTFTの形成領域において該薄膜トランジスタTFTのゲート絶縁膜として機能するもので、それに応じて膜厚等が設定されるようになっている。
前記絶縁膜GIの上面であって、前記ゲート信号線GLの一部と重畳する個所において、たとえばアモルファスシリコンからなる半導体層ASが形成されている。この半導体層ASは前記薄膜トランジスタTFTの半導体層となるものである。
なお、この半導体層ASは、後述でも明らかとなるが、該薄膜トランジスタTFTの形成領域に限らず、ドレイン信号線DLの下層において、および該ドレイン信号線DLと薄膜トランジスタTFTのドレイン電極DTとを電気的に接続する接続部JCの下層において、および薄膜トランジスタTFTのソース電極STの該薄膜トランジスタTFTの形成領域を超えて延在する部分の下層において、それぞれ、形成されている。このような半導体層ASは、該薄膜トランジスタTFTを、たとえば、いわゆるレジストリフロー方法で形成することによって、上述したパターンで構成され、たとえばドレイン信号線DLにおいて段差を少なく構成でき、いわゆる段切れの不都合を回避できる効果を奏する。なお、以下の説明において、前記半導体層ASのうち薄膜トランジスタTFTの形成領域以外の領域に形成された半導体層を符号AS’で示す場合がある。
そして、図中y方向に伸張してドレイン信号線DLが形成され、このドレイン信号線DLはその一部において前記薄膜トランジスタTFT側に延在する延在部を有し、この延在部(接続部JC)は前記半導体層AS上に形成された該薄膜トランジスタTFTのドレイン電極DTに接続されている。この場合、前記接続部JCはたとえば前記ゲート信号線GLに重畳して形成されたものとなっている。
また、該ドレイン信号線DLおよびドレイン電極DTの形成の際に同時に形成されるソース電極STが、前記半導体層AS上にて前記ドレイン電極DTと対向し、かつ、該半導体層AS上から画素領域側に若干延在された延在部を有して形成されている。この延在部は後に説明する画素電極PXと接続されるパッド部PDに至るようにして構成されている。
なお、前記半導体層ASは、それを絶縁膜GI上に形成する際に、たとえば、その表面に高濃度の不純物がドープされて形成され、たとえば、前記ドレイン電極DTおよびソース電極STをパターニングして形成した後に、該ドレイン電極DTおよびソース電極STをマスクとして該ドレイン電極DTおよびソース電極STの形成領域以外の領域に形成された高濃度の不純物層をエッチングするようにしている。半導体層ASとドレイン電極DTおよびソース電極STのそれぞれの間に高濃度の不純物層を残存させ、この不純物層をオーミックコンタクト層として形成するためである。
このようにすることにより、前記薄膜トランジスタTFTは、ゲート信号線GLをゲート電極としたいわゆる逆スタガ構造のMIS構造のトランジスタが構成されることになる。
なお、MIS構造のトランジスタにあっては、そのバイアスの印加によってドレイン電極DTとソース電極STが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線DLと接続される側をドレイン電極DTと、画素電極PXと接続される側をソース電極STと称している。
基板SUBの表面には、前記薄膜トランジスタTFTをも被って保護膜PASが形成されている。この保護膜PASは、該薄膜トランジスタTFTを液晶との直接の接触を回避させるために設けられるようになっている。また、この保護膜PASは、前記対向電極CTと後述の画素電極PXとの間に介在して設けられ、前記絶縁膜GIとともに、該対向電極CTと画素電極PXの間に設けられた容量素子の誘電体膜としても機能するようになっている。
前記保護膜PASの上面には、画素電極PXが形成されている。この画素電極PXは、たとえばITO(Indium-Tin-Oxide)等の透明導電材からなり、前記対向電極CTと広い面積にわたって重畳して形成されている。
そして、該画素電極PXは、多数のスリットがその長手方向と交叉する方向に並設されて形成され、これによって両端が互いに接続された多数の帯状の電極からなる電極群を有するようにして形成されている。
また、前記基板SUBの表面には、画素電極PXをも被って配向膜(図示せず)が形成され、この配向膜によって該配向膜と直接に接触する液晶の分子の初期配向方向を設定するようになっている。
なお、画素電極PXの各電極は、図3(a)に示すように、画素の領域をたとえば図中上下に2分割させ、その一方の領域にはたとえばゲート信号線GLの走行方向に対して+45°方向に延在するように形成され、他方の領域には−45°方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、1画素内における画素電極PXに設けたスリットの方向(画素電極PXの電極群の方向)が単一である場合、観る方向により色つきが生じる不都合を解消した構成となっている。このことから、必ずしもこのような構成にする必要のないものである。
上述した実施例では、薄膜トランジスタTFTの半導体層はアモルファスシリコンで形成したものであるが、ポリシリコンで形成したものであってもよい。
図1は、図3で示した薄膜トランジスタTFT(図中点線枠Qの部分)を拡大して示した平面図である。
ゲート信号線GLを被って形成される絶縁膜GI(図示せず)の上面に半導体層ASが形成されている。
前記半導体層ASは、この半導体層ASの上面にパターン化されて形成された導電体層とほぼ同形のフォトレジスト膜(変形フォトレジスト膜)をマスクとした選択エッチングによって形成され、そのパターンは、概略的には、該導電体層とほぼ同様の形状となっている。この半導体層ASのパターンについては後にさらに詳述する。
前記導電体層は、まず、前記ゲート信号線GLに重畳して配置される半導体層AS上に形成される薄膜トランジスタTFTのドレイン電極DTとソース電極STとから構成されている。
前記ドレイン電極DTは、平面的に観た場合にほぼU字状をなし、2つの棒状からなる各導電体層が、その長手方向を図中y方向に一致させて平行に配置され、図中下方の端部において導電体層によって互いに結合された結合部CBを有する(図中上方の端部において開放部を有する)パターンで形成されている。
そして、2つの棒状からなる前記各導電体層および結合部CBを構成する導電体層においてそれぞれの幅がほぼ均一になるように形成されているとともに、前記結合部CBのほぼ中央部にあって前記チャネル領域CHと反対側の辺に半円形の形状からなる突出部PJを有するパターンで形成されている。
これにより、該ドレイン電極DTは、前記結合部CBのほぼ中央部において、該中央部を除く他の部分よりも幅が大きく形成されるようになる。
このようなパターンで構成される前記ドレイン電極DTは、後の説明で明らかとなるように、その形成の際において、前記結合部CBが前記チャネル領域CHと反対側の辺が必要以上に抉られたパターンで形成され、最悪の場合、前記結合部CBが分断されてしまう不都合の発生を回避できる構成となっている。
なお、このドレイン電極DTは、前記導電体層の選択エッチングによって、ドレイン信号線DLの形成とともに形成され、該ドレイン信号線DLと電気的接続を図る接続部JCを備えて構成されるようになっている。
また、前記ドレイン電極DTの形成の際に同時に形成されるソース電極STがあり、このソース電極STは、前記ドレイン電極DTの開放部の側から挿入され結合部CBの側へかけて延在する線状のパターンから構成され、図中y方向に延在して配置されている。
これにより、前記ドレイン電極DTは、平面的に観た場合、ソース電極STの先端部を囲むようにして配置されるパターンを構成し、前記ドレイン電極DTとソース電極STが相互に対向する半導体層AS面にU字状のチャネル領域CHが構成されるようになる。これにより、該チャネル領域CHにおけるチャネル幅を大きく形成することができる。
なお、前記ソース電極STは、前記ゲート信号線GLに対し図中上方の画素領域側へ該ゲート信号線GLを越えて延在され、図示しない画素電極PXとの接続を図るべくパッド部PDに接続されている。このパッド部PDも前記導電体層の選択エッチングによって形成され、前記ソース電極STとともに形成されるようになっている。
そして、前記半導体層ASは、ドレイン信号線DL、接続部JC、ドレイン電極DT、ソース電極ST、およびパッド部PDをそれぞれ構成する導電体層の下層の領域(導電体層と重なる領域)、およびドレイン電極DTとソース電極STとの間のチャネル領域CHはもちろんのこと、これによって定められる輪廓よりも、さらに該輪廓のほぼ全周にわたって、外方に若干延在するはみ出し部を有するようにして形成されている。
ここで、該半導体層ASの外方へのはみ出し部において前記輪廓の「ほぼ」全周にわたってとしたのは、前記全周の一部において、たとえば、前記ドレイン電極DTの前記開放部(前記結合部CBに対して反対側の部分)側の電極端TEにおいて前記半導体層ASの外方へのはみ出しが形成されない場合が往々にしてあるからである。導電体層に前記電極端TEのように突出した部分が存在するとフォトレジスト膜のリフローの際に、該フォトレジスト膜が前記電極端TEを被うように該電極端TEの外方に及んで流動しない場合があるからである。
しかし、この場合においても、ドレイン電極DTの前記結合部CBにあって、前記突出部PJが形成されているため、該突出部PJおよび前記結合部CBの外方への前記半導体層ASのはみ出しが確保されるようになっている。
ドレイン電極DTに前記突出部PJを設けることによって、リフロー前におけるフォトレジスト膜は該突出部PJの上方に形成されている分だけ増量されて存在することになり、リフローの際に、該フォトレジスト膜は該突出部PJの先端の外方にも及んで流動し易くなり、該突出部PJは変形フォトレジスト膜によって充分に被われるようになるからである。
図4は、本発明による表示装置の製造方法の一実施例を前記薄膜トランジスタTFTの部分において示した工程図である。図4に示す各工程図は図1のVI−VIにおける断面を示している。以下、図4を用いて工程順に説明する。
まず、図4(a)に示すように、主表面(液晶側の面)に、ゲート信号線GL、および該ゲート信号線GLをも被って絶縁膜GIが形成された基板SUBを用意する。
そして、前記基板SUBの絶縁膜GIの上面の全域に、たとえばCVD方法を用いて半導体層ASおよび導電体層CDTを順次積層する。
ここで、前記半導体層ASはたとえばアモルファスSiからなり、その表面は高濃度のn型不純物がドープされた高濃度不純物層CNLとして形成されている。この高濃度不純物層CNLは薄膜トランジスタTFTのオーミックコンタクト層として機能させるものである。
次に、図4(b)に示すように、前記導電体層CDTの表面の全域にフォトレジスト膜を塗布し、このフォトレジスト膜を周知のフォトリソグラフィ技術により選択的に除去してパターン化する。
ここで、残存されたフォトレジスタ膜PTRのパターンは、前記導電体層CDTの選択エッチングによって残存させようとするパターンと同様となっている。
次に、図4(c)に示すように、残存されたフォトレジスト膜PTRをマスクとして導電体層CDTおよび前記高濃度不純物層CNLを順次選択エッチングする。ここで、たとえば、導電体層CDTにはいわゆるウェットエッチングを用い、高濃度不純物層CNLにはドライエッチングを用いる。
この選択エッチングによって残存された導電体層CDTによって、薄膜トランジスタTFTのドレイン電極DTおよびソース電極STと、前記ドレイン電極DTに接続されるドレイン信号線DL(該ドレイン電極DTとの接続部JCも含む)、前記ソース電極STの画素電極と接続されるパッド部PDが形成されるようになる。
なお、導電体層CDTおよび前記高濃度不純物層CNLの選択エッチングが終了した段階でも前記フォトレジスト膜PTRを除去することなく次の工程に移行することになる。
次に、図4(d)に示すように、前記フォトレジスト膜PTRをリフローさせて変形フォトレジスト膜PTR’を形成する。このリフローによる変形フォトレジスト膜PTR’は、たとえば、前記フォトレジスト膜PTRを有機溶媒溶液の蒸気中に1〜3分間曝し、これによって、該フォトレジスト膜PTRに有機溶媒溶液を徐々に浸透させ、該フォトレジスト膜PTRに溶解を起こさせるようにして形成する。
このリフローによって、パターン化された導電体層CDTの上方に形成されている前記フォトレジスト膜PTRは、平面的に観た場合、該導電体層CDTの外方に及んで、換言すれば、該導電体層CDTの輪廓からはみ出した部分に及んで流動することになる。
この場合、当該導電体層CDTに対して隣接して配置される他の導電体層CDTがある場合、当該導電体層CDTから流動したフォトレジスト膜PTRと他の導電体層CDTから流動したフォトレジスト膜PTRは互いに合流し合い、当該導電体層CDTと他の導電体層CDTの間の狭い領域は該フォトレジスト膜PTR(PTR’)によって埋められることになる。すなわち、ドレイン電極DTとソース電極STの間のチャネル領域CHに相当する部分において該変形フォトレジスト膜PTR’で埋められるようになる。
さらに、前記フォトレジスト膜PTRのリフローの際、前記導電体層CDTのうち、前記ドレイン電極DTの開放部(前記結合部CBに対して反対側の部分)側の電極端TEにおいて、フォトレジスト膜が充分に被われない場合がある。上述したように、フォトレジスト膜PTRのリフローにおいて、該フォトレジスト膜PTRは前記電極端TEの外方には流動し難い性質を有するからである。
そして、前記ドレイン電極DTの結合部CBに形成された突出部PJの先端PFにおいては、上述したように、該突出部PJの上方に形成されたフォトレジスト膜PTRが該突出部PJを被ってリフローされるようになる。図1のV−Vに対応する部分の断面図である図5は、リフローによる変形フォトレジスト膜PTR’が前記ドレイン電極DTの結合部CBが前記突出部PJとともに充分被われていることを示した図である。
なお、この場合において、前記導電体層CDTがたとえばアルミニウム(Al)、チタン(Ti)、あるいはモリブデン(Mo)で構成されている場合であって、半導体層ASをドライエッチングで選択エッチングをする場合であっても、該導電体層CDTは変形フォトレジスト膜PTR’によって充分に被われていることから、該導電体層CDTからのヒロックの発生を回避できる効果も有する。
次に、図4(e)に示すように、リフローされた変形フォトレジスト膜PTR’をマスクとし、このマスクから露出された半導体層ASをたとえばドライエッチングにより選択エッチングする。これにより該半導体層ASは図1に示したようなパターンで形成される。
そして、図4(f)に示すように、前記変形フォレジスト膜PTR’を除去することによって、薄膜トランジスタTFTの形成が終了する。その後は、該薄膜トランジスタTFTをも被って基板SUBの表面に前記保護膜PASを形成し、この保護膜PASの上面に画素電極PXを形成する。
なお、このような工程を経るにあたって、薄膜トランジスタTFTのドレイン電極DTが突出部PJを有しないパターンで形成していた場合、図1に対応した図10に示すように、該ドレイン電極DTの結合部CBの外側辺の一部にその下層の半導体層ASとともに抉り部SCPが発生してしまう場合がある。この部分において変形フォトレジスト膜PTR’が充分に被われていない状態でエッチングがなされるからである。
上述した実施例では、薄膜トランジスタTFTのドレイン電極DTに形成した前記突出部PJは、半円形の形状としたものであるが、必ずしもこの形状に限定されることはない。たとえば、図1と対応して描かれた図6に示すように、該ドレイン電極DTに形成される前記突出部PJを矩形からなる形状とするようにしてもよい。要は、該突出部PJを設けることにより、該ドレイン電極DTの結合部CBのほぼ中央部において、該中央部を除く他の部分よりも幅が大きく形成されるようになればよい。
このことから、図7に示すように、ドレイン電極DTを、その開放部側において幅wを有し、結合部CBにおいてその中央部に近づくに従い幅を徐々に大きくし該中央部で最大の幅W(>w)を有するようなパターンで形成するようにしてもよい。
また、図8に示すように、ドレイン電極DTを、ソース電極STの側の辺において結合部CBで円弧を有するU字状とし、ソース電極STの側の辺に対して反対の辺において結合部CBで矩形を有するほぼコ字状とすることによって、その開放部側において幅wを有し結合部CBの中央部で幅W(>w)を有するようなパターンで形成するようにしてもよい。
さらに、図9は、薄膜トランジスタTFTのドレイン電極DTにおいて、その結合部CBに突出部PJを形成する場合、該突出部PJをドレイン信号線DLとの接続部JCと兼用させた構成としたものである。
このため、図9において、U字状をなすドレイン電極DTは、たとえば、その開放部側の2つの棒状からなる各導電体層が、その長手方向を図中x方向に一致させて平行に配置され、結合部CBは前記ドレイン信号線DL側に位置づけられるようにして構成されている。
また、これにより、図中x方向に延在して配置されるソース電極STは、画素電極PX(図示せず)と接続される側において屈曲され、ゲート信号線GLに対して図中上側の画素領域のパッド部PDに接続されて構成されている。
このように構成した薄膜トランジスタTFTは、そのドレイン電極DTとドレイン信号線DLとの電気的接続を図る接続部JCによって、たとえば図1に示した突出部PJと同様の効果が得られることになる。また、該ドレイン電極DLは、その開放部側において幅wを有し結合部CBの中央部で幅W(>w)を有するパターンで形成されることになる。
なお、これまでの各実施例において、ドレイン電極DTをU字状にするのではなく、ソース電極STをU字状にするようにしてもよいことはもちろんである。
上述した実施例の液晶表示装置は、その液晶(液晶分子)が基板SUBに対していわゆる横電界と称される電界によって駆動されるようになっているものである。しかし、これに限定されることはなく、たとえば、いわゆる縦電界と称される電界によって駆動される液晶表示装置にも適用できる。
上述した実施例では、液晶表示装置を例に挙げて本発明の表示装置を説明したものである。しかし、本発明は、たとえば有機EL表示装置等の他の表示装置にも適用できる。有機EL表示装置においてもたとえば画素毎に薄膜トランジスタを備えて構成され、上述したと同様の課題を有するからである。
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
SUB……基板、GL……ゲート信号線、DL……ドレイン信号線、CL……コモン信号線、TFT……薄膜トランジスタ、PX……画素電極、CT……対向電極、GI……絶縁膜、AS……半導体層、PAS……保護膜、CH……チャネル領域、JC……接続部、DT……ドレイン電極、CB……結合部、PJ……突出部、ST……ソース電極、PD……パッド部、CDT……導電体層、PTR……フォトレジスト膜、PTR’……変形フォトレジスト膜。
Claims (9)
- ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなることを特徴とする表示装置の製造方法。 - 基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部に前記他方の電極に対して反対側の辺に突出部が形成されたパターンで形成され、
前記半導体層は、平面的に観た場合、前記導電体層に対して少なくとも前記突出部が形成された部分を含んで外方にはみ出し部を有するパターンで形成されていることを特徴とする表示装置。 - 前記突出部はその先端が半円形状となっていることを特徴とする請求項2に記載の表示装置。
- 前記突出部はその先端が矩形状となっていることを特徴とする請求項2に記載の表示装置。
- 前記一方の電極は、前記導電体層によって構成されるドレイン信号線と接続部を介して電気的に接続されるドレイン電極で構成され、前記突出部は前記接続部を兼ねて構成されていることを特徴とする請求項2に記載の表示装置。
- ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタの形成領域において、そのドレイン電極およびソース電極であって、一方の電極が、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部が他の部分よりも幅広で形成されたパターンからなるそれぞれの前記電極をフォトレジスト膜をマスクとして前記導電体層の選択エッチングによって形成する工程と、
前記フォトレジスト膜をそのままリフローさせて形成される変形フォトレジスト膜をマスクとして前記半導体層をエッチングする工程からなることを特徴とする表示装置の製造方法。 - 基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、平面的に観た場合、他方の電極の先端部を囲むようにして、一端側が開放され他端側に結合部を有するほぼU字状をなし、該結合部が他の部分よりも幅広で形成された幅広部を有するパターンで形成され、
前記半導体層は、平面的に観た場合、前記導電体層に対して少なくとも前記幅広部を含む部分を含んで外方にはみ出し部を有するパターンで形成されていることを特徴とする表示装置。 - 前記一方の電極の結合部は、前記他方の電極に対して反対側の辺部がU字状をなし、該結合部の中央に及んで幅広となる幅広部を有することを特徴とする請求項7に記載の表示装置。
- 前記一方の電極の結合部は、前記他方の電極側の辺部がU字状をなし、該他方の電極に対して反対側の辺部がコ字状をなすことを特徴とする請求項7に記載の表示装置。
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