JP2008152066A - 表示装置およびその製造方法 - Google Patents

Abstract

【課題】極めて簡単な構成で、導電体層の破損に対する修復を可能にする表示装置の製造方法の提供。
【解決手段】基板上に、順次積層された、ゲート信号線、絶縁膜、非晶質の半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極、前記ドレイン電極と接続部を介して接続されるドレイン信号線を構成し、
前記半導体層は、前記導電体層の形成領域下に形成され、
前記導電体層に破損部が生じている場合、その破損部とその近傍における半導体層の部分を結晶化させる。
【選択図】図１

Description

本発明は表示装置およびその製造方法に係り、特に、各画素に薄膜トランジスタを備える表示装置およびその製造方法に関する。

たとえばアクティブ・マトリックス型の表示装置は、基板面に、そのｘ方向に延在しｙ方向に並設されるゲート信号線とｙ方向に延在しｘ方向に並設されるドレイン信号線とで囲まれた各領域を画素領域とし、これら各画素領域に、一方のゲート信号線からの走査信号の供給によって駆動される薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極とが備えられて構成されている。

そして、このような各信号線、薄膜トランジスタ、および画素電極等は、フォトリソグラフィ技術によるエッチングによって所定のパターンで形成された導電体層、半導体層、あるいは絶縁体層を積層させることによって形成されている。

この場合、ドレイン電極を半導体層よりも上方に形成する薄膜トランジスタを備えるものにあって、たとえば、前記半導体層のエッチングの際に用いるマスクを、該半導体層の上面に形成される該薄膜トランジスタのドレイン電極、ソース電極およびこれら電極に接続される導電体層の形成の際に用いたフォトレジスト膜を溶融によってリフローさせた変形フォトレジスト膜によって形成するいわゆるレジストリフロー方式と称される製造方法が採用される場合がある。これにより、フォトリソグラフィ技術によるマスクの形成の回数を減らし、表示装置の製造を簡単にすることができるからである。

このレジストリフロー方式を用いた表示装置の製造方法は、たとえば下記特許文献１に開示されている。
特開２００２−３３４８３０号公報 特開２００３−２１５６４０号公報 特開平８−１３９３３５号公報

しかし、たとえば前記レジストリフロー方式を用いて形成された表示装置にあっても、近年の高精細化の向上の背景においてたとえばドレイン信号線の幅が小さく形成されてきており、往々にして該ドレイン信号線の断面の発生を免れないものとなっている。

この場合、たとえば上記特許文献２等に示すように、ドレイン信号線の下方に絶縁膜を介して導電層を形成しておき、該ドレイン信号線に断線が生じた場合、その断線個所を間にした各ドレイン信号線の一部にレーザ光線を照射し、その照射個所において前記導電層との電気的接続を図る方法が知られている。

しかし、上記特許文献２に示す技術は、後に修復可能な構成とするため、表示装置に断線個所を接続させるための接続部材等を予め形成しておくというもので、表示装置の構成を複雑にするものであった。

本発明の目的は、極めて簡単な構成で、導電体層の破損に対する修復を可能にした表示装置およびその製造方法を提供することにある。

なお、本発明は、後述で明らかとなるように非晶質の半導体層を結晶化する技術が採用され、この技術自体はたとえば上記特許文献３等に開示されているが、該特許文献３は本発明のように信号線等の修復等に適用されるものとはなっていない。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

（１）本発明による表示装置の製造方法は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、非晶質の半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極、前記ドレイン電極と接続部を介して接続されるドレイン信号線を構成し、
前記半導体層は、前記導電体層の形成領域下に形成され、
前記導電体層に破損部が生じている場合、その破損部とその近傍における半導体層の部分を結晶化させることを特徴とする。

（２）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記半導体層の結晶化はレーザ光の照射によって行うことを特徴とする。

（３）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、 前記導電体層の破損部は、該導電体層の分断された部分であることを特徴とする。

（４）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記導電体層の破損部は、該導電体層に形成された透孔の部分であることを特徴とする。

（５）本発明による表示装置の製造方法は、たとえば、（１）の構成を前提とし、前記導電体層の破損部は、該導電体層に形成された抉り部であることを特徴とする。

（６）本発明による表示装置は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、非晶質の半導体層、および導電体層を有し、
前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極、前記ドレイン電極と接続部を介して接続されるドレイン信号線を構成し、
前記半導体層は、前記導電体層の形成領域下に形成され、該導電体層に破損部を有する場合に、該破損部とその近傍における部分が結晶化されていることを特徴とする。

（７）本発明による表示装置は、たとえば、（６）の構成を前提とし、前記導電体層の破損部は、該導電体層の分断された部分であることを特徴とする。

（８）本発明による表示装置は、たとえば、（６）の構成を前提とし、前記導電体層の破損部は、該導電体層に形成された透孔の部分であることを特徴とする。

（９）本発明による表示装置は、たとえば、（６）の構成を前提とし、前記導電体層の破損部は、該導電体層に形成された抉り部であることを特徴とする。

なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。

このように構成した表示装置およびその製造方法によれば、極めて簡単な構成で、導電体層の破損に対する修復を可能にすることができる。

以下、図面を用いて本発明による表示装置およびその製造方法の実施例を説明する。

図２は、本発明による表示装置としてたとえば液晶表示装置を例に挙げ、その液晶表示部における画素の等価回路の一実施例を示している。また、図２は、液晶を介して対向配置される各基板の一方の基板ＳＵＢの液晶側に面に形成される回路を示し、互いに隣接するたとえば２×３個の画素における回路を示している。

図２において、各画素は、図中ｙ方向に延在し隣接する一対のドレイン信号線ＤＬ、ｘ方向に延在し隣接する一対のゲート信号線ＧＬによって、他の隣接する画素とそれらの領域が画されるようになっている。

そして、画素の一角において、ＭＩＳ型構造からなる薄膜トランジスタＴＦＴ（Thine Film Transistor）が形成され、そのゲート電極は近接するゲート信号線ＧＬに接続され、ドレイン電極は近接するドレイン信号線ＤＬに接続されている。

また、各画素の領域内において一対の電極からなる画素電極ＰＸと対向電極ＣＴとが形成され、該画素電極ＰＸは前記薄膜トランジスタＴＦＴのソース電極に接続され、該対向電極ＣＴは図中方向に伸張するコモン信号線ＣＬに接続されている。

このような回路構成において、各画素の対向電極ＣＴにコモン信号線ＣＬを介して基準電圧（映像信号に対して基準となる電圧）を印加し、ゲート信号線ＧＬにたとえば図中上方から順次ゲート電圧を印加することによって画素行が選択され、その選択のタイミングに応じて、各ドレイン信号線ＤＬに映像信号を供給することにより、前記画素行の各画素に前記ゲート電圧によってオンされた薄膜トランジスタＴＦＴを介して画素電極ＰＸに該映像信号の電圧が印加される。そして、該画素電極ＰＸと対向電極ＣＴの間に前記映像信号の電圧に対応する強度のいわゆる横電界が発生し、この横電界の強度に応じて液晶の分子を挙動させるようになっている。

このように示した回路は、そのゲート信号線ＧＬ、ドレイン信号線ＤＬ、薄膜トランジスタＴＦＴにおいて、後述する構成の画素において幾何学的に同様の配置となっているが、たとえば、対向電極ＣＴは画素の大部分の領域に面状に形成され、画素電極ＰＸは絶縁膜を介して前記対向電極ＣＴと重畳された複数の帯状電極から構成されている。

このため、画素電極ＰＸと対向電極ＣＴとの間には液晶とともに前記絶縁膜を誘電体膜とする容量素子が形成され、前記画素電極ＰＸに映像信号が印加された場合、その映像信号の印加は該容量素子によって比較的長い時間蓄積されるようになっている。

図３は、たとえば透明基板からなる前記基板ＳＵＢの液晶側の面に形成された画素の構成を示した図である。図３に示す画素は一つの画素を示している。

図３において、その（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線における断面図、（ｃ）は（ａ）のｃ−ｃ線における断面図である。

まず、基板ＳＵＢの液晶側の面（表面）には、ゲート信号線ＧＬおよびコモン信号線ＣＬが比較的大きな距離を有して平行に形成されている。

ゲート信号線ＧＬとコモン信号線ＣＬの間の領域には、たとえばＩＴＯ（Indium-Tin-Oxide）の透明導電材料からなる対向電極ＣＴが形成されている。対向電極ＣＴは、そのコモン信号線ＣＬ側の辺部において該コモン信号線ＣＬに重畳されて形成され、これにより、該コモン信号線ＣＬと電気的に接続されて形成されている。

そして、基板ＳＵＢの表面には、前記ゲート信号線ＧＬ、コモン信号線ＣＬ、および対向電極ＣＴをも被うようにして絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するもので、それに応じて膜厚等が設定されるようになっている。

前記絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬの一部と重畳する個所において、たとえばアモルファスシリコンからなる非晶質の半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。

なお、この半導体層ＡＳは、後述でも明らかとなるが、該薄膜トランジスタＴＦＴの形成領域に限らず、ドレイン信号線ＤＬの下方において、該ドレイン信号線ＤＬと薄膜トランジスタＴＦＴのドレイン電極ＤＴとを電気的に接続する接続部ＪＣの下方において、薄膜トランジスタＴＦＴのソース電極ＳＴの該薄膜トランジスタＴＦＴの形成領域を超えて延在する部分の下方において、それぞれ、形成されている。このような半導体層ＡＳは、該薄膜トランジスタＴＦＴを、たとえばレジストリフロー方法で形成することによって、上述したパターンで構成され、たとえばドレイン信号線ＤＬにおいて段差を少なく構成できいわゆる段切れの不都合を回避できる効果を奏する。なお、以下の説明において、前記半導体層ＡＳのうち薄膜トランジスタＴＦＴの形成領域以外の領域に形成された半導体層を符号ＡＳ’で示す場合がある。

そして、図中ｙ方向に伸張してドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬはその一部において前記薄膜トランジスタＴＦＴ側に延在する延在部を有し、この延在部（接続部ＪＣ）は前記半導体層ＡＳ上に形成された該薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続されている。この場合、前記接続部ＪＣはたとえば前記ゲート信号線ＧＬに重畳して形成されたものとなっている。

また、該ドレイン信号線ＤＬおよびドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、前記半導体層ＡＳ上にて前記ドレイン電極ＤＴと対向し、かつ、該半導体層ＡＳ上から画素領域側に若干延在された延在部を有して形成されている。この延在部は後に説明する画素電極ＰＸと接続されるパッド部ＰＤに至るようにして構成されている。

なお、前記ドレイン電極ＤＴは、後述でも明らかとなるが、前記ソース電極ＳＴの先端部を囲むようにして形成されたたとえばＵ字状のパターンとして形成されている。これにより、該薄膜トランジスタＴＦＴのチャネル幅を大きく構成できるようにせんがためである。

なお、前記半導体層ＡＳは、それを絶縁膜ＧＩ上に形成する際に、たとえば、その表面に高濃度の不純物がドープされて形成され、たとえば、前記ドレイン電極ＤＴおよびソース電極ＳＴをパターニングして形成した後に、該ドレイン電極ＤＴおよびソース電極ＳＴをマスクとして該ドレイン電極ＤＴおよびソース電極ＳＴの形成領域以外の領域に形成された高濃度の不純物層をエッチングするようにしている。半導体層ＡＳとドレイン電極ＤＴおよびソース電極ＳＴのそれぞれの間に高濃度の不純物層を残存させ、この不純物層をオーミックコンタクト層として形成するためである。

このようにすることにより、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬをゲート電極としたいわゆる逆スタガ構造のＭＩＳ構造のトランジスタが構成されることになる。

なお、ＭＩＡＳ構造のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴと、画素電極ＰＸと接続される側をソース電極ＳＴと称している。

基板ＳＵＢの表面には、前記薄膜トランジスタＴＦＴをも被って保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させるために設けられるようになっている。また、この保護膜ＰＡＳは、前記対向電極ＣＴと後述の画素電極ＰＸとの間に介層して設けられ、前記絶縁膜ＧＩとともに、該対向電極ＣＴと画素電極ＰＸの間に設けられた容量素子の誘電体膜としても機能するようになっている。

前記保護膜ＰＡＳの上面には、画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ（Indium-Tin-Oxide）等の透明導電材からなり、前記対向電極ＣＴと広い面積にわたって重畳して形成されている。

そして、該画素電極ＰＸは、多数のスリットがその長手方向と交叉する方向に並設されて形成され、これによって両端が互いに接続された多数の帯状の電極からなる電極群を有するようにして形成されている。

また、前記基板ＳＵＢの表面には、画素電極ＰＸをも被って配向膜（図示せず）が形成され、この配向膜によって該配向膜と直接に接触する液晶の分子の初期配向方向を設定するようになっている。

なお、画素電極ＰＸの各電極は、図３（ａ）に示すように、画素の領域をたとえば図中上下に２分割させ、その一方の領域にはたとえばゲート信号線ＧＬの走行方向に対して＋４５°方向に延在するように形成され、他方の領域には−４５°方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットの方向（画素電極ＰＸの電極群の方向）が単一である場合、観る方向により色つきが生じる不都合を解消した構成となっている。このことから、必ずしもこのような構成にする必要のないものである。

なお、上述した実施例では、ゲート信号ＧＬの上方に絶縁膜ＧＩを介して薄膜トランジスタＴＦＴが重畳されて形成されたものである。しかし、ゲート信号線ＧＬの一部において薄膜トランジスタＴＦＴのゲート電極となるべく延在部を設け、この延在部の上方に絶縁膜ＧＩを介して薄膜トランジスタＴＦＴを形成するようにしてもよい。この場合においても、この明細書では、ゲート信号線ＧＬは前記延在部を含めたものとして把握する。

図４は、図３で示した薄膜トランジスタＴＦＴ（図中点線枠Ｑの部分）を拡大して示した平面図である。

ゲート信号線ＧＬを被って形成される絶縁膜ＧＩ（図示せず）の上面に半導体層ＡＳが形成されている。

前記半導体層ＡＳは、この半導体層ＡＳの上面にパターン化されて形成された導電体層とほぼ同形のフォトレジスト膜（変形フォトレジスト膜）をマスクとしたエッチングによって形成され、そのパターンは、概略的には、該導電体層とほぼ同様の形状となっている。この半導体層ＡＳのパターンについては後にさらに詳述する。

前記導電体層は、まず、前記ゲート信号線ＧＬに重畳して配置される半導体層ＡＳ上に形成される薄膜トランジスタＴＦＴのドレイン電極ＤＴとソース電極ＳＴとから構成されている。

前記ドレイン電極ＤＴは、平面的に観た場合にほぼＵ字状をなし、２つの棒状からなる各導電体層が、その長手方向を図中ｙ方向に一致づけて平行に配置され、図中下方の画素領域側の端部において導電体層によって互いに結合された結合部ＣＢを有する（図中上方の画素領域側の一端において開放部を有する）パターンで形成されている。

なお、このドレイン電極ＤＴは、前記導電体層のエッチングによって、ドレイン信号線ＤＬの形成とともに形成され、該ドレイン信号線ＤＬと電気的接続を図る接続部ＪＣを備えて構成されるようになっている。

また、前記ドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴがあり、このソース電極ＳＴは、前記ドレイン電極ＤＴの開放部の側から挿入され結合部ＣＢの側へかけて延在するＩ字状のパターンから構成され、図中ｙ方向に一致づけて配置されている。

これにより、前記ドレイン電極ＤＴは、平面的に観た場合、ソース電極ＳＴの先端部を囲むようにして配置されるパターンを構成し、前記ドレイン電極ＤＴとソース電極ＳＴが相互に対向する半導体層ＡＳ面にＵ字状のチャネル領域ＣＨが構成されるようになる。これにより、該チャネル領域ＣＨにおけるチャネル幅を大きく形成することができる。

なお、前記ソース電極ＳＴは、前記ゲート信号線ＧＬに対し図中上方の画素領域側へ該ゲート信号線ＧＬを越えて延在され、図示しない画素電極ＰＸとの接続を図るべくパッド部ＰＤに接続されている。なお、このパッド部ＰＤも前記導電体層の選択エッチングによって形成され、前記ソース電極ＳＴとともに形成されるようになっている。

そして、前記半導体層ＡＳは、ドレイン信号線ＤＬ、接続部ＪＣ、ドレイン電極ＤＴ、ソース電極ＳＴ、およびパッド部ＰＤをそれぞれ構成する導電体層の下方領域、およびドレイン電極ＤＴとソース電極ＳＴとの間のチャネル領域ＣＨはもちろんのこと、これによって定められる輪廓よりも、さらに該輪廓のほぼ全周にわたって、概ね同寸法または外方に若干延在するはみ出し部を有するようにして形成されている。

このように、半導体層ＡＳが、その上面に形成される導電体層のパターンによって該導電体層からのはみ出し部があるように形成されるのは、次に示すように、該半導体層ＡＳの選択エッチングに際し、いわゆるレジストリフローによって形成された変形レジスト膜をマスクとして用いて形成する場合や、ハーフトーン露光技術を用いてパターンを形成する場合の特徴点となっている。

図５は、本発明による表示装置の製造方法の一実施例を前記薄膜トランジスタＴＦＴの部分において示した工程図である。図４に示す各工程図は図１のV−Vにおける断面を示している。以下、図５を用いて工程順に説明する。

まず、図５（ａ）に示すように、主表面（液晶側の面）に、ゲート信号線ＧＬ、および該ゲート信号線ＧＬをも被って絶縁膜ＧＩが形成された基板ＳＵＢを用意する。

そして、前記基板ＳＵＢの絶縁膜ＧＩの上面の全域に、たとえばＣＶＤ方法を用いて半導体層ＡＳおよび導電体層ＣＤＴを順次積層する。

ここで、前記半導体層ＡＳはたとえばアモルファスＳｉからなり、その表面は高濃度のｎ型不純物がドープされた高濃度不純物層ＣＮＬとして形成されている。この高濃度不純物層ＣＮＬは薄膜トランジスタＴＦＴのオーミックコンタクト層として機能させるものである。

次に、図５（ｂ）に示すように、前記導電体層ＣＤＴの表面の全域にフォトレジスト膜を塗布し、このフォトレジスト膜を周知のフォトリソグラフィ技術により選択的に除去してパターン化する。

ここで、残存されたフォトレジスタ膜ＰＴＲのパターンは、前記導電体層ＣＤＴのエッチングによって残存させようとするパターンと同様となっている。

次に、図５（ｃ）に示すように、残存されたフォトレジスト膜ＰＴＲをマスクとして導電体層ＣＤＴおよび前記高濃度不純物層ＣＮＬを順次選択エッチングする。ここで、たとえば、導電体層ＣＤＴにはいわゆるウェットエッチングを用い、高濃度不純物層ＣＮＬにはドライエッチングを用いる。

このエッチングによって残存された導電体層ＣＤＴによって、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴと、前記ドレイン電極ＤＴに接続されるドレイン信号線ＤＬ（該ドレイン電極ＤＴとの接続部ＪＣも含む）、前記ソース電極ＳＴの画素電極と接続されるパッド部ＰＤが形成されるようになる。

なお、導電体層ＣＤＴおよび前記高濃度不純物層ＣＮＬの選択エッチングが終了した段階でも前記フォトレジスト膜ＰＴＲを除去することなく次の工程に移行することになる。

次に、図５（ｄ）に示すように、前記フォトレジスト膜ＰＴＲをリフローさせて変形フォトレジスト膜ＰＴＲ’を形成する。このリフローによる変形フォトレジスト膜ＰＴＲ’は、たとえば、前記フォトレジスト膜ＰＴＲを有機溶媒溶液の蒸気中に１〜３分間曝し、これによって、該フォトレジスト膜ＰＴＲに有機溶媒溶液を徐々に浸透させ、該フォトレジスト膜ＰＴＲに溶解を起こさせるようにして形成する。

このリフローによって、パターン化された導電体層ＣＤＴの上方に形成されている前記フォトレジスト膜ＰＴＲは、平面的に観た場合、該導電体層ＣＤＴの外方に及んで、換言すれば、該導電体層ＣＤＴの輪廓からはみ出した部分に及んで流動することになる。

この場合、ドレイン電極ＤＴとソース電極ＳＴの間のチャネル領域ＣＨに相当する部分において該フォトレジスト膜ＰＴＲが埋められるようになる。

図１（ａ）は、前述の図３（ａ）に相当する図であり、たとえばドレイン信号線ＤＬの図中点線丸Ｐの部分に断線が生じていることを示している。また、その断線部における構成の拡大図を図１（ｂ）に示している。

ドレイン信号線ＤＬの上述したような断線は、たとえば、図５（ｃ）に示す工程で、ドレイン信号線ＤＬを選択エッチングで形成する際のマスクであるフォトレジスト膜ＰＴＲに欠陥があった場合に発生する。

ドレイン信号線ＤＬの下層には半導体層ＡＳ’が形成され、該半導体層ＡＳ’のドレイン信号線ＤＬとの界面には高濃度不純物層ＣＮＬを有する。したがって、ドレイン信号線ＤＬに断線が発生した場合、この分断部において、前記高濃度不純物層ＣＮＬもエッチングがなされることから、該分断部を境とした一方のドレイン信号線ＤＬと他方のドレイン信号線ＤＬとは電気的に絶縁状態となってしまう。

図１（ｂ）は、該ドレイン信号線ＤＬの該分断部とその近傍における半導体層ＡＳ’が結晶化されてポリシリコン層ＰＳが形成された状態を示す。このような状態にすることにより、該分断部を境とした一方のドレイン信号線ＤＬと他方のドレイン信号線ＤＬとの電気的接続を図った構成となっている。すなわち、前記ポリシリコン層ＰＳは半導体層ＡＳ’と比較して約１０^１０倍の導電性を有するようになり、前記一方のドレイン信号線ＤＬと他方のドレイン信号線ＤＬは、その前記分断部における各端が前記ポリシリコン層ＰＳ上に位置づけられることによって、互いに電気的接続されるようになる。

前記半導体層ＡＳ’における分断部における結晶化は、分断部に局部的熱処理を施すことによって行うことができる。

図６（ａ）ないし（ｃ）は、前記半導体層ＡＳ’への局部的熱処理をたとえばレーザ光線を用いて行うことを示した工程図である。図６（ａ）は、半導体層ＡＳ’上に配置されるドレイン信号線ＤＬにおいて断線が生じていることを示し、図６（ｂ）は、該断線個所の周囲の半導体層ＡＳ’にレーザ光線ＲＬを照射していることを示し、図６（ｃ）は、前記レーザ光線ＲＬの照射された個所の半導体層ＡＳ’が結晶化されてポリシリコン層ＰＳとなり、断線された各ドレイン信号線ＤＬは該ポリシリコン層ＰＳを介して導通されていることを示している。

上述した実施例では、たとえばドレイン信号線ＤＬが断線され、その断線を修復する場合を説明したものである。しかし、図７（ａ）に示すように、たとえばドレイン信号線ＤＬに透孔ＴＨが形成された場合に、該透孔ＴＨとその近傍における半導体層ＡＳ’を結晶化するようにしてもよい。また、図７（ｂ）に示すように、たとえばドレイン信号線ＤＬに切り欠きＣＯが形成された場合に、該切り欠きＣＯとその近傍における半導体層ＡＳ’を結晶化するようにしてもよい。これらはいずれも断線に及ぶことのない破損であるが、前記透孔ＴＨあるいは切り欠きＣＯが形成されたドレイン信号線ＤＬは高抵抗化してしまうことから、上述のような半導体層ＡＳ’の結晶化によって低抵抗化できるようになる。

上述した実施例では、ドレイン信号線ＤＬに断線等の破損部が生じた場合を示したものである。しかし、ドレイン信号線ＤＬに限定されることはなく、ドレイン信号線ＤＬと薄膜トランジスタＴＦＴのドレイン電極ＤＴを接続する接続部ＪＣ、あるいは薄膜トランジスタＴＦＴのソース電極ＳＴからパッド部ＰＤに至る延在部など、導電層下に半導体層が形成された個所であれば、本発明を適用できることはいうまでもない。

また、上述した実施例では、表示装置として、たとえばレジストリフロー方式を用いて製造したものを例に挙げたものである。しかし、必ずしも該レジストリフロー方式を用いたものに限定されることはない。半導体層の上面にパターン化された導電体層が形成され、前記半導体層の選択エッチングの際のマスクとして前記導電体層がその一役をかうような方法によって製造される表示装置や、ハーフトーン露光技術を用いた方法によって製造される表示装置にも適用できるからである。このような場合でも、前記導電体層の下方に半導体層が配置された状態で構成でき、該半導体層の局部的結晶化によって前記導電体層の破損を修復することができるからである。

さらに、上述した実施例では、表示装置として液晶表示装置を例に挙げて示したものであるが、これに限定されることはない。たとえば有機ＥＬ表示装置において、発光媒体を有することを除いて、該液晶表示装置とほぼ同様の構成となっていることから、本発明は、たとえば有機ＥＬ表示装置においても適用できる。

上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。

本発明による表示装置の画素の一実施例を示す図で、断線が生じている部分を修復していること示す説明図である。 本発明による表示装置の表示部における等価回路の一実施例を示す図である。 本発明による表示装置の画素の一実施例を示す構成図である。 本発明による表示装置の薄膜トランジスタの一実施例を示す構成図である。 本発明による表示装置の製造方法の一実施例を示す工程図である。 本発明による表示装置において導電体層に断線が生じている部分の修復の一実施例を示す工程図である。 本発明による表示装置において修復の対象となる態様を示した説明図である。

符号の説明

ＳＵＢ……基板、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……コモン信号線、ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、ＪＣ……接続部、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＰＤ……パッド部、ＧＩ……絶縁膜、ＡＳ、ＡＳ’……半導体層、ＰＡＳ……保護膜、ＣＤＴ……導電体層、ＰＴＲ……フォトレジスト膜、ＰＴＲ’……変形フォトレジスト膜、ＲＬ……レーザ光線、ＰＳ……ポリシリコン層、ＴＨ……透孔、ＣＯ……切り欠き。

Claims (9)

1. 基板上に、順次積層された、ゲート信号線、絶縁膜、非晶質の半導体層、および導電体層を有し、
   前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極、前記ドレイン電極と接続部を介して接続されるドレイン信号線を構成し、
   前記半導体層は、前記導電体層の形成領域下に形成され、
   前記導電体層に破損部が生じている場合、その破損部とその近傍における半導体層の部分を結晶化させることを特徴とする表示装置の製造方法。
2. 前記半導体層の結晶化はレーザ光の照射によって行うことを特徴とする請求項１に記載の表示装置の製造方法。
3. 前記導電体層の破損部は、該導電体層の分断された部分であることを特徴とする請求項１に記載の表示装置の製造方法。
4. 前記導電体層の破損部は、該導電体層に形成された透孔の部分であることを特徴とする請求項１に記載の表示装置の製造方法。
5. 前記導電体層の破損部は、該導電体層に形成された抉り部であることを特徴とする請求項１に記載の表示装置の製造方法。
6. 基板上に、順次積層された、ゲート信号線、絶縁膜、非晶質の半導体層、および導電体層を有し、
   前記導電体層は、少なくとも、前記半導体層の前記ゲート信号線と重畳するチャネル領域を間にして配置される薄膜トランジスタのドレイン電極およびソース電極、前記ドレイン電極と接続部を介して接続されるドレイン信号線を構成し、
   前記半導体層は、前記導電体層の形成領域下に形成され、該導電体層に破損部を有する場合に、該破損部とその近傍における部分が結晶化されていることを特徴とする表示装置。
7. 前記導電体層の破損部は、該導電体層の分断された部分であることを特徴とする請求項６に記載の表示装置。
8. 前記導電体層の破損部は、該導電体層に形成された透孔の部分であることを特徴とする請求項６に記載の表示装置。
9. 前記導電体層の破損部は、該導電体層に形成された抉り部であることを特徴とする請求項６に記載の表示装置。

Images