JP2008164881A - 表示装置およびその製造方法 - Google Patents
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Abstract
【課題】異物の付着する下地膜に広い範囲にわたってダメージを与えることなく、該異物を除去する表示装置の製造方法の提供。異物が内在する絶縁膜に広い範囲にわたって凹陥部等が形成されることなく、該異物を除去する表示装置の製造方法の提供。
【解決手段】透明材料層の上面に、該透明材料層に付着された該透明材料と同材料の異物の頂部を露出させたレジスト膜を形成する工程と、
前記レジスト膜をマスクにして少なくとも前記異物を溶解させる工程と、
前記レジスト膜を除去した後に前記透明材料層を被って絶縁膜を形成する工程と、
前記絶縁膜の上面に前記透明材料層と重畳する導電膜を形成する工程とを備える。
【選択図】図1
【解決手段】透明材料層の上面に、該透明材料層に付着された該透明材料と同材料の異物の頂部を露出させたレジスト膜を形成する工程と、
前記レジスト膜をマスクにして少なくとも前記異物を溶解させる工程と、
前記レジスト膜を除去した後に前記透明材料層を被って絶縁膜を形成する工程と、
前記絶縁膜の上面に前記透明材料層と重畳する導電膜を形成する工程とを備える。
【選択図】図1
Description
本発明は表示装置およびその製造方法に係り、特に、透明材料層を導電層として用いることのある表示装置およびその製造方法に関する。
たとえば、液晶表示装置において、その各画素内のそれぞれに、独立した電界を発生せしめる一対の電極として、一方の電極は、画素の領域のほぼ全域に面状に形成したたとえばITO(In−Sn−O)膜からなる透明導電膜によって構成され、他方の電極は、該一方の電極上に絶縁膜を介して重畳された櫛歯状のパターンからなる導電膜によって構成されたものが知られている。
この場合、前記一方の電極の形成にあって、ITO膜の材料をたとえばスパッタリング法によって堆積させて形成するようにしているが、そのスパッタリングの最中に、比較的大きな径を有したITO膜の材料の塊(以下、この塊を異物と称する場合がある)が成膜されたITO膜上に付着され、該ITO膜はその表面に突起を備えた形状として形成されてしまうことになる。
そして、その後に、該一方の電極をも被って絶縁膜を形成し、この絶縁膜の上面に前記他方の電極を形成した場合に、該他方の電極は前記異物を介して該一方の電極とショート(短絡)してしまう不都合が往々にして生じる。
このような不都合を解消する方法として、たとえば下記特許文献1に開示されているように、該異物が付着される面に樹脂膜を薄く塗布し、該樹脂膜の該異物を被う個所において他の個所よりも光反射が変化することを検知することによって、該異物の付着された個所を検出し、該異物を該樹脂膜の上からレーザリペアするものがある。
また、たとえば下記特許文献2に開示されているように、絶縁膜を介して重畳された各導電膜が該絶縁膜内の異物によってショートした際、各導電膜に電流を流すことにより発生するジュール熱によって、該ショート部分を焼き切り絶縁を回復させるものがある。
特開平8−271870号公報
特開平11−163360号公報
しかし、上記文献1に開示された方法で当該異物を除去する場合、該異物の付着する下地膜に比較的広い範囲にわたってダメージを与える畏れがある。このことは、表示装置の製造においてそのまま適用できない場合が生じる。
また、上記文献2に開示された方法で当該異物を除去する場合、各導電膜の間の絶縁膜に比較的広い範囲にわたって凹陥部が形成され均一な膜厚の絶縁膜が得られない場合が生じる。このことも、表示装置の製造においてそのまま適用できない場合が生じる。
本発明の目的は、異物の付着する下地膜に広い範囲にわたってダメージを与えることなく、該異物を除去する表示装置の製造方法を提供することにある。
本発明の他の目的は、異物が内在する絶縁膜に広い範囲にわたって凹陥部等が形成されることなく、該異物を除去する表示装置の製造方法を提供することにある。
本発明の他の目的は、下地膜のダメージを無くし、絶縁膜の膜厚を変化させることなく異物が除去された表示装置を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
(1)本発明による表示装置の製造方法は、たとえば、透明材料層の上面に、該透明材料層に付着された該透明材料と同材料の異物の頂部を露出させたレジスト膜を形成する工程と、
前記レジスト膜をマスクにして少なくとも前記異物を溶解させる工程と、
前記レジスト膜を除去した後に前記透明材料層を被って絶縁膜を形成する工程と、
前記絶縁膜の上面に前記透明材料層と重畳する導電膜を形成する工程とを備えることを特徴とする。
前記レジスト膜をマスクにして少なくとも前記異物を溶解させる工程と、
前記レジスト膜を除去した後に前記透明材料層を被って絶縁膜を形成する工程と、
前記絶縁膜の上面に前記透明材料層と重畳する導電膜を形成する工程とを備えることを特徴とする。
(2)本発明による表示装置の製造方法は、たとえば、(1)の構成を前提とし、前記透明材料層の上面に形成したレジスト膜の膜厚を減少させることによって、前記異物の頂部を該レジスト膜から露出させることを特徴する。
(3)本発明による表示装置は、たとえば、基板の上面に、少なくとも、透明材料層、絶縁膜、および前記透明材料層と少なくとも一部において重なって配置される導電膜が順次形成され、
前記透明材料層は小孔が形成されていることを特徴とする。
前記透明材料層は小孔が形成されていることを特徴とする。
(4)本発明による表示装置は、たとえば、(3)の構成を前提とし、前記小孔は該透明材料層の下地膜を露呈させて形成された透孔であることを特徴とする。
(5)本発明による表示装置は、たとえば、(3)の構成を前提とし、前記小孔は該透明材料層の下地膜を露呈させることなく形成された凹陥部であることを特徴とする。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
このように構成された表示装置の製造方法によれば、異物の付着する下地膜に広い範囲にわたってダメージを与えることなく、該異物を除去することができる。また、異物が内在する絶縁膜に広い範囲にわたって凹陥部等が形成されることなく、該異物を除去することができる。
また、このように構成された表示装置は、下地膜のダメージを無くし、絶縁膜の膜厚を変化させることなく異物が除去されたものとすることができる。
以下、本発明による表示装置およびその製造方法の実施例について図面を用いて説明をする。
そして、以下の説明にあってはたとえば液晶表示装置に本発明を適用させた場合について例示する。
〈等価回路〉
図2は、本発明による液晶表示装置の表示領域における等価回路の一実施例を示す図である。
図2は、本発明による液晶表示装置の表示領域における等価回路の一実施例を示す図である。
なお、この等価回路は、液晶を介して対向配置される一対の基板のうち一方の基板の該液晶側の面に形成される回路を示している。
図2において、そのx方向に伸張するゲート信号線GLとコモン信号線CLとがy方向に並設されて形成されている。この場合、たとえば図面上方から、ゲート信号線GL、このゲート信号線GLと僅かな距離を隔てて離間されたコモン信号線CL、このコモン信号線CLと比較的大きな距離を隔てて離間されたゲート信号線GL、このゲート信号線GLと僅かな距離を隔てて離間されたコモン信号線CL、……、という順序で形成されている。
また、前記ゲート信号線GL、コモン信号線CLのそれぞれに交叉するようにして、図中y方向に伸張するドレイン信号線DLがx方向に並設されて形成されている。
これにより、各画素は、互いに隣接する一対のドレイン信号線DL、互いに隣接する一対のゲート信号線GLによって、他の画素と領域が画されるようになっている。
そして、画素の一角において、MIS型構造からなる薄膜トランジスタTFTが形成され、そのゲート電極は近接するゲート信号線GLに接続され、ドレイン電極は近接するドレイン信号線DLに接続されている。
また、画素の領域の大部分の領域において一対の電極として構成される画素電極と対向電極とが形成され、該画素電極PXは前記薄膜トランジスタTFTのソース電極に接続され、該対向電極CTは前記コモン信号線CLに接続されている。
このような回路構成において、各画素の対向電極CTにコモン信号線CLを介して基準電圧(映像信号に対して基準となる電圧)が印加され、ゲート信号線GLにたとえば図中上方から順次ゲート電圧が印加されることによって画素行が選択され、その選択のタイミングに応じて、各ドレイン信号線DLに映像信号を供給することにより、前記画素行の各画素に前記ゲート電圧によってオンされた薄膜トランジスタTFTを介して画素電極PXに該映像信号の電圧が印加される。そして、該画素電極PXと対向電極CTの間に前記映像信号の電圧に対応する強度のいわゆる横電界が発生し、この横電界の強度に応じて液晶を挙動させるようになっている。
このように示した回路は、そのゲート信号線GL、ドレイン信号線DL、薄膜トランジスタTFTにおいて、後述する構成の画素において幾何学的に同様の配置となっているが、対向電極CTはコモン信号線CLと明確な境界を有することなく画素の領域のほぼ全域に構成されるとともに、画素電極PXは該対向電極CTと絶縁膜を介して重畳されて複数の電極から構成されていることに相異を有する。
このため、画素電極PXと対向電極CTとの間には液晶とともに前記絶縁膜を誘電体膜とする容量素子が形成され、前記画素電極PXに映像信号が印加された場合、その映像信号の印加は該容量素子によって比較的長い時間蓄積されるようになっている。
〈画素の構成〉
以下、画素の構成の一実施例を図3を用いて説明をする。
以下、画素の構成の一実施例を図3を用いて説明をする。
図3は、液晶を介して互いに対向配置される一対の基板のうち図2に示した回路が形成される基板側の構成を示している。
図3において、その(a)は平面図、(b)は(a)のb−b線における断面図、(c)は(a)のc−c線における断面図である。
まず、たとえばガラス等で構成される基板SUBがあり、この基板SUBの液晶側の面の全域に下地層SLが形成されている。この下地層SLは、後に形成される薄膜トランジスタTFTの半導体層であるポリシリコンに基板SUB側からの不純物の侵入を阻止するために形成されるようになっている。
前記下地層SLの表面の一部にはたとえばポリシリコンからなる半導体層PSが形成されている。この半導体層PSは、平面的に観た場合、その中央部にチャネル領域、この両脇にそれぞれドレイン領域、ソース領域を備えるように形成されるいわゆるMIS型トランジスタの半導体層である。図3(a)において、たとえば、該半導体層PSは、その中央部の幅がそれ以外の部分の幅よりも小さく形成されたパターンをなし、MIS型トランジスタのチャネル幅が制御されたものとなっている。
なお、MIS型トランジスタは、そのバイアスの印加状態によってドレイン領域およびソース領域の称呼が入れ替わるのが通常であるが、この明細書では、便宜的に、後述するドレイン信号線DLと接続される側をドレイン領域と称し、画素電極PXと接続される側をソース領域と称する。
前記半導体層PSが形成された基板SUBの表面には該半導体層PSをも被って第1絶縁膜IN1が形成されている。この第1絶縁膜IN1は前記MIS型トランジスタのゲート絶縁膜として機能するようになっている。
前記第1絶縁膜IN1の上面にはゲート信号線GLが形成されている。このゲート信号線GLはそれに近接して配置された前記半導体層PSの中央部を交差するようにして延在部が備えられ、この延在部は前記MIS型トランジスタのゲート電極GTとして機能するようになっている。
前記ゲート信号線GLが形成された基板SUBの表面には該ゲート信号線GLをも被って第2絶縁膜IN2が形成されている。この第2絶縁膜IN2は、前記ゲート信号線GLと次に説明するドレイン信号線DLとの交差部における絶縁を図るための層間絶縁膜として機能するようになっている。
前記第2絶縁膜IN2の上面にはドレイン信号線DLが形成され、このドレイン信号線DLは該第2絶縁膜IN2に予め形成されているスルーホールを通して前記半導体層PSのドレイン領域に接続されている。
また、前記第2絶縁膜IN2の上面にはたとえば前記ドレイン信号線DLの形成と同時に形成されるソース電極STが形成され、このソース電極STは該第2絶縁膜IN2に予め形成されているスルーホールを通して前記半導体層PSのソース領域に接続されている。このソース電極は後述する画素電極PXと接続されるもので、半導体層PSの形成領域からはみ出す領域にまで及んで形成されている。
前記ドレイン信号線DLおよびソース電極STが形成された基板SUBの表面には該ドレイン信号線DLおよびソース電極STをも被って第3絶縁膜IN3、および第4絶縁膜IN4が順次積層されて形成されている。第3絶縁膜IN3および第4絶縁膜IN4は、いずれも前記薄膜トランジスタTFTの液晶との直接の接触を回避させるための保護膜となり、第3絶縁膜IN3はたとえばシリコン窒化膜等の無機絶縁膜から構成され、第4絶縁膜IN4はたとえば樹脂等の有機絶縁膜から構成されている。有機絶縁膜からなる第4絶縁膜IN4を用いているのは誘電率の向上を図るとともに液晶側の表面を平坦化させるためである。
なお、これら第3絶縁膜IN3および第4絶縁膜IN4の順次積層体には該第4絶縁膜IN4から第3絶縁膜IN3へ貫通するスルーホールTH1が形成され、このスルーホールTH1から前記ソース電極STの一部が露出されるように構成されている。後述する画素電極PXを該ソース電極STに接続させる必要があるからである。
第4絶縁膜IN4の上面にはたとえばITOからなる対向電極CTが形成されている。この対向電極CTは当該画素の領域においてその大部分を占める領域に形成され、かつ、たとえば当該画素の左右のそれぞれに位置づけられる画素と共通化して形成されている。
このため、対向電極CTに印加される基準電圧は画素行の少なくとも一端側に位置づけられる画素の対向電極CTの側から供給されるようになっている。
このことから、該対向電極CTに基準電圧を供給するためのコモン信号線CLはその境界が明確化されることなく該対向電極CTに組み込まれたパターンで形成されるようになっている。
前記対向電極CTが形成された基板SUBの表面には該対向電極CTをも被って第5絶縁膜IN5が形成されている。この第5絶縁膜IN5は前記対向電極CTと後述する画素電極PXとの電気的接続を回避させる機能を有するようになっている。また、該第5絶縁膜IN5は液晶の側の表面を平坦化させるためにたとえば樹脂等の材料からなっている。そして、該第5絶縁膜IN5には、前述したスルーホールTH1とほぼ同心状にスルーホールTH2が形成され、このスルーホールTH2から前記ソース電極STの一部が露出されるように構成されている。後述する画素電極PXを該ソース電極STに接続させる必要があるからである。
前記第5絶縁膜IN5の上面には画素電極PXが形成されている。この画素電極PXは、前記対向電極CTに重畳されて、たとえば図中y方向に伸張しx方向に並設された複数の帯状の電極から構成されている。これら各電極は、前記スルーホールTH1、TH2側の端部で共通に接続がなされた櫛歯状をなし、その共通の接続部は前記スルーホールTH1、TH2を通して前記ソース電極STに接続されている。なお、この場合において、画素電極PXは対向電極CTとの重畳部において容量素子が形成されるようになっている。
なお、このように形成された画素電極PXの上面には、図示されていないが、該画素電極PXをも被って配向膜が形成されている。この配向膜は図示しない液晶と接触され、該液晶の分子の初期配向方向が決定されるようになっている。
〈製造方法〉
図1は、上述した液晶表示装置において、前記第4絶縁膜IN4、対向電極CT、第5絶縁膜IN5、および画素電極PXを順次形成する過程において、本発明を適用させた製造方法の一実施例を示した工程図である。
図1は、上述した液晶表示装置において、前記第4絶縁膜IN4、対向電極CT、第5絶縁膜IN5、および画素電極PXを順次形成する過程において、本発明を適用させた製造方法の一実施例を示した工程図である。
この場合、各工程の以下の説明において、対向電極CTの形成の際に該対向電極CTの形成材料である異物SMが該対向電極CTの表面に塊として付着された状態を想定して説明をする。
従来にあっては、図4の一部拡大図に示すように、対向電極CTの形成後、該対向電極CTに前記異物SMが付着されたまま第5絶縁膜IN5、および画素電極PXを形成してしまい、該異物SMが対向電極CTと画素電極PXをショートさせてしまう原因となっていたことは上述した通りである。
まず、図1(a)に示すように、対向電極CTが形成された基板の上面に該対向電極CTをも被ってレジスト膜RESを形成する。対向電極CTの形成の際に異物SMが付着される場合、該異物SMの径のおおよその値は経験則上から判明できることから、前記レジスト膜RESの膜厚は前記値よりも大きく形成するようにする。
次に、図1(b)に示すように、前記レジスト膜RESをその表面から現像あるいはアッシングを施し、その膜厚を減少させることにより、前記異物SMの頂部を該レジスト膜RESの表面から露出させるようにする。上述したように該異物SMの径のおおよその値は経験則上から判明できていることから、前記異物SMの頂部の露出のために行う前記レジスト膜RESの膜厚の減少後の設定はたとえば 時間等によって制御することができる。
そして、図1(c)に示すように、レジスト膜RESをマスクとして該レジスト膜RESから露出された異物SMをたとえば臭化水素(HBr)を用いてエッチング(溶解)する。この場合、前記エッチングに要する時間を比較的長く設定した場合、前記異物SMはもちろんのこと該異物SMが付着された部分の対向電極CTも溶解され、該対向電極CTにその下層の第4絶縁膜IN4の一部が露出する透孔が形成されることになる。このように対向電極CTに透孔が形成されてもその径は極めて小さいことからこの孔の形成によって弊害が生じることはない。また、前記エッチングは異物SMを溶解するに充分なほどに短い時間で行っても、該異物SMが付着された部分の対向電極CTの表面において第4絶縁膜IN4が露出することのない凹陥部が形成されることになるが、このような場合であっても該凹陥部が原因となる弊害は生じない。
その後は、図1(d)に示すように、前記レジスト膜RESを全て除去し、基板SUB面に対向電極CTをも被って第5絶縁膜IN5を形成し、さらに、画素電極PXを形成する。対向電極CTと画素電極PXとの間には前記異物SMが完全に除去され、該対向電極CTと画素電極PXにショートが発生する憂いの全くない構成として形成される。
なお、上述した工程においては、前記対向電極CTの形成材料である異物が該対向電極CTの表面に塊として付着された状態を想定して説明をしたものである。しかし、該異物SMが付着されているか否かは対向電極CTの形成後において検出していないことから、該異物SMの有無に拘わらず、上記工程からなる製造を行うようになっている。
〈本発明が適用された構成の特徴部〉
図5は、図1に示す製造方法を適用させることにより構成された液晶表示装置の一実施例を示す平面図である。図5は図3(a)に示した図と対応して描かれている。
図5は、図1に示す製造方法を適用させることにより構成された液晶表示装置の一実施例を示す平面図である。図5は図3(a)に示した図と対応して描かれている。
図5において、対向電極CTには散在されるいくつかの透孔Pが形成されている。この透孔Pは図1(c)に示した透孔Pに相当するものとなっている。
すなわち、図5に示す透孔Pの個所は、該対向電極CTを形成する際において該対向電極CTと同材料からなる異物SMの塊が付着した個所に該当し、該異物SMの除去にともない対向電極CTの当該個所において透孔Pが形成されたものとして把握される。
そして、該透孔Pは、画素の領域から比較すれば、その径が極めて小さな小孔であり、該透孔によって画素のいわゆる開口率が減少してしまうという弊害をもたらすようなことはない。
また、この透孔Pは該対向電極CTの下層に存在する第4絶縁膜IN4の表面が露出されるようにして形成されたものであるが、これに限定されることはなく、前記第4絶縁膜IN4の表面が露出されることのない凹陥部からなる孔であってもよい。図1(c)に示した工程において、前記異物SMをエッチングする際のエッチング時間が短い場合に凹陥部からなる前記孔が形成されるもので、このようにした場合でも、本発明の効果が充分に得られるからである。
〈他の実施例〉
上述した実施例では、画素電極を対向電極と同様にたとえばITO膜からなる透明導電膜で構成したものである。しかし、対向電極をITO膜等の透明導電膜で形成し画素電極をたとえばCr等の金属層で形成するようにしてもよい。いわゆる画素の開口率が低下しても画素として機能できる構成となり、本発明を充分に適用できるからである。
上述した実施例では、画素電極を対向電極と同様にたとえばITO膜からなる透明導電膜で構成したものである。しかし、対向電極をITO膜等の透明導電膜で形成し画素電極をたとえばCr等の金属層で形成するようにしてもよい。いわゆる画素の開口率が低下しても画素として機能できる構成となり、本発明を充分に適用できるからである。
また、上述した実施例では、透明導電膜としてITO膜を用いたものであるが、この材料に限定されることはなく、たとえばIZO(In−Zn−O)膜、SnO膜、ZnO膜、GZO(Ga−Zn−O)膜、AZO(Al−Zn−O)膜等であってもよい。このような膜を用いる場合であっても、ITO膜と同様の課題を有し、本発明をそのまま適用できるからである。
さらに、上述した実施例では、本発明を液晶表示装置に適用させた場合について説明したものである。しかし、液晶表示装置に限定されることはなく、たとえば有機EL表示装置等のような他の表示装置にも適用できることはいうまでもない。表示装置の構成として、光の通過経路となる個所に透明導電膜を形成し、この透明導電膜上において絶縁膜を介して該透明導電膜と電気的に短絡しては不都合な導電層を形成する場合が多々あり、この場合において、本発明を適用できるからである。
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
GL……ゲート信号線、CL……コモン信号線、DL……ドレイン信号線、TFT……薄膜トランジスタ、PX……画素電極、CT……対向電極、SUB……基板、SL……下地層、PS……半導体層、GT……ゲート電極、ST……ソース電極、TH1、TH2……スルーホール、IN1……第1絶縁膜、IN2……第2絶縁膜、IN3……第3絶縁膜、IN4……第4絶縁膜、IN5……第5絶縁膜、SM……異物、P……透孔。
Claims (5)
- 透明材料層の上面に、該透明材料層に付着された該透明材料と同材料の異物の頂部を露出させたレジスト膜を形成する工程と、
前記レジスト膜をマスクにして少なくとも前記異物を溶解させる工程と、
前記レジスト膜を除去した後に前記透明材料層を被って絶縁膜を形成する工程と、
前記絶縁膜の上面に前記透明材料層と重畳する導電膜を形成する工程とを備えることを特徴とする表示装置の製造方法。 - 前記透明材料層の上面に形成したレジスト膜の膜厚を減少させることによって、前記異物の頂部を該レジスト膜から露出させることを特徴する請求項1に記載の表示装置の製造方法。
- 基板の上面に、少なくとも、透明材料層、絶縁膜、および前記透明材料層と少なくとも一部において重なって配置される導電膜が順次形成され、
前記透明材料層は小孔が形成されていることを特徴とする表示装置。 - 前記小孔は該透明材料層の下地膜を露呈させて形成された透孔であることを特徴とする請求項3に記載の表示装置。
- 前記小孔は該透明材料層の下地膜を露呈させることなく形成された凹陥部であることを特徴とする請求項3に記載の表示装置。
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Cited By (2)
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---|---|---|---|---|
WO2010098026A1 (ja) * | 2009-02-25 | 2010-09-02 | 日本電気株式会社 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
JPWO2011122206A1 (ja) * | 2010-03-30 | 2013-07-08 | 凸版印刷株式会社 | 積層体の製造方法及び積層体 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010098026A1 (ja) * | 2009-02-25 | 2010-09-02 | 日本電気株式会社 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
JP5348238B2 (ja) * | 2009-02-25 | 2013-11-20 | 日本電気株式会社 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
US8621730B2 (en) | 2009-02-25 | 2014-01-07 | Nec Corporation | Capacitor producing method for producing thin-film capacitors eliminating defects |
JPWO2011122206A1 (ja) * | 2010-03-30 | 2013-07-08 | 凸版印刷株式会社 | 積層体の製造方法及び積層体 |
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