JP5084138B2 - 薄膜トランジスタアレイ基板およびその製造方法 - Google Patents

薄膜トランジスタアレイ基板およびその製造方法 Download PDF

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Description

本発明は、薄膜トランジスタアレイ基板に係り、特に、保護膜なしに薄膜トランジスタを保護すると共に、パッドの電食を防止することができる薄膜トランジスタアレイ基板およびその製造方法に関する。
液晶表示装置は、電界を用いて液晶の光透過率を調節することにより画像を表示する。このような液晶表示装置において、互いに対向する上、下部基板に配置された画素電極と共通電極との間に形成される電界により液晶が駆動される。
液晶表示装置は、互いに対向して合着された薄膜トランジスタアレイ基板(下部アレイ基板)およびカラーフィルタアレイ基板(上部アレイ基板)と、これら両基板の間でセルギャップを一定に維持するためのスペーサと、そのセルギャップに注入された液晶とを備える。
薄膜トランジスタアレイ基板は、多数の信号配線および薄膜トランジスタと、その上に液晶配向のために塗布された配向膜とで構成される。
このカラーフィルタアレイ基板は、カラーを具現するためのカラーフィルタおよび光漏れを防止するためのブラックマトリックスと、その上に液晶配向のために塗布された配向膜とで構成される。
このような液晶表示装置において、薄膜トランジスタアレイ基板は、半導体工程を含めると共に、多数のマスク工程を必要とすることによって、製造工程が複雑であるため、液晶パネルの製造単価の上昇の主原因となっている。 これを解決するために、薄膜トランジスタアレイ基板は、マスク工程の数を減らす方向へと発展している。
これは、一つのマスク工程には、薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程などの多数の工程が含まれているからである。
よって、近年は薄膜トランジスタアレイ基板の標準マスク工程であった５マスク工程から一つの工程を減らした４マスク工程が台頭している。
図１は、従来の４マスク工程を用いた薄膜トランジスタアレイ基板を示す平面図であって、図２は、図１の線Ｉ−Ｉ′に沿って切断した薄膜トランジスタアレイ基板の断面図である。
図１および図２を参照すると、従来の液晶表示パネルの薄膜トランジスタアレイ基板は、下部基板１の上にゲート絶縁膜１２を介して交差形成されたゲートライン２およびデータライン４と、その交差部ごとに形成された薄膜トランジスタ３０と、その交差構造により定義された画素領域に形成された画素電極２２と、ゲートライン２とストレージ電極２８の重畳部に形成されたストレージキャパシタ４０と、ゲートライン２と接続されたゲートパッド５０と、データライン４と接続されたデータパッド６０と、を備える。
ゲート信号を供給するゲートライン２とデータ信号を供給するデータライン４は、交差構造で形成され画素領域５を定義する。薄膜トランジスタ３０は、ゲートライン２のゲート信号に応じて、データライン４の画素信号を画素電極２２に充電させて維持されるようにする。
このために、薄膜トランジスタ３０は、ゲートライン２に接続されたゲート電極６と、データライン４に接続されたソース電極８と、画素電極２２に接続されたドレイン電極１０とを備える。
なお、薄膜トランジスタ３０は、ゲート電極６とゲート絶縁膜１２を介して重畳されながら、ソース電極８とドレイン電極１０との間にチャネルを形成する活性層１４をさらに備える。
活性層１４は、データライン４、データパッド下部電極６２およびストレージ電極２８とも重畳されるように形成する。
このような活性層１４の上には、データライン４、ソース電極８、ドレイン電極１０、データパッド下部電極６２、およびストレージ電極２８とオーミック接触のためのオーミック接触層１６がさらに形成される。
画素電極２２は、保護膜１８を貫通する第１コンタクトホール２０を通じて薄膜トランジスタ３０のドレイン電極１０と接続され、画素領域５に形成される。
これによって、薄膜トランジスタ３０を通じて画素信号が供給された画素電極２２と基準電圧が供給された共通電極(図示せず)との間には電界が形成される。このような電界により、下部アレイ基板と上部アレイ基板との間の液晶分子が、誘電異方性によって回転する。
この液晶分子の回転程度によって、画素領域５を透過する光の透過率に差ができることで、階調を具現する。
ストレージキャパシタ４０は、ゲートライン２と、ゲート絶縁膜１２、活性層１４およびオーミック接触層１６を介してゲートライン２と重畳されるストレージ電極２８とで構成される。ここで、ストレージ電極２８は、保護膜１８に形成された第２コンタクトホール４２を通じて画素電極２２と接続される。
このようなストレージキャパシタ４０は、画素電極２２に充電された画素信号を、次の画素信号が充電されるまで、安定的に維持するようにする。
ゲートパッド５０は、ゲートドライバ(図示せず)と接続され、ゲートライン２にゲート信号を供給する。このようなゲートパッド５０は、ゲートライン２から延長されるゲートパッド下部電極５２と、ゲート絶縁膜１２および保護膜１８を貫通する第３コンタクトホール５６を通じてゲートパッド下部電極５２と接続されたゲートパッド上部電極５４とで構成される。
データパッド６０は、データドライバ(図示せず)と接続され、データライン４にデータ信号を供給する。このようなデータパッド６０は、データライン４から延長されるデータパッド下部電極６２と、保護膜１８を貫通する第４コンタクトホール６６を通じてデータパッド下部電極６２と接続されたデータパッド上部電極６４とで構成される。
図３Ａ乃至図３Ｄは、上記のような構成を有する液晶表示パネルの薄膜トランジスタアレイ基板の４マスク工程による製造方法を、詳細に説明するための図面である。
図３Ａに示したように、第１マスク工程においては、下部基板１上に、ゲートライン２、ゲート電極６、およびゲートパッド下部電極５２を含む第１導電パターン群が形成される。
これを詳細に説明すると、下部基板１上にスパッタリング方法などの蒸着方法によりゲート金属層が形成される。
続いて、第１マスクを用いたフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、ゲートライン２、ゲート電極６、およびゲートパッド下部電極５２を含む第１導電パターン群が形成される。
図３Ｂに示したように、ゲートパターンが形成された下部基板１上にゲート絶縁膜１２が塗布される。
第２マスク工程においては、ゲート絶縁膜１２の上に活性層１４およびオーミック接続層１６を含む半導体パターンと、データライン４、ソース電極８、ドレイン電極１０、データパッド下部電極６２、及びストレージ電極２８を含む第２導電パターン群とが形成される。
図３Ｃに示したように、第２導電パターン群が形成されたゲート絶縁膜１２上に、第３マスク工程により、第１乃至第４コンタクトホール２０、４２、５６、６６を含む保護膜１８が形成される。
詳細に説明すると、データパターンが形成されたゲート絶縁膜１２上に、ＰＥＣＶＤなどの蒸着方法で保護膜１８が全面形成される。
続いて、この保護膜１８が第３マスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることによって、第１乃至第４コンタクトホール２０、４２、５６、６６が形成される。
第１コンタクトホール２０は、保護膜１８を貫通してドレイン電極１０を露出させ、第２コンタクトホール４２は、保護膜１８を貫通してストレージ電極２８を露出させる。
第３コンタクトホール５６は、保護膜１８およびゲート絶縁膜１２を貫通してゲートパッド下部電極５２を露出させ、第４コンタクトホール６６は、保護膜１８を貫通してデータパッド下部電極６２を露出させる。
図３Ｄに示したように、第４マスク工程においては、保護膜１８上に画素電極２２、ゲートパッド上部電極５４、及びデータパッド上部電極６４を含む第３導電パターン群が形成される。
従来の薄膜トランジスタアレイ基板には、薄膜トランジスタ３０を保護するために保護膜１８が形成される。この保護膜１８は、ＰＥＣＶＤ装置を用いて無機絶縁物質を蒸着するか、スピンコーティング装置またはスピンレスコーティング装置を用いて有機絶縁物質をコーティングすることによって形成される。
このように、保護膜１８を形成するためには、ＰＥＣＶＤ装置、スピンコーティング装置、またはスピンレスコーティング装置が必要なので、製造費用が上昇する問題点がある。
なお、従来の薄膜トランジスタアレイ基板で、データライン４は、単一導電膜で形成するため、オープン(open)されることが時々発生する。この場合、データライン４をリペアするための別の工程が必要になる問題点がある。
さらに、従来の薄膜トランジスタアレイ基板で、保護膜１８を有機絶縁物質で形成する場合、相対的に厚い保護膜１８によって、その上に形成される画素電極２２が断線される。
特に、ドレイン電極１０と画素電極２２とを接触させるためのコンタクトホール２０により露出された保護膜１８の側面で、画素電極２２が断線される。したがって、ドレイン電極１０を通じて画素電極２２に画素信号が供給されなくなり、点欠陥が発生する問題点がある。
さらに、従来の薄膜トランジスタアレイ基板で、ストレージキャパシタ４０は、ゲート絶縁膜１２、活性層１４およびオーミック接触層１６を介して重畳されるゲートライン２とストレージ電極２８とで構成される。
この場合、ゲートライン２とストレージ電極２８を絶縁させるための相対的に厚いゲート絶縁膜１２、活性層１４およびオーミック接触層１６により、ストレージキャパシタ４０の容量値が低下する問題点がある。
また、相対的に低いストレージキャパシタ４０の容量値により、むら等の画質の低下が発生する。
さらに、データパッド６０は、保護膜１８の形成時にオープンされるため、この後に続く工程の進行中に、データパッドの電食などの不良が発生する問題点がある。
本発明の目的は、保護膜なしに薄膜トランジスタを保護すると共に、製造費用を低減することができる薄膜トランジスタアレイ基板およびその製造方法を提供することにある。
本発明の他の目的は、データパッドをゲート金属パターンとデータ金属パターンのジャンピング(jumping)構造で形成することによって、データパッドのオープンによる電食を防止することができる薄膜トランジスタアレイ基板およびその製造方法を提供することにある。
本発明のまた他の目的は、薄膜トランジスタアレイ基板で偶数/奇数データラインを分離して、静電気防止構造を形成する薄膜トランジスタを提供することにある。
本発明の薄膜トランジスタアレイ基板は、ゲートラインと接続されたゲート電極と、ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、ソース電極とチャネルを介して対向するドレイン電極と、ソース電極とドレイン電極との間のチャネルを形成する半導体層と、画素領域に位置し、ドレイン電極と接触形成された画素電極と、半導体層のチャネル上に形成されるチャネル保護膜と、ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、データラインと分離形成されたデータパッド下部電極を備えたデータパッドとを含むことを特徴とする。
本発明の薄膜トランジスタアレイ基板の製造方法は、基板上にゲート電極、ゲートライン、ゲートパッドおよびデータパッドを形成する段階と、ゲート電極上にゲート絶縁膜を形成する段階と、ゲート絶縁膜上にゲートラインと交差するデータライン、ソースおよびドレイン電極、ソース電極とドレイン電極との間のチャネルを形成する半導体層、半導体層のチャネルを保護するために半導体上にチャネル保護膜を形成する段階と、ドレイン電極とゲート絶縁膜の上に、ドレイン電極と接触形成された画素電極、およびデータラインとデータパッドを連結するジャンピング電極を形成する段階とを含むことを特徴とする。
本発明の他の薄膜トランジスタアレイ基板の製造方法は、基板上にゲートライン、そのゲートラインと接続されたゲート電極、そのゲートラインから伸長されたゲートパッド下部電極およびデータパッド下部電極を含む第１導電パターン群を形成する段階と、第１導電パターン群を覆うようにゲート絶縁膜を形成する段階と、ゲート絶縁膜上にゲートラインと交差するデータライン、そのデータラインから突出したソース電極、ソース電極とチャネルを介して対向するドレイン電極を含む第２導電パターン群、チャネルを形成する半導体群、及び半導体群のチャネル上にチャネル保護膜を形成する段階と、ゲート絶縁膜を貫通してゲートパッド下部電極、及びデータパッド下部電極の一部をそれぞれ露出させるコンタクトホールを形成する段階と、ドレイン電極と接触形成された画素電極、データパッド下部電極とコンタクトホールを通じて接続されたデータパッド上部電極、ゲートパッド下部電極とコンタクトホールを通じて接続されたゲートパッド上部電極、及びデータパッド下部電極とデータラインとをコンタクトホールを通じて接続させるジャンピング電極を含む第３導電パターン群を形成する段階とを含むことを特徴とする。
本発明のまた他の薄膜トランジスタアレイ基板は、ゲートラインと接続されたゲート電極と、ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、ソース電極とチャネルを介して対向するドレイン電極と、ソース電極とドレイン電極との間のチャネルを形成する半導体層と、画素領域に位置し、ドレイン電極と接触形成された画素電極と、半導体層のチャネル上に形成されるチャネル保護膜と、ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、データラインと分離形成されたデータパッド下部電極を備えたデータパッドと、データパッドに信号を印加するための偶数/奇数データラインと、偶数/奇数データラインのうちどちらか一つに連結され、一定間隔離隔して配列された静電気防止ラインパターンとを含むことを特徴とする。
本発明のまた他の薄膜トランジスタアレイ基板の製造方法は、基板上にゲート電極、ゲートライン、ゲートパッドおよびデータパッド、第１ショーティングバーを形成する段階と、基板上にゲート絶縁膜を形成する段階と、ゲート絶縁膜上に半導体層及び金属層を形成する段階と、半導体層及び金属層をパターニングして、ゲートラインおよびデータライン、薄膜トランジスタ領域、ゲートパッドおよびデータパッド、第２ショーティングバー位置にパターンを形成する段階と、半導体群のチャネル上にチャネル保護膜を形成する段階と、ゲート絶縁膜を貫通してゲートパッド下部電極及びデータパッド下部電極の一部をそれぞれ露出させるコンタクトホールを形成する段階と、基板上に透明導電膜を塗布しパターニングして、薄膜トランジスタ領域でソースおよびドレイン電極と、このソース電極とドレイン電極との間のチャネルを形成する半導体層及びドレイン電極と接触形成された画素電極と、ゲートパッドおよびデータパッドの上部電極とデータラインおよびデータパッドをそれぞれ連結するジャンピング電極とを形成する段階とを含むことを特徴とする。
本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、保護膜を形成するための別の装備を必要としないので、製造費用を節減することができ、且つ従来のドレイン電極を露出させるコンタクトホールの段差部で画素電極がオープンされることを防止できる効果がある。
なお、本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、データラインのオープン不良の際、リペア工程なしに画素信号を透明導電パターンを用いて各薄膜トランジスタに供給することができ、且つデータライン、ソース電極およびドレイン電極の腐食を防止することができる効果がある。
なお、本発明に係る薄膜トランジスタアレイ基板およびその製造方法は、ストレージキャパシタを形成する二つの導電体の距離が近くなってストレージキャパシタの容量値が増大し、むら等の画質不良を改善する効果がある。
そして、本発明に係る薄膜トランジスタアレイ基板は、データパッドの電食不良を防止する効果がある。
なお、本発明は、薄膜トランジスタアレイ基板で偶数/奇数データラインを分離して静電気防止構造を形成することによって、工程数を減らす効果がある。
以下、添付の図面を参照して本発明の実施例について説明する。
図４は、本発明に係る薄膜トランジスタアレイ基板の平面図を示しており、図５は、図４の線II−II′に沿って切断した薄膜トランジスタアレイ基板の断面図を示している。
図４および図５を参照すると、本発明に係る薄膜トランジスタアレイ基板は、下部基板１０１の上にゲート絶縁膜１１２と、その交差部ごとに形成された薄膜トランジスタ１３０と、その交差構造により設けられた画素領域に形成された画素電極１２２と、薄膜トランジスタ１３０を保護するためのチャネル保護膜１２０とを備える。
なお、本発明に係る薄膜トランジスタアレイ基板は、ゲートライン１０２と画素電極１２２との重畳部に形成されたストレージキャパシタ１４０と、ゲートライン１０２と接続されたゲートパッド１５０と、データライン１０４とジャンピング構造で接続されたデータパッド１６０を付加的に備える。
ゲート信号を供給するゲートライン１０２とデータ信号を供給するデータライン１０４とは、交差構造で形成され画素領域１０５を定義する。
薄膜トランジスタ１３０は、ゲートライン１０２のゲート信号に応じて、データライン１０４の画素信号を画素電極１２２に充電して維持するようにする。
このために、薄膜トランジスタ１３０は、ゲートライン１０２に接続されたゲート電極１０６と、データライン１０４に接続されたソース電極１０８と、画素電極１２２に接続されたドレイン電極１１０とを備える。
なお、薄膜トランジスタ１３０は、ゲート絶縁膜１１２を介してゲート電極１０６と重畳され、ソース電極１０８とドレイン電極１１０との間にチャネルを形成する活性層１１４をさらに備える。活性層１１４は、データライン１０４およびデータパッド下部電極１６２とも重畳されるように形成される。
このような活性層１１４の上には、データライン１０４、ソース電極１０８、ドレイン電極１１０およびデータパッド下部電極１６２とのオーミック接触のためのオーミック接触層１１６がさらに形成される。
チャネル保護膜１２０は、ソース電極１０８とドレイン電極１１０との間にチャネルを形成する活性層１１４上に、シリコン酸化物(ＳｉＯｘ)またはシリコン窒化物(ＳｉＮｘ)で形成される。
このチャネル保護膜１２０は、ソース電極１０８、ドレイン電極１１０および画素電極１２２をそれぞれ形成するとき用いられるフォトレジストパターンの除去のためのストリップ（剥離）工程と、全ての工程の前後または前後の何れか一方に進行される洗浄工程によりチャネルを形成する活性層１１４が損傷することを防止する。
画素電極１２２は、保護膜１１８を貫通するドレインコンタクトホールを通じて薄膜トランジスタ１３０のドレイン電極１１０と接続され、画素領域１０５に形成される。
画素電極１２２と同一な物質で、ソース電極１０８、ドレイン電極１１０およびデータライン１０４上に、透明導電パターン１１８が形成される。
透明導電パターン１１８は、ジャンピング構造でデータライン１０４とデータパッド１５０を連結するジャンピング電極１６８を形成する。
データライン１０４上に形成された透明導電パターン１１８は、データライン１０４の断線時にデータ信号を各薄膜トランジスタ１３０のソース電極１０８に供給するリペアの役割をする。
ソースおよびドレイン電極１０８、１１０上に形成された透明導電パターン１１８は、モリブデン(Ｍｏ)などの腐食に弱い金属で形成されるソースおよびドレイン電極１０８、１１０の腐食を防止する。このような透明導電パターン１１８は、隣接した透明導電パターン１１８または隣接した画素電極１２２とショートすることを防止できる程度に離隔して形成される。
ソース電極１０８上に形成された透明導電パターン１１８とドレイン電極１１０上に形成された透明導電パターン１１８とは、例えば、約４〜５μｍ程度離隔させ、データライン１０４上に形成された透明導電パターン１１８と画素電極１２２とも、例えば、約４〜５μｍ程度離隔させる。
薄膜トランジスタ１３０を通じて画素信号が供給された画素電極１２２と基準電圧が供給された共通電極(図示せず)との間には電界が形成される。
このような電界によって、下部アレイ基板と上部アレイ基板との間の液晶分子が誘電異方性により回転する。
液晶分子の回転強度によって画素領域１０５を透過する光透過率に差ができることにより、階調を具現するようになる。
ストレージキャパシタ１４０は、ゲートライン１０２と、ゲート絶縁膜１１２を介してゲートライン１０２と重畳される画素電極１２２とで構成される。
このようなストレージキャパシタ１４０は、画素電極１２２に充電された画素信号を次の画素信号が充電されるまで安定的に維持されるようにする。
ゲートパッド１５０は、ゲートドライバ(図示せず)と接続され、ゲートライン１０２にゲート信号を供給する。
このようなゲートパッド１５０は、ゲートライン１０２から延長されるゲートパッド下部電極１５２と、ゲート絶縁膜１１２を貫通するコンタクトホール１５４を通じてゲートパッド下部電極１５２と接続されたゲートパッド上部電極１５６とで構成される。
なお、データパッド１６０は、データドライバ(図示せず)と接続され、データライン１０４にデータ信号を供給する。
このようなデータパッド１６０は、基板上にゲートパターンで形成されるデータパッド下部電極１６２と、そのデータパッド下部電極１６２とゲート絶縁膜１１２を介して接続されるデータパッド上部電極１６６とで構成される。
ゲートパターンで形成されるデータパッド１６０は、ゲート絶縁膜１１２を介してデータライン１０４とジャンピング構造で接続される。
ジャンピング構造は、ゲートパターンで形成されるデータパッド下部電極１６２と、そのデータパッド下部電極１６２とデータライン１０４とを連結する透明な導電膜であるジャンピング電極１６８とで構成される。
図６Ａおよび図６Ｂは、本発明に係る薄膜トランジスタアレイ基板の第１導電パターン群の製造方法を説明するための平面図および断面図示している。
図６Ａおよび図６Ｂを参照すると、第１マスク工程において、下部基板１０１上にゲートライン１０２、ゲート電極１０６およびゲートパッド下部電極１５２、データパッド下部電極１６２を含むゲートパターンが形成される。
これを詳細に説明すると、下部基板１０１上に、スパッタリングなどの蒸着方法によりゲート金属層が形成される。
続いて、第１マスクを用いたフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることにより、ゲートライン１０２、ゲート電極１０６、ゲートパッド下部電極１５２、及びデータパッド下部電極１６２を含むゲートパターンが形成される。
ここで、ゲート金属層としては、アルミニウム(Ａｌ)、アルミニウム/ネオジム(Ａｌ/Ｎｄ)を含むアルミニウム系金属などが用いられる。
図７Ａおよび図７Ｂは、本発明に係る薄膜トランジスタアレイ基板の半導体パターンと、第２導電パターン群およびチャネル保護膜との製造方法を説明するための平面図および断面図を示している。
図７Ａおよび図７Ｂを参照すると、第１導電パターン群が形成された下部基板１０１上にゲート絶縁膜１１２が塗布される。
第２マスク工程において、ゲート絶縁膜１１２の上に活性層１１４およびオーミック接触層１１６を含む半導体パターンと、データライン１０４、ソース電極１０８、ドレイン電極１１０を含む第２導電パターン群とが形成される。次いで、ソース電極１０８とドレイン電極１１０との間のチャネルを形成する活性層１１４上に、チャネル保護膜１２０が形成される。
これを詳細に説明すると、図８Ａに示したように、ゲート絶縁膜１１２上に、ＰＥＣＶＤあるいはスパッタリングなどの蒸着方法により、第１半導体層１４７、第２半導体層１４９そしてソース/ドレイン金属層１５１が順次形成される。
ここで、第１半導体層１４７には、不純物がドーピングされていない非晶質シリコンが用いられ、第２半導体層１４９には、Ｎ型またはＰ型の不純物がドーピングされた非晶質シリコンが用いられる。
ソース/ドレイン金属層１５１は、モリブデンや銅のような金属からなる。次に、ソース/ドレイン金属層１５１の上にフォトレジスト膜を形成した後、図８Ｂに示したように、部分露光する第２マスク１７０が下部基板１０１の上部に整列される。
第２マスク１７０は、透明材質であるマスク基板１７３と、マスク基板１７３の遮断領域Ｓ２に形成された遮断部１７４と、マスク基板１７３の部分露光領域Ｓ３に形成された回折露光部１７６(または半透過部)とを備える。
ここで、マスク基板１７３が露出された領域は露光領域Ｓ１となる。
このような第２マスク１７０を用いたフォトレジスト膜を露光して現像することによって、第２マスク１７０の遮断部１７４と回折露光部１７６とにそれぞれ対応して遮断領域Ｓ２と部分露光領域Ｓ３とで段差を有するフォトレジストパターン１７８が形成される。
すなわち、部分露光領域Ｓ３が形成されたフォトレジストパターン１７８は、遮断領域Ｓ２で形成された第１高さｈ１を有するフォトレジストパターン１７８より低い第２高さｈ２を有する。
このようなフォトレジストパターン１７８をマスクとして用いた湿式エッチング工程でソース/ドレイン金属層１５１がパターニングされることによって、図８Ｃに示したように、データライン１０４、データライン１０４と接続されたソース電極１０８およびドレイン電極１１０を含む第２導電パターン群が形成される。
フォトレジストパターン１７８をマスクとして用いた乾式エッチング工程で、第１半導体層と第２半導体層とがパターニングされることによって、図８Ｄのようにオーミック接触層１１６と活性層１１４が第２導電パターン群に沿って形成される。
続いて、酸素(Ｏ２)プラズマを用いたアッシング工程で、部分露光領域Ｓ３において第２高さｈ２を有するフォトレジストパターン１７８は除去され、遮断領域Ｓ２において第１高さｈ１を有するフォトレジストパターン１７８は高さが低い状態となる。
このようなフォトレジストパターン１７８を用いたエッチング工程で、回折露光領域Ｓ３、すなわち、薄膜トランジスタのチャネル部に形成されたソース/ドレイン金属層とオーミック接触層１１６が除去される。これによって、チャネル部の活性層１１４が露出され、ソース電極１０８とドレイン電極１１０とが分離される。
図８Ｅに示したように、フォトレジストパターン１７８をマスクとしてチャネル部の露出された活性層１１４の表面をＯｘ(例えば、Ｏ２)またはＮｘ(例えば、Ｎ２)プラズマによって露出させる。
すると、イオン状態のＯｘまたはＮｘが活性層１１４に含まれたシリコン(Ｓｉ)と反応することによって、チャネル部の活性層１１４上には、ＳｉＯ２およびＳｉＮｘのどちらか一方からなるチャネル保護膜１２０が形成される。
チャネル保護膜１２０は、後続工程であるストリップ工程および洗浄工程時にそれぞれ用いられるストリップ液おおよび洗浄液などによるチャネル部の活性層１１４の損傷を防止する。
図８Ｆに示したように、第２導電パターン群の上に残っていたフォトレジストパターン１７８がストリップ工程で除去される。
データライン１０４は、ジャンピング構造でデータパッド１６０と連結されるように、データパッド下部電極１６２の近くに形成され、または重畳形成されることもできる。
図９Ａおよび図９Ｂを参照すると、第３マスク工程において、ゲートパッド下部電極１５２及びデータパッド下部電極１６２を覆うように形成されたゲート絶縁膜１１２を除去し、ゲートパッド下部電極１５２を露出させるコンタクトホール１５４と、データパッド下部電極１６２を露出させるコンタクトホール１７２と、ジャンピング構造でデータパッド下部電極１６２とデータライン１０４とを連結するためにデータ下部電極１６２を露出させるコンタクトホール１７１とが形成される。
これを詳細に説明すると、ゲートパッド下部電極１５２を覆うように形成されたゲート絶縁膜１１２が、第３マスクを用いたフォトリソグラフィ工程とエッチング工程でパターニングされることによって、ゲートパッド下部電極１５２を露出させるコンタクトホール１５４が形成される。
データライン１０４とゲートパターンとからなるデータパッド１６０とはジャンピング構造で接続されるが、このためにデータパッド下部電極１６２を露出させるコンタクトホール１７１が形成される。
データパッド下部電極１６２はゲートパターンからなるので、データパッドのオープンのためにデータパッド下部電極１６２の端部の一部を露出させるコンタクトホール１７２を形成する。
図１０Ａおよび図１０Ｂを参照すると、第４マスク工程において、コンタクトホール１５４が形成された下部基板１０１上に、画素電極１２２、透明導電パターン１１８、ゲートパッド上部電極１５６、データパッド上部電極１６６およびジャンピング電極１６８を含む第３導電パターン群が形成される。
詳細に説明すると、コンタクトホール１５４が形成された基板１０１上に、スパッタリングなどの蒸着方法により透明導電膜が塗布される。
ここで、透明導電膜の材料としては、ＩＴＯ(Indium Tin Oxide)、ＴＯ(Tin Oxide)、ＩＴＺＯ(Indium Tin Zinc Oxide)およびＩＺＯ(Indium Zinc Oxide)のうち一つが用いられる。
続いて、フォトリソグラフィ工程とエッチング工程により透明導電膜がパターニングされることによって、画素電極１２２、透明導電パターン１１８、ゲートパッド上部電極１５６、データパッド上部電極１６６およびジャンピング電極を含む第３導電パターン群が形成される。
画素電極１２２はドレイン電極１１０と直接接続される。
透明導電パターン１１８は、データライン１０４、ソース電極１０８およびドレイン電極１１０と直接接続されるように、それらの上に形成される。ゲートパッド上部電極１５６は、コンタクトホール１５４を通じてゲートパッド下部電極１５２と電気的に接続される。データパッド上部電極１６６は、データパッド下部電極１６２とコンタクトホール１７１、１７２を通じて接続される。
そして、データライン１０４とデータパッド１６０とを連結するジャンピング構造で、データライン１０４と直接連結されるジャンピング電極１６８がデータパッド下部電極１６２とコンタクトホール１７１を通じて電気的に接続される。
このように、データパッド１６０はゲートパターンからなるデータパッド下部電極１６２と透明導電膜からなるデータパッド上部電極１６６とからなり、データパッド下部電極１６２はデータライン１０４の方に延長されデータライン１０４とジャンピング構造で接続される。
ジャンピング構造は、ジャンピング電極１６８によりデータライン１０４とデータパッド下部電極１６２とが連結される構造であって、ジャンピング電極１６８は、データパッド下部電極１６２に形成されたコンタクトホール１７１を通じて接続され、データライン１０４上に形成された透明導電パターンを連結させることができる。
一方、本発明に係る薄膜トランジスタアレイ基板は、対向するカラーフィルタアレイ基板と合着され、その間に液晶を備えて液晶パネルを形成する。
カラーフィルタアレイ基板は、液晶セル単位で形成されたカラーフィルタと、カラーフィルタ間の区分および外部光反射のためのブラックマトリックスと、液晶セルに共通的に基準電圧を供給する共通電極とで構成される。
特に、薄膜トランジスタアレイ基板は、製造工程の後に信号ラインのショート、断線などのライン不良と薄膜トランジスタの不良などを検出するための信号検査過程を経る。
信号検査過程のために薄膜トランジスタアレイ基板には、ゲートラインとデータラインそれぞれの奇数ラインと、偶数ラインとに区分して接続された奇数ショーティングバーと偶数ショーティングバーとが設けられる。
具体的に、データラインの検査は、奇数データラインに共通接続されたデータ奇数ショーティングバーと偶数データラインに共通接続されたデータ偶数ショーティングバーとを用いて、ライン不良を検出する。
図１１は、本発明に係る薄膜トランジスタアレイ基板の外郭パッド部の一部を示す平面図である。
図１１に示したように、本発明に係る薄膜トランジスタアレイ基板は、ゲートライン１０２とデータライン１０４との交差部ごとに形成された薄膜トランジスタ１３０と、薄膜トランジスタ１３０に接続された画素電極１２２とを備え、データライン１０４は外郭にデータリンクを経由してデータパッド１６０を形成する。
データパッド１６０は、偶数/奇数データライン１０９ａ、１０９ｂにつながり、ショーティングバー１９６、１９７に連結される。
データライン１０４とジャンピング構造として連結されるデータパッド１６０および偶数/奇数データライン１０９ａ、１０９ｂはゲート金属からなり、偶数データライン１０９ａは、データ金属パターン１５１でコンタクトホール１７３を通じて接続され、データ偶数ショーティングバー１９７に連結される。
奇数データライン１０９ｂは、ゲート金属からなるデータ奇数ショーティングバー１９６に連結される。
静電気防止のために偶数データライン１０９ａはＨ型の接地ラインを備え、このＨ型の接地ライン１８１は断絶部Ａを有してはいるが、電気的にはつながっている。
このとき、断絶部Ａは数μｍ程度で形成されることによって、静電気発生時に静電気が接地ライン１８１を通じて抜けられるようにする。
接地ライン１８１はデータ奇数ショーティングバー１９６に連結される。
したがって、偶数/奇数データライン１０９ａ、１０９ｂは、接地ライン１８１により等電位を形成して、静電気を防止する。
但し、液晶パネルの形成時に、データ偶数/奇数ショーティングバー１９６、１９７はカットおよび除去される。
以上説明した内容を通じて、当業者であれば、本発明の技術思想を逸脱しない範囲で様々な変更および修正が可能なことがわかるはずである。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求範囲によって決められるものである。
従来の４マスク工程により製造した薄膜トランジスタアレイ基板の平面図である。 図１の線Ｉ−Ｉ′に沿って切断した薄膜トランジスタアレイ基板の断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を説明するための工程断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を説明するための工程断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を説明するための工程断面図である。 従来の液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を説明するための工程断面図である。 本発明に係る薄膜トランジスタアレイ基板の平面図である。 図４の線II−II′に沿って切断した薄膜トランジスタアレイ基板の断面図である。 本発明に係る薄膜トランジスタアレイ基板において、第１マスク工程により第１導電パターン群の製造方法を説明するための平面図である。 本発明に係る薄膜トランジスタアレイ基板において、第１マスク工程により第１導電パターン群の製造方法を説明するための断面図である。 本発明に係る薄膜トランジスタアレイ基板において、第２マスク工程により半導体パターンと第２導電パターン群およびチャネル保護膜の製造方法を説明するための平面図である。 本発明に係る薄膜トランジスタアレイ基板において、第２マスク工程により半導体パターンと第２導電パターン群およびチャネル保護膜の製造方法を説明するための断面図である。 本発明に係る第２導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る第２導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る第２導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る第２導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る第２導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る第２導電パターン群を形成する製造方法を説明するための工程断面図である。 本発明に係る薄膜トランジスタアレイ基板において、第３マスク工程を説明するための平面図である。 本発明に係る薄膜トランジスタアレイ基板において、第３マスク工程を説明するための断面図である。 本発明に係る薄膜トランジスタアレイ基板において、第４マスク工程を説明するための平面図である。 本発明に係る薄膜トランジスタアレイ基板において、第４マスク工程を説明するための断面図である。 本発明に係る薄膜トランジスタアレイ基板の外郭パッド部の一部の平面図である。
符号の説明
１０２：ゲートライン
１０４：データライン
１０５：画素領域
１０６：ゲート電極
１０８：ソース電極
１１０：ドレイン電極
１１２：ゲート絶縁膜
１１４：活性層
１１６：オーミック接触層
１１８：透明導電パターン
１５４、１７１、１７２：コンタクトホール
１２２：画素電極
１３０：薄膜トランジスタ
１４０：キャパシタ
１５０：ゲートパッド
１５２：ゲートパッド下部電極
１５６：ゲートパッド上部電極
１６０：データパッド
１６２：データパッド下部電極
１６６：データパッド上部電極
１６８：ジャンピング電極

Claims (11)

  1. 第１マスクを用いて基板上にゲート電極、ゲートライン、ゲートパッド、奇数ショーティングバーおよびデータパッドを形成する段階と、
    前記ゲート電極上にゲート絶縁膜を形成する段階と、
    第２マスクを用いて前記ゲート絶縁膜上に、前記ゲートラインと交差するデータライン、偶数ショーティングバー、ソースおよびドレイン電極、前記ソースおよびドレイン電極間のチャネルを形成する半導体層を形成し、前記半導体層のチャネルを保護するために前記半導体上にチャネル保護膜を形成する段階と、
    第３マスクを用いてコンタクトホールを形成する段階と、
    第４マスクを用いて前記ドレイン電極及び前記ゲート絶縁膜の上に、前記ドレイン電極と接触形成された画素電極と、前記データラインとデータパッドを連結する透明導電パターンとを形成する段階と、を含み、
    前記チャネル保護膜は、前記ソースおよびドレイン電極間の前記チャネルに対応する活性層の表面をプラズマに露出することにより形成されており、
    前記チャネル保護膜は、前記チャネルに対応する前記活性層上だけに配置され、
    前記第２マスクを用いて前記ゲート絶縁膜上に、前記ゲートラインと交差するデータライン、偶数ショーティングバー、ソースおよびドレイン電極、前記ソースおよびドレイン電極間のチャネルを形成する半導体層、及び前記半導体層のチャネルを保護するために前記半導体層にチャネル保護膜を形成する段階は、
    前記ゲート絶縁膜上に、第１および第２半導体層およびデータ金属層を順次形成する段階と、
    前記データ金属層上に、部分露光マスクを用いて、段差のあるフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンを用いて、前記第１および第２半導体層とデータ金属層とをパターニングして、活性層と、オーミック接触層と、前記データラインと、前記偶数ショーティングバーと、前記ソースおよびドレイン電極とを形成する段階と、
    プラズマを用いて、前記フォトレジストパターンをアッシングする段階と、
    前記アッシングされたフォトレジストパターンを用いて、前記チャネルに対応して前記金属層および前記オーミック接触層をパターニングし、前記チャネルを形成する前記活性層を露出させる段階と、
    前記アッシングされたフォトレジストパターンをマスクとして前記露出された活性層表面を前記プラズマに露出させ、前記露出された活性層上に前記チャネル保護膜を形成する段階と、
    前記アッシングされたフォトレジストパターンを除去する段階と、を含み、
    前記データラインは、前記偶数ショーティングバーに接続された偶数データライン及び前記奇数ショーティングバーに接続された奇数データラインを備え、
    前記偶数データラインは、断絶部を有するＨ型の接地ラインを備え、
    前記Ｈ型の接地ラインは、前記奇数ショーティングバーに接続されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。
  2. 前記チャネル保護膜を形成する段階において、
    前記活性層を形成するシリコンと酸素プラズマ及び窒素プラズマのうちどちらか一つと結合させ、前記活性層上にチャネル保護膜を形成する段階を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
  3. 前記ソース電極と接続されたデータライン、ソース電極およびドレイン電極の上に、それらに沿って前記画素電極と同一物質で透明導電パターンを形成する段階を付加的に含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
  4. 前記透明導電パターンを形成する段階は、
    前記ソース電極、ドレイン電極、半導体層およびチャネル保護膜が形成された基板上に透明導電膜を全面蒸着する段階と、
    前記透明導電膜上にフォトレジストパターンを形成する段階と、を含むことを特徴とする請求項３に記載の薄膜トランジスタアレイ基板の製造方法。
  5. 前記フォトレジストパターンを形成する段階の後に、
    前記フォトレジストパターンをアッシングする段階と、
    前記アッシングされたフォトレジストパターンを用いて、前記透明導電膜をエッチングする段階と、をさらに含むことを特徴とする請求項４に記載の薄膜トランジスタアレイ基板の製造方法。
  6. 前記ゲート電極と接続されたゲートラインと、前記ゲートラインとゲート絶縁膜を介して重畳される前記画素電極とからなるストレージキャパシタを形成する段階を付加的に含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
  7. 前記ゲート電極と接続されたゲートラインから延長されたゲートパッド下部電極を形成する段階と、
    前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極を露出させる前記コンタクトホールを形成する段階と、
    前記コンタクトホールを通じて前記ゲートパッド下部電極と接続されたゲートパッド上部電極を形成する段階と、を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
  8. 前記半導体層上に前記ソース電極に接続されたデータラインと前記透明導電パターンで連結されるデータパッド下部電極を形成する段階と、
    前記データパッド下部電極とゲート絶縁膜を介して前記コンタクトホールを通じて接続されるデータパッド上部電極を形成する段階と、を付加的に含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
  9. 前記データパッドとデータラインとは、互いに異なる物質からなることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板の製造方法。
  10. ゲートラインと接続されたゲート電極と、
    前記ゲートラインと交差して画素領域を定義するデータラインと接続されたソース電極と、
    前記ソース電極とチャネルを介して対向するドレイン電極と、
    前記ソース電極およびドレイン電極間のチャネルを形成する半導体層と、
    前記画素領域に位置し、前記ドレイン電極と接触形成された画素電極と、
    前記半導体層のチャネル上に形成されたチャネル保護膜と、
    前記ゲートラインから延長されたゲートパッド下部電極を備えたゲートパッドと、
    前記データラインと分離形成されたデータパッド下部電極を備えたデータパッドと、
    前記データパッドに信号を印加するための偶数および奇数データラインと、
    前記偶数および奇数データラインのうちどちらか一つに連結され、一定間隔離隔して配列された静電気防止ラインパターンと、を含み、
    前記データラインは、偶数ショーティングバーに接続された前記偶数データラインと、奇数ショーティングバーに接続された前記奇数データラインとを含み、
    前記偶数ショーティングバーは、前記データラインと同じ物質で形成され、
    前記奇数ショーティングバーは、前記ゲートラインと同じ物質で形成され、
    前記偶数データラインは、断絶部を有しかつ前記奇数ショーティングバーに接続されたＨ型の接地ラインを備えることを特徴とする薄膜トランジスタアレイ基板。
  11. 前記偶数及び奇数ショーティングバーは、カットされ除去されることを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板。
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