JP3406265B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 76
- 238000004519 manufacturing process Methods 0.000 title claims description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 61
- 229920005591 polysilicon Polymers 0.000 claims description 61
- 239000000758 substrate Substances 0.000 claims description 52
- 229910052751 metal Inorganic materials 0.000 claims description 48
- 239000002184 metal Substances 0.000 claims description 48
- 229920002120 photoresistant polymer Polymers 0.000 claims description 47
- 230000015572 biosynthetic process Effects 0.000 claims description 37
- 150000004767 nitrides Chemical class 0.000 claims description 33
- 238000004380 ashing Methods 0.000 claims description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 26
- 238000005121 nitriding Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 18
- 230000004888 barrier function Effects 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 17
- 238000009832 plasma treatment Methods 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000002253 acid Substances 0.000 claims 3
- 239000012212 insulator Substances 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 description 64
- 239000010703 silicon Substances 0.000 description 64
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 63
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 38
- 239000010410 layer Substances 0.000 description 27
- 238000004140 cleaning Methods 0.000 description 21
- 239000011229 interlayer Substances 0.000 description 18
- 230000003647 oxidation Effects 0.000 description 18
- 238000007254 oxidation reaction Methods 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 239000005380 borophosphosilicate glass Substances 0.000 description 12
- 238000011282 treatment Methods 0.000 description 12
- 239000000203 mixture Substances 0.000 description 10
- 239000002245 particle Substances 0.000 description 9
- 230000009467 reduction Effects 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 230000001133 acceleration Effects 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 7
- -1 arsenic ions Chemical class 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 238000010306 acid treatment Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳＦＥＴを搭
載した半導体装置及びその製造方法に関するものであ
る。
載した半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化，高速動作化，
低電圧化などが進むに伴って、ＭＩＳＦＥＴのゲート電
極や配線の寸法の微細化が進行しつつある。特に、最近
では、ゲート長が０．１〜０．１５μｍ程度のＭＩＳＦ
ＥＴが現実のものとなりつつある。
低電圧化などが進むに伴って、ＭＩＳＦＥＴのゲート電
極や配線の寸法の微細化が進行しつつある。特に、最近
では、ゲート長が０．１〜０．１５μｍ程度のＭＩＳＦ
ＥＴが現実のものとなりつつある。
【０００３】図４（ａ）〜（ｅ）は、第１の従来例であ
るポリシリコンゲート構造を有するＭＩＳＦＥＴを搭載
した半導体装置の製造工程を示す断面図である。以下、
図４（ａ）〜（ｅ）を参照しながら第１の従来例におけ
る半導体装置の製造工程について説明する。
るポリシリコンゲート構造を有するＭＩＳＦＥＴを搭載
した半導体装置の製造工程を示す断面図である。以下、
図４（ａ）〜（ｅ）を参照しながら第１の従来例におけ
る半導体装置の製造工程について説明する。
【０００４】まず、図４（ａ）に示す工程で、半導体基
板であるシリコン基板１０１の上に、ゲート絶縁膜とな
るシリコン酸化膜を形成した後、シリコン酸化膜の上に
ゲート電極となるポリシリコン膜を形成する。さらに、
ポリシリコン膜の上にフォトリソグラフィーにより、所
望のゲート電極パターンを有するフォトレジスト膜１０
４を形成する。そして、このフォトレジスト膜１０４を
マスクとするドライエッチングにより、ポリシリコン膜
及びシリコン酸化膜をパターニングして、ゲート絶縁膜
１０２とゲート電極１０３とを形成する。このとき、ゲ
ート電極１０３の横方向寸法（ゲート長）がＡ（例えば
０．１５μｍ）となる。
板であるシリコン基板１０１の上に、ゲート絶縁膜とな
るシリコン酸化膜を形成した後、シリコン酸化膜の上に
ゲート電極となるポリシリコン膜を形成する。さらに、
ポリシリコン膜の上にフォトリソグラフィーにより、所
望のゲート電極パターンを有するフォトレジスト膜１０
４を形成する。そして、このフォトレジスト膜１０４を
マスクとするドライエッチングにより、ポリシリコン膜
及びシリコン酸化膜をパターニングして、ゲート絶縁膜
１０２とゲート電極１０３とを形成する。このとき、ゲ
ート電極１０３の横方向寸法（ゲート長）がＡ（例えば
０．１５μｍ）となる。
【０００５】次に、図４（ｂ）に示す工程で、アッシン
グによりフォトレジスト膜１０４を除去する。このと
き、アッシングはＯ2 プラズマにより行なわれるので、
ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコンから
なるゲート電極１０３の露出している側面部のうち例え
ば厚み０．００５μｍ程度が酸化されて、横方向の厚み
ｘ1 （例えば０．０１ミクロン程度）のプラズマ酸化膜
１０５ａが形成される。なお、シリコン基板１０１の上
にもプラズマ酸化膜が形成されるが、ここでは図示を省
略している。また、図４（ｂ）に図示されていないｐチ
ャネル型ＭＩＳＦＥＴ形成領域など（ｐチャネル型ＭＩ
ＳＦＥＴ形成領域や、ゲート絶縁膜の厚みの異なるトラ
ンジスタ形成領域）のゲート電極の側面部にもプラズマ
酸化膜が形成される。
グによりフォトレジスト膜１０４を除去する。このと
き、アッシングはＯ2 プラズマにより行なわれるので、
ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコンから
なるゲート電極１０３の露出している側面部のうち例え
ば厚み０．００５μｍ程度が酸化されて、横方向の厚み
ｘ1 （例えば０．０１ミクロン程度）のプラズマ酸化膜
１０５ａが形成される。なお、シリコン基板１０１の上
にもプラズマ酸化膜が形成されるが、ここでは図示を省
略している。また、図４（ｂ）に図示されていないｐチ
ャネル型ＭＩＳＦＥＴ形成領域など（ｐチャネル型ＭＩ
ＳＦＥＴ形成領域や、ゲート絶縁膜の厚みの異なるトラ
ンジスタ形成領域）のゲート電極の側面部にもプラズマ
酸化膜が形成される。
【０００６】次に、図４（ｃ）に示す工程で、ゲート電
極１０３及びプラズマ酸化膜１０５ａをマスクとして、
シリコン基板１０１内に不純物のイオン注入を行なっ
て、ｎチャネル型ＭＩＳＦＥＴのｎ型ＬＤＤ層１０６を
形成する。このイオン注入条件は、例えばヒ素イオンを
加速エネルギー１０ｋｅＶ，ドーズ量５．０×１０14ｃ
ｍ-2の条件で行なう。このとき、ｐチャネル型ＭＩＳＦ
ＥＴ形成領域などはフォトレジスト膜で覆われている。
そして、ｐチャネル型ＭＩＳＦＥＴなどの低濃度ソース
・ドレイン領域を形成する前に、フォトレジスト膜を除
去する工程が必要となる。
極１０３及びプラズマ酸化膜１０５ａをマスクとして、
シリコン基板１０１内に不純物のイオン注入を行なっ
て、ｎチャネル型ＭＩＳＦＥＴのｎ型ＬＤＤ層１０６を
形成する。このイオン注入条件は、例えばヒ素イオンを
加速エネルギー１０ｋｅＶ，ドーズ量５．０×１０14ｃ
ｍ-2の条件で行なう。このとき、ｐチャネル型ＭＩＳＦ
ＥＴ形成領域などはフォトレジスト膜で覆われている。
そして、ｐチャネル型ＭＩＳＦＥＴなどの低濃度ソース
・ドレイン領域を形成する前に、フォトレジスト膜を除
去する工程が必要となる。
【０００７】図４（ｄ）は、ｐチャネル型ＭＩＳＦＥＴ
形成領域などを覆うフォトレジスト膜除去のためのアッ
シングを行なったときのｎチャネル型ＭＩＳＦＥＴの状
態を示す図である。アッシングはＯ2 プラズマを用いて
行なわれるので、ポリシリコンからなるゲート電極１０
３の側面部及び上面部のうち例えば厚み約０．００５μ
ｍ程度がさらに酸化されて、横方向の厚みｘ2 （例えば
０．０２μｍ程度）のプラズマ酸化膜１０５が形成され
る。なお、シリコン基板１０１の上にもプラズマ酸化膜
がさらに形成されるが、ここでは図示を省略している。
形成領域などを覆うフォトレジスト膜除去のためのアッ
シングを行なったときのｎチャネル型ＭＩＳＦＥＴの状
態を示す図である。アッシングはＯ2 プラズマを用いて
行なわれるので、ポリシリコンからなるゲート電極１０
３の側面部及び上面部のうち例えば厚み約０．００５μ
ｍ程度がさらに酸化されて、横方向の厚みｘ2 （例えば
０．０２μｍ程度）のプラズマ酸化膜１０５が形成され
る。なお、シリコン基板１０１の上にもプラズマ酸化膜
がさらに形成されるが、ここでは図示を省略している。
【０００８】図４（ｅ）は、その後、パーティクル除去
のためのフッ酸洗浄等を行なったときの状態を示す図で
ある。このフッ酸洗浄等によって、プラズマ酸化膜１０
５が除去され、ゲート電極１０３の横方向寸法（ゲート
長）がＢ（上述のように２回のプラズマ処理によって片
側の厚み０．０１μｍ程度のポリシリコンが酸化されて
いたとすると０．１３μｍ）になる。つまり、当初の寸
法よりも小さくなっていく。
のためのフッ酸洗浄等を行なったときの状態を示す図で
ある。このフッ酸洗浄等によって、プラズマ酸化膜１０
５が除去され、ゲート電極１０３の横方向寸法（ゲート
長）がＢ（上述のように２回のプラズマ処理によって片
側の厚み０．０１μｍ程度のポリシリコンが酸化されて
いたとすると０．１３μｍ）になる。つまり、当初の寸
法よりも小さくなっていく。
【０００９】次に、図５（ａ）〜（ｅ）は、第２の従来
例であるポリメタルゲート構造を有する半導体装置（Ｍ
ＩＳＦＥＴ）の製造工程を示す断面図である。以下、図
５（ａ）〜（ｅ）を参照しながら第２の従来例における
半導体装置の製造工程について説明する。
例であるポリメタルゲート構造を有する半導体装置（Ｍ
ＩＳＦＥＴ）の製造工程を示す断面図である。以下、図
５（ａ）〜（ｅ）を参照しながら第２の従来例における
半導体装置の製造工程について説明する。
【００１０】まず、図５（ａ）に示す工程で、半導体基
板であるシリコン基板１０１の上に、ゲート絶縁膜とな
るシリコン酸化膜を形成した後、シリコン酸化膜の上に
ゲート電極となるポリシリコン膜と、バリアメタル膜と
なるタングステンナイトライド（ＷＮ）膜又はチタンナ
イトライド（ＴｉＮ）膜と、タングステン（Ｗ）膜から
なる金属膜とを順次堆積する。さらに、例えばＬＰＣＶ
Ｄ法により、シリコン窒化膜を形成する。さらに、シリ
コン窒化膜の上にフォトリソグラフィーにより、所望の
ゲート電極パターンを有するフォトレジスト膜１０７を
形成する。そして、このフォトレジスト膜１０７をマス
クとするドライエッチングにより、シリコン窒化膜，金
属膜，バリアメタル膜，ポリシリコン膜及びシリコン酸
化膜をパターニングして、ゲート絶縁膜１０２と、下部
ゲート電極１０３ａ，バリアメタル膜１０３ｂ及び上部
ゲート電極１０３ｃとからなるゲート電極１０３と、ゲ
ート上絶縁膜１０８とを形成する。
板であるシリコン基板１０１の上に、ゲート絶縁膜とな
るシリコン酸化膜を形成した後、シリコン酸化膜の上に
ゲート電極となるポリシリコン膜と、バリアメタル膜と
なるタングステンナイトライド（ＷＮ）膜又はチタンナ
イトライド（ＴｉＮ）膜と、タングステン（Ｗ）膜から
なる金属膜とを順次堆積する。さらに、例えばＬＰＣＶ
Ｄ法により、シリコン窒化膜を形成する。さらに、シリ
コン窒化膜の上にフォトリソグラフィーにより、所望の
ゲート電極パターンを有するフォトレジスト膜１０７を
形成する。そして、このフォトレジスト膜１０７をマス
クとするドライエッチングにより、シリコン窒化膜，金
属膜，バリアメタル膜，ポリシリコン膜及びシリコン酸
化膜をパターニングして、ゲート絶縁膜１０２と、下部
ゲート電極１０３ａ，バリアメタル膜１０３ｂ及び上部
ゲート電極１０３ｃとからなるゲート電極１０３と、ゲ
ート上絶縁膜１０８とを形成する。
【００１１】次に、図５（ｂ）に示す工程で、Ｏ2 プラ
ズマを用いたアッシングによりフォトレジスト膜１０７
を除去する。このとき、Ｏ2 プラズマを用いたアッシン
グにより、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート
電極１０３の露出している側面部が酸化されて、プラズ
マ酸化膜１１０が形成される。このプラズマ酸化膜１１
０は、特に酸化レートの大きいポリシリコンからなる下
部ゲート電極１０３ａの側面上で厚く形成され、ＷＮ膜
からなるバリアメタル膜１０３ｂの側面にはほとんど形
成されず、Ｗ膜からなる上部ゲート電極１０３ｃの側面
にはわずかに形成される。なお、シリコン基板１０１の
上にもプラズマ酸化膜が形成されるが、ここでは図示を
省略している。また、図５（ｂ）に図示されていないｐ
チャネル型ＭＩＳＦＥＴ形成領域など（ｐチャネル型Ｍ
ＩＳＦＥＴ形成領域や、ゲート絶縁膜の厚みの異なるト
ランジスタ形成領域）のゲート電極の側面部にもプラズ
マ酸化膜が形成される。
ズマを用いたアッシングによりフォトレジスト膜１０７
を除去する。このとき、Ｏ2 プラズマを用いたアッシン
グにより、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート
電極１０３の露出している側面部が酸化されて、プラズ
マ酸化膜１１０が形成される。このプラズマ酸化膜１１
０は、特に酸化レートの大きいポリシリコンからなる下
部ゲート電極１０３ａの側面上で厚く形成され、ＷＮ膜
からなるバリアメタル膜１０３ｂの側面にはほとんど形
成されず、Ｗ膜からなる上部ゲート電極１０３ｃの側面
にはわずかに形成される。なお、シリコン基板１０１の
上にもプラズマ酸化膜が形成されるが、ここでは図示を
省略している。また、図５（ｂ）に図示されていないｐ
チャネル型ＭＩＳＦＥＴ形成領域など（ｐチャネル型Ｍ
ＩＳＦＥＴ形成領域や、ゲート絶縁膜の厚みの異なるト
ランジスタ形成領域）のゲート電極の側面部にもプラズ
マ酸化膜が形成される。
【００１２】次に、図５（ｃ）に示す工程で、ゲート上
絶縁膜１０８及びゲート電極１０３をマスクとして、シ
リコン基板１０１内に不純物のイオン注入を行なって、
ｎチャネル型ＭＩＳＦＥＴのｎ型ＬＤＤ層１０６を形成
する。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域な
どはフォトレジスト膜で覆われている。そして、ｐチャ
ネル型ＭＩＳＦＥＴ形成領域のｐ型ＬＤＤ層を形成する
前に、フォトレジスト膜を除去する工程が必要となる。
絶縁膜１０８及びゲート電極１０３をマスクとして、シ
リコン基板１０１内に不純物のイオン注入を行なって、
ｎチャネル型ＭＩＳＦＥＴのｎ型ＬＤＤ層１０６を形成
する。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域な
どはフォトレジスト膜で覆われている。そして、ｐチャ
ネル型ＭＩＳＦＥＴ形成領域のｐ型ＬＤＤ層を形成する
前に、フォトレジスト膜を除去する工程が必要となる。
【００１３】図５（ｃ）は、ｐチャネル型ＭＩＳＦＥＴ
形成領域を覆うフォトレジスト膜除去のためのアッシン
グを行ない、その後パーティクル除去のためのフッ酸洗
浄等を行なったときの状態を示す図である。このとき、
ｐチャネル型ＭＩＳＦＥＴ形成領域を覆うフォトレジス
ト膜の除去は、図５（ｂ）に示すフォトレジスト膜１０
７の除去と同様にＯ2 プラズマを用いたアッシングによ
り行なわれるので、ゲート電極１０３の側面が図５
（ｂ）に示す工程と同様に酸化されて、プラズマ酸化膜
１１０がさらに厚く形成される。このプラズマ酸化膜１
１０は、特に酸化レートの大きいポリシリコンからなる
下部ゲート電極１０３ａの側面上で厚く形成され、ＷＮ
膜からなるバリアメタル膜１０３ｂの側面にはほとんど
形成されず、Ｗ膜からなる上部ゲート電極１０３ｃの側
面にはわずかに形成される。
形成領域を覆うフォトレジスト膜除去のためのアッシン
グを行ない、その後パーティクル除去のためのフッ酸洗
浄等を行なったときの状態を示す図である。このとき、
ｐチャネル型ＭＩＳＦＥＴ形成領域を覆うフォトレジス
ト膜の除去は、図５（ｂ）に示すフォトレジスト膜１０
７の除去と同様にＯ2 プラズマを用いたアッシングによ
り行なわれるので、ゲート電極１０３の側面が図５
（ｂ）に示す工程と同様に酸化されて、プラズマ酸化膜
１１０がさらに厚く形成される。このプラズマ酸化膜１
１０は、特に酸化レートの大きいポリシリコンからなる
下部ゲート電極１０３ａの側面上で厚く形成され、ＷＮ
膜からなるバリアメタル膜１０３ｂの側面にはほとんど
形成されず、Ｗ膜からなる上部ゲート電極１０３ｃの側
面にはわずかに形成される。
【００１４】その後、パーティクル除去のためのフッ酸
洗浄等を行なうと、図５（ｃ）に示すように、このフッ
酸洗浄等によってプラズマ酸化膜１１０が除去され、ゲ
ート電極１０３のうち特にポリシリコンからなる下部ゲ
ート電極１０３ａの側面が大きく後退し、Ｗ膜からなる
上部ゲート電極１０３ｃはわずかに後退し、シリコン窒
化膜からなるゲート上絶縁膜１０８はほとんどエッチン
グされないので、ゲート電極全体がくびれた形状にな
る。
洗浄等を行なうと、図５（ｃ）に示すように、このフッ
酸洗浄等によってプラズマ酸化膜１１０が除去され、ゲ
ート電極１０３のうち特にポリシリコンからなる下部ゲ
ート電極１０３ａの側面が大きく後退し、Ｗ膜からなる
上部ゲート電極１０３ｃはわずかに後退し、シリコン窒
化膜からなるゲート上絶縁膜１０８はほとんどエッチン
グされないので、ゲート電極全体がくびれた形状にな
る。
【００１５】次に、図５（ｄ）に示す工程で、ゲート上
絶縁膜１０８及びゲート電極１０３をマスクとして、シ
リコン基板１０１内に、例えばＢＦ2 のイオンを加速エ
ネルギーが３０ｋｅＶ，ドーズ量５．０×１０13ｃｍ-2
の条件で注入して、ｎチャネル型ＭＩＳＦＥＴのｐポケ
ット領域１１１を形成する。さらに、ＬＰＣＶＤ法によ
り、基板の全面上にシリコン窒化膜を堆積した後、これ
をエッチバックすることにより、ゲート電極１０３の側
面にサイドウォール１１２を形成する。このとき、サイ
ドウォール１１２の形状はゲート電極側面の凹凸を反映
して、窪んだ形状となる。そして、ゲート電極１０３，
ゲート上絶縁膜１０８及びサイドウォール１１２をマス
クとして、例えば砒素イオンを加速エネルギー４０ｋｅ
Ｖ，ドーズ量４．０×１０15ｃｍ-2の条件で注入して、
ｎチャネル型ＭＩＳＦＥＴのｎ型高濃度ソース・ドレイ
ン層１１３を形成する。
絶縁膜１０８及びゲート電極１０３をマスクとして、シ
リコン基板１０１内に、例えばＢＦ2 のイオンを加速エ
ネルギーが３０ｋｅＶ，ドーズ量５．０×１０13ｃｍ-2
の条件で注入して、ｎチャネル型ＭＩＳＦＥＴのｐポケ
ット領域１１１を形成する。さらに、ＬＰＣＶＤ法によ
り、基板の全面上にシリコン窒化膜を堆積した後、これ
をエッチバックすることにより、ゲート電極１０３の側
面にサイドウォール１１２を形成する。このとき、サイ
ドウォール１１２の形状はゲート電極側面の凹凸を反映
して、窪んだ形状となる。そして、ゲート電極１０３，
ゲート上絶縁膜１０８及びサイドウォール１１２をマス
クとして、例えば砒素イオンを加速エネルギー４０ｋｅ
Ｖ，ドーズ量４．０×１０15ｃｍ-2の条件で注入して、
ｎチャネル型ＭＩＳＦＥＴのｎ型高濃度ソース・ドレイ
ン層１１３を形成する。
【００１６】次に、図５（ｅ）に示す工程で、基板上
に、例えばＢＰＳＧ膜（Boron-Phospho-Silicate-Glas
s）を常圧ＣＶＤ法により堆積した後、例えば９００
℃，３０秒間のアニールによりＢＰＳＧ膜の平坦化を行
って、ゲート電極間等の隙間にＢＰＳＧ膜を埋め込んで
層間絶縁膜１１５を形成する。このとき、サイドウォー
ル１１２の側面の形状が、ゲート電極側面の凹凸を反映
して窪んだ形状になっていることから、層間絶縁膜１１
５のゲート電極間に位置する部分において、ボイド１１
６が形成されてしまうことがある。
に、例えばＢＰＳＧ膜（Boron-Phospho-Silicate-Glas
s）を常圧ＣＶＤ法により堆積した後、例えば９００
℃，３０秒間のアニールによりＢＰＳＧ膜の平坦化を行
って、ゲート電極間等の隙間にＢＰＳＧ膜を埋め込んで
層間絶縁膜１１５を形成する。このとき、サイドウォー
ル１１２の側面の形状が、ゲート電極側面の凹凸を反映
して窪んだ形状になっていることから、層間絶縁膜１１
５のゲート電極間に位置する部分において、ボイド１１
６が形成されてしまうことがある。
【００１７】
【発明が解決しようとする課題】ここで、上記第１の従
来例のようにポリシリコンゲート構造を有するＭＩＳＦ
ＥＴにおいては、図４（ｅ）に示すように、フォトレジ
スト膜の除去工程と洗浄工程とを経るたびに、ゲート電
極の横方向寸法が小さくなるという不具合がある。こ
の、ゲート電極の横方向寸法の縮小はゲート長が十分大
きい場合には、それほどの問題を生じなかった。しか
し、ゲート長が０．１μｍ程度にまで小さくなってくる
と、無視できない問題を生じることがわかってきた。上
述のように、２回のＯ2 プラズマによるフォトレジスト
膜の除去と、その後の洗浄等によってポリシリコン膜が
両側で厚み０．０２μｍだけ酸化された後除去されるた
め、ゲート長０．１５μｍのものが０．１３μｍに、ゲ
ート長０．１μｍのものが０．０８μｍになる。一般
に、ＣＭＯＳデバイス上には、ゲート絶縁膜の厚みが２
種類もしくはそれ以上のトランジスタが搭載されてお
り、その場合には、厚みが異なるトランジスタ間ではイ
オン注入条件が異なることが多いので、Ｏ2 プラズマに
よりフォトレジスト膜を除去する工程が数回必要とな
る。そして、Ｏ2 プラズマ酸化膜の成長レートや、洗浄
による酸化膜のウェットエッチレートのウエハ面の位置
によるばらつきがゲート寸法のばらつきとして現れ、設
計寸法に対する誤差の割合が大きくなるのである。ま
た、図４（ｅ）に示すように、低濃度ソース・ドレイン
領域１０６とゲート電極１０３の端部とのオーバーラッ
プ量がイオン注入時の値からずれてくるため、ＬＤＤ層
の寄生抵抗が増大し、ドレイン電流が低下するという問
題が生じる。この問題は、単にゲート電極の横方向の寸
法の縮小を見込んで当初のゲート寸法を大きめに作成し
ておいても、根本的な解決を図ることはできない問題で
ある。
来例のようにポリシリコンゲート構造を有するＭＩＳＦ
ＥＴにおいては、図４（ｅ）に示すように、フォトレジ
スト膜の除去工程と洗浄工程とを経るたびに、ゲート電
極の横方向寸法が小さくなるという不具合がある。こ
の、ゲート電極の横方向寸法の縮小はゲート長が十分大
きい場合には、それほどの問題を生じなかった。しか
し、ゲート長が０．１μｍ程度にまで小さくなってくる
と、無視できない問題を生じることがわかってきた。上
述のように、２回のＯ2 プラズマによるフォトレジスト
膜の除去と、その後の洗浄等によってポリシリコン膜が
両側で厚み０．０２μｍだけ酸化された後除去されるた
め、ゲート長０．１５μｍのものが０．１３μｍに、ゲ
ート長０．１μｍのものが０．０８μｍになる。一般
に、ＣＭＯＳデバイス上には、ゲート絶縁膜の厚みが２
種類もしくはそれ以上のトランジスタが搭載されてお
り、その場合には、厚みが異なるトランジスタ間ではイ
オン注入条件が異なることが多いので、Ｏ2 プラズマに
よりフォトレジスト膜を除去する工程が数回必要とな
る。そして、Ｏ2 プラズマ酸化膜の成長レートや、洗浄
による酸化膜のウェットエッチレートのウエハ面の位置
によるばらつきがゲート寸法のばらつきとして現れ、設
計寸法に対する誤差の割合が大きくなるのである。ま
た、図４（ｅ）に示すように、低濃度ソース・ドレイン
領域１０６とゲート電極１０３の端部とのオーバーラッ
プ量がイオン注入時の値からずれてくるため、ＬＤＤ層
の寄生抵抗が増大し、ドレイン電流が低下するという問
題が生じる。この問題は、単にゲート電極の横方向の寸
法の縮小を見込んで当初のゲート寸法を大きめに作成し
ておいても、根本的な解決を図ることはできない問題で
ある。
【００１８】また、上記第２の従来例のように、ポリメ
タルゲート構造あるいはポリサイドゲート構造を有する
ＭＩＳＦＥＴにおいては、上記第１の従来例と同様の不
具合に加えて、図５（ｅ）に示すように、ゲート電極や
配線がエッチングレートの異なる材質の積層構造になっ
ている場合、積層膜の側面に露出した部分に段差が生じ
るので、後の層間絶縁膜をゲート電極や配線の間に埋め
込む時に、側面の段差の存在によってボイドが発生する
という不具合があった。このボイドは、層間絶縁膜のリ
フロー時に上方に移動して層間絶縁膜から外部に抜け出
ようとするが、抜けきれずに層間絶縁膜の表面に溝が形
成されることがあり、後の多層配線形成において、この
溝の部分で上層配線のエッチング残りが生じ、配線間の
電気的短絡による不良を引き起こしてしまうおそれがあ
った。
タルゲート構造あるいはポリサイドゲート構造を有する
ＭＩＳＦＥＴにおいては、上記第１の従来例と同様の不
具合に加えて、図５（ｅ）に示すように、ゲート電極や
配線がエッチングレートの異なる材質の積層構造になっ
ている場合、積層膜の側面に露出した部分に段差が生じ
るので、後の層間絶縁膜をゲート電極や配線の間に埋め
込む時に、側面の段差の存在によってボイドが発生する
という不具合があった。このボイドは、層間絶縁膜のリ
フロー時に上方に移動して層間絶縁膜から外部に抜け出
ようとするが、抜けきれずに層間絶縁膜の表面に溝が形
成されることがあり、後の多層配線形成において、この
溝の部分で上層配線のエッチング残りが生じ、配線間の
電気的短絡による不良を引き起こしてしまうおそれがあ
った。
【００１９】本発明は、ＭＩＳＦＥＴのゲート電極や配
線の側面における酸化膜の形成や除去に伴う不具合を解
消することにより、精度や信頼の高い半導体装置及びそ
の製造方法を提供することにある。
線の側面における酸化膜の形成や除去に伴う不具合を解
消することにより、精度や信頼の高い半導体装置及びそ
の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、上記半導体基板の上に設けられ少なくと
も一部がポリシリコン膜からなるゲート電極と、上記ポ
リシリコン膜の側面部を酸素プラズマ処理によって酸化
してなる酸化膜と、上記酸化膜の少なくとも表面部を窒
化して形成された窒化酸化膜とを備えている。これによ
り、ゲート電極の側面上に酸化膜を挟んでＮの含有率の
大きい窒化酸化膜が設けられているので、Ｎの含有率の
大きい窒化酸化膜が直接接触した場合のごとくチャネル
領域などへのストレスの印加に起因する欠陥の発生など
の不具合を回避することができるとともに、Ｎの含有率
の大きい窒化酸化膜の存在によってゲート電極の工程中
の酸化，エッチングの繰り返しによる寸法の縮小を回避
することができる。したがって、半導体装置特にＭＩＳ
ＦＥＴの微細化のためのデザインルールの縮小が進行し
た場合にも、ゲート長などの寸法のばらつきが小さくな
り、寸法精度の向上を図ることができる。
半導体基板と、上記半導体基板の上に設けられ少なくと
も一部がポリシリコン膜からなるゲート電極と、上記ポ
リシリコン膜の側面部を酸素プラズマ処理によって酸化
してなる酸化膜と、上記酸化膜の少なくとも表面部を窒
化して形成された窒化酸化膜とを備えている。これによ
り、ゲート電極の側面上に酸化膜を挟んでＮの含有率の
大きい窒化酸化膜が設けられているので、Ｎの含有率の
大きい窒化酸化膜が直接接触した場合のごとくチャネル
領域などへのストレスの印加に起因する欠陥の発生など
の不具合を回避することができるとともに、Ｎの含有率
の大きい窒化酸化膜の存在によってゲート電極の工程中
の酸化，エッチングの繰り返しによる寸法の縮小を回避
することができる。したがって、半導体装置特にＭＩＳ
ＦＥＴの微細化のためのデザインルールの縮小が進行し
た場合にも、ゲート長などの寸法のばらつきが小さくな
り、寸法精度の向上を図ることができる。
【００２１】
【００２２】上記酸化膜を、酸素プラズマ処理によって
形成されたプラズマ酸化膜とすることにより、比較的低
温処理での酸化で済むので、ゲート電極構成材料などへ
の悪影響が緩和される。
形成されたプラズマ酸化膜とすることにより、比較的低
温処理での酸化で済むので、ゲート電極構成材料などへ
の悪影響が緩和される。
【００２３】上記ゲート電極を、単層のポリシリコン膜
により構成し、上記ゲート電極の全側面の上に上記酸化
膜を形成しておくことにより、本発明をポリシリコンゲ
ート構造を有する半導体装置に適用することができる。
により構成し、上記ゲート電極の全側面の上に上記酸化
膜を形成しておくことにより、本発明をポリシリコンゲ
ート構造を有する半導体装置に適用することができる。
【００２４】上記ゲート電極を、ポリシリコン膜からな
る下部ゲート電極とその上の金属シリサイド膜からなる
上部ゲート電極とにより構成し、上記下部ゲート電極の
側面上に、上記酸化膜及び窒化酸化膜を形成し、上記上
部ゲート電極の側面上に、金属窒化膜を形成しておくこ
とにより、本発明をポリサイドゲート構造を有する半導
体装置に適用することができる。特に、ゲート寸法の維
持だけでなくシリサイド膜とポリシリコン膜との酸化レ
ートの相違に起因するサイドウォールの凹凸を解消する
ことで、層間絶縁膜のゲート間におけるボイドの発生も
抑制することができ、よって、上層配線の短絡をも有効
に防止することができる。
る下部ゲート電極とその上の金属シリサイド膜からなる
上部ゲート電極とにより構成し、上記下部ゲート電極の
側面上に、上記酸化膜及び窒化酸化膜を形成し、上記上
部ゲート電極の側面上に、金属窒化膜を形成しておくこ
とにより、本発明をポリサイドゲート構造を有する半導
体装置に適用することができる。特に、ゲート寸法の維
持だけでなくシリサイド膜とポリシリコン膜との酸化レ
ートの相違に起因するサイドウォールの凹凸を解消する
ことで、層間絶縁膜のゲート間におけるボイドの発生も
抑制することができ、よって、上層配線の短絡をも有効
に防止することができる。
【００２５】上記ゲート電極を、ポリシリコン膜からな
る下部ゲート電極とその上の金属膜からなる上部ゲート
電極とにより構成し、上記下部ゲート電極の側面上に、
上記酸化膜及び窒化酸化膜を形成し、上記上部ゲート電
極の側面上に、金属窒化膜を形成しておくことにより、
本発明をポリメタルゲート構造を有する半導体装置に適
用することができる。特に、ゲート寸法の維持だけでな
くシリサイド膜とポリシリコン膜との酸化レートの相違
に起因するサイドウォールの凹凸を解消することで、層
間絶縁膜のゲート間におけるボイドの発生も抑制するこ
とができ、よって、上層配線の短絡をも有効に防止する
ことができる。
る下部ゲート電極とその上の金属膜からなる上部ゲート
電極とにより構成し、上記下部ゲート電極の側面上に、
上記酸化膜及び窒化酸化膜を形成し、上記上部ゲート電
極の側面上に、金属窒化膜を形成しておくことにより、
本発明をポリメタルゲート構造を有する半導体装置に適
用することができる。特に、ゲート寸法の維持だけでな
くシリサイド膜とポリシリコン膜との酸化レートの相違
に起因するサイドウォールの凹凸を解消することで、層
間絶縁膜のゲート間におけるボイドの発生も抑制するこ
とができ、よって、上層配線の短絡をも有効に防止する
ことができる。
【００２６】
【００２７】さらに、上記ポリメタルゲート構造やポリ
サイドゲート構造を有する半導体装置においては、上記
下部ゲート電極と上記上部ゲート電極との間に形成され
たバリアメタル膜をさらに備えることにより、上部ゲー
ト電極と下部ゲート電極との密着性が向上する。
サイドゲート構造を有する半導体装置においては、上記
下部ゲート電極と上記上部ゲート電極との間に形成され
たバリアメタル膜をさらに備えることにより、上部ゲー
ト電極と下部ゲート電極との密着性が向上する。
【００２８】上記ゲート電極の上面上に設けられたエッ
チングストッパ機能を有するゲート上絶縁膜と、上記ゲ
ート電極及び上記ゲート上絶縁膜の側面上に設けられた
エッチングストッパ機能を有する絶縁体サイドウォール
とをさらに備えることにより、セルフアラインコンタク
ト構造を実現するのに適した半導体装置が得られる。
チングストッパ機能を有するゲート上絶縁膜と、上記ゲ
ート電極及び上記ゲート上絶縁膜の側面上に設けられた
エッチングストッパ機能を有する絶縁体サイドウォール
とをさらに備えることにより、セルフアラインコンタク
ト構造を実現するのに適した半導体装置が得られる。
【００２９】本発明の半導体装置の製造方法は、半導体
基板の上に少なくともポリシリコン膜を有するゲート電
極用導体膜を堆積する工程（ａ）と、上記ゲート電極用
導体膜をパターニングしてゲート電極を形成する工程
（ｂ）と、上記工程（ｂ）の後に、少なくとも上記ポリ
シリコン膜の側面部を酸素プラズマ処理によって酸化す
ることにより酸化膜を形成する工程（ｃ）と、上記工程
（ｃ）の後に、上記酸化膜の少なくとも表面部を窒化し
て上記ゲート電極の側面上に窒化酸化膜を形成する工程
（ｄ）とを含んでいる。この方法により、導体膜からな
るゲート電極の側面上に窒化酸化膜が形成されること
で、不純物の注入などのためのフォトレジストマスクの
除去やパーティクル除去のための洗浄のたびに、ゲート
電極を構成する導体膜が酸化，エッチングの繰り返しを
受けることに起因するゲート電極の寸法の縮小とばらつ
きとを抑制することができる。また、ゲート電極に窒素
含有率の高い窒化酸化膜が直接接することがないので、
チャネル領域へのストレスの印加による不具合も回避す
ることができる。
基板の上に少なくともポリシリコン膜を有するゲート電
極用導体膜を堆積する工程（ａ）と、上記ゲート電極用
導体膜をパターニングしてゲート電極を形成する工程
（ｂ）と、上記工程（ｂ）の後に、少なくとも上記ポリ
シリコン膜の側面部を酸素プラズマ処理によって酸化す
ることにより酸化膜を形成する工程（ｃ）と、上記工程
（ｃ）の後に、上記酸化膜の少なくとも表面部を窒化し
て上記ゲート電極の側面上に窒化酸化膜を形成する工程
（ｄ）とを含んでいる。この方法により、導体膜からな
るゲート電極の側面上に窒化酸化膜が形成されること
で、不純物の注入などのためのフォトレジストマスクの
除去やパーティクル除去のための洗浄のたびに、ゲート
電極を構成する導体膜が酸化，エッチングの繰り返しを
受けることに起因するゲート電極の寸法の縮小とばらつ
きとを抑制することができる。また、ゲート電極に窒素
含有率の高い窒化酸化膜が直接接することがないので、
チャネル領域へのストレスの印加による不具合も回避す
ることができる。
【００３０】この方法により、導体膜からなるゲート電
極の側面上に窒化酸化膜が形成されることで、不純物の
注入などのためのフォトレジストマスクの除去やパーテ
ィクル除去のための洗浄のたびに、ゲート電極を構成す
る導体膜が酸化，エッチングの繰り返しを受けることに
起因するゲート電極の寸法の縮小とばらつきとを抑制す
ることができる。また、ゲート電極に窒素含有率の高い
窒化酸化膜が直接接することがないので、チャネル領域
へのストレスの印加による不具合も回避することができ
る。
極の側面上に窒化酸化膜が形成されることで、不純物の
注入などのためのフォトレジストマスクの除去やパーテ
ィクル除去のための洗浄のたびに、ゲート電極を構成す
る導体膜が酸化，エッチングの繰り返しを受けることに
起因するゲート電極の寸法の縮小とばらつきとを抑制す
ることができる。また、ゲート電極に窒素含有率の高い
窒化酸化膜が直接接することがないので、チャネル領域
へのストレスの印加による不具合も回避することができ
る。
【００３１】
【００３２】上記工程（ｂ）では、上記ゲート電極用導
体膜のゲート電極形成領域を覆うフォトレジスト膜をマ
スクとするエッチングにより、上記ゲート電極用導体膜
をパターニングし、上記工程（ｃ）では、酸素プラズマ
を用いたアッシングにより、上記フォトレジスト膜を除
去すると同時に、上記ポリシリコン膜の側面部を酸化す
ることにより、上記酸化膜を形成することにより、フォ
トレジスト膜の除去工程を利用して工程の簡略化を図る
ことができる。
体膜のゲート電極形成領域を覆うフォトレジスト膜をマ
スクとするエッチングにより、上記ゲート電極用導体膜
をパターニングし、上記工程（ｃ）では、酸素プラズマ
を用いたアッシングにより、上記フォトレジスト膜を除
去すると同時に、上記ポリシリコン膜の側面部を酸化す
ることにより、上記酸化膜を形成することにより、フォ
トレジスト膜の除去工程を利用して工程の簡略化を図る
ことができる。
【００３３】上記工程（ａ）では、上記ゲート電極用導
体膜として単層のポリシリコン膜を堆積することによ
り、本発明の製造方法をポリシリコンゲート構造を有す
る半導体装置の製造に適用することができる。
体膜として単層のポリシリコン膜を堆積することによ
り、本発明の製造方法をポリシリコンゲート構造を有す
る半導体装置の製造に適用することができる。
【００３４】上記工程（ａ）では、上記ゲート電極用導
体膜としてポリシリコン膜及びその上の金属膜を堆積
し、上記工程（ｂ）では、上記ポリシリコン膜からなる
下部ゲート電極と、上記金属膜からなる上部ゲート電極
とを有する上記ゲート電極を形成することにより、本発
明の製造方法をポリメタルゲート構造を有する半導体装
置の製造に適用することができる。特に、金属膜とポリ
シリコン膜との酸化レートの相違に起因するサイドウォ
ールの凹凸を解消することで、層間絶縁膜のゲート間に
おけるボイドの発生，上層配線の短絡のない半導体装置
が得られる。
体膜としてポリシリコン膜及びその上の金属膜を堆積
し、上記工程（ｂ）では、上記ポリシリコン膜からなる
下部ゲート電極と、上記金属膜からなる上部ゲート電極
とを有する上記ゲート電極を形成することにより、本発
明の製造方法をポリメタルゲート構造を有する半導体装
置の製造に適用することができる。特に、金属膜とポリ
シリコン膜との酸化レートの相違に起因するサイドウォ
ールの凹凸を解消することで、層間絶縁膜のゲート間に
おけるボイドの発生，上層配線の短絡のない半導体装置
が得られる。
【００３５】上記工程（ａ）では、上記ゲート電極用導
体膜としてポリシリコン膜及びその上のシリサイド膜を
堆積し、上記工程（ｂ）では、上記ポリシリコン膜から
なる下部ゲート電極と、上記シリサイド膜からなる上部
ゲート電極とを有する上記ゲート電極を形成することに
より、本発明の製造方法をポリサイドゲート構造を有す
る半導体装置の製造に適用することができる。特に、シ
リサイド膜とポリシリコン膜との酸化レートの相違に起
因するサイドウォールの凹凸を解消することで、層間絶
縁膜のゲート間におけるボイドの発生，上層配線の短絡
のない半導体装置が得られる。
体膜としてポリシリコン膜及びその上のシリサイド膜を
堆積し、上記工程（ｂ）では、上記ポリシリコン膜から
なる下部ゲート電極と、上記シリサイド膜からなる上部
ゲート電極とを有する上記ゲート電極を形成することに
より、本発明の製造方法をポリサイドゲート構造を有す
る半導体装置の製造に適用することができる。特に、シ
リサイド膜とポリシリコン膜との酸化レートの相違に起
因するサイドウォールの凹凸を解消することで、層間絶
縁膜のゲート間におけるボイドの発生，上層配線の短絡
のない半導体装置が得られる。
【００３６】上記ポリメタルゲート構造又はポリサイド
ゲート構造を有する半導体装置の製造方法において、上
記工程（ｄ）では、上記下部ゲート電極の側面部に形成
された酸化膜の少なくとも表面部を窒化して窒化酸化膜
を形成するのと同時に、上記上部ゲート電極の側面部を
窒化して金属窒化膜を形成することにより、その後の処
理における上部ゲート電極の横方向寸法の縮小や劣化を
抑制することができる。
ゲート構造を有する半導体装置の製造方法において、上
記工程（ｄ）では、上記下部ゲート電極の側面部に形成
された酸化膜の少なくとも表面部を窒化して窒化酸化膜
を形成するのと同時に、上記上部ゲート電極の側面部を
窒化して金属窒化膜を形成することにより、その後の処
理における上部ゲート電極の横方向寸法の縮小や劣化を
抑制することができる。
【００３７】上記工程（ａ）では、上記ゲート電極用導
体膜の上にエッチングストッパ機能を有する第１の絶縁
膜を堆積し、上記工程（ｂ）では、上記ゲート電極の上
に上記第１の絶縁膜からなるゲート上絶縁膜を形成し、
上記工程（ｄ）の後、基板上にエッチングストッパ機能
を有する第２の絶縁膜を堆積した後、これをエッチバッ
クして上記ゲート電極及び上記ゲート上絶縁膜の側面上
に上記第２の絶縁膜からなるサイドウォールを形成する
ことにより、セルフアラインコンタクト構造に適した半
導体装置の製造工程を提供することができる。
体膜の上にエッチングストッパ機能を有する第１の絶縁
膜を堆積し、上記工程（ｂ）では、上記ゲート電極の上
に上記第１の絶縁膜からなるゲート上絶縁膜を形成し、
上記工程（ｄ）の後、基板上にエッチングストッパ機能
を有する第２の絶縁膜を堆積した後、これをエッチバッ
クして上記ゲート電極及び上記ゲート上絶縁膜の側面上
に上記第２の絶縁膜からなるサイドウォールを形成する
ことにより、セルフアラインコンタクト構造に適した半
導体装置の製造工程を提供することができる。
【００３８】
【発明の実施の形態】（第１の実施形態）図１（ａ）〜
（ｅ）は、第１の実施形態であるポリシリコンゲート構
造を有するＭＩＳＦＥＴを搭載した半導体装置の製造工
程を示す断面図である。以下、図１（ａ）〜（ｅ）を参
照しながら第１の実施形態における半導体装置の製造工
程について説明する。
（ｅ）は、第１の実施形態であるポリシリコンゲート構
造を有するＭＩＳＦＥＴを搭載した半導体装置の製造工
程を示す断面図である。以下、図１（ａ）〜（ｅ）を参
照しながら第１の実施形態における半導体装置の製造工
程について説明する。
【００３９】まず、図１（ａ）に示す工程で、半導体基
板であるシリコン基板１の上に、ゲート絶縁膜となるシ
リコン酸化膜を形成した後、シリコン酸化膜の上にゲー
ト電極となるポリシリコン膜を形成する。さらに、ポリ
シリコン膜の上にフォトリソグラフィーにより、所望の
ゲート電極パターンを有するフォトレジスト膜４を形成
する。そして、このフォトレジスト膜４をマスクとする
ドライエッチングにより、ポリシリコン膜及びシリコン
酸化膜をパターニングして、ゲート絶縁膜２とゲート電
極３とを形成する。ここでは、図１（ａ）〜（ｅ）に示
すＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴとする。
板であるシリコン基板１の上に、ゲート絶縁膜となるシ
リコン酸化膜を形成した後、シリコン酸化膜の上にゲー
ト電極となるポリシリコン膜を形成する。さらに、ポリ
シリコン膜の上にフォトリソグラフィーにより、所望の
ゲート電極パターンを有するフォトレジスト膜４を形成
する。そして、このフォトレジスト膜４をマスクとする
ドライエッチングにより、ポリシリコン膜及びシリコン
酸化膜をパターニングして、ゲート絶縁膜２とゲート電
極３とを形成する。ここでは、図１（ａ）〜（ｅ）に示
すＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴとする。
【００４０】次に、図１（ｂ）に示す工程で、Ｏ2 プラ
ズマを用いたアッシングによりフォトレジスト膜４を除
去する。このとき、Ｏ2 プラズマ処理（基板温度１５０
℃〜４５０℃，好ましくは２００℃〜３００℃）によっ
て、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン
からなるゲート電極３の露出している側面部が酸化され
て、ゲート電極３の側面上にプラズマ酸化膜５が形成さ
れる。また、図示されていないｐチャネル型ＭＩＳＦＥ
Ｔ形成領域や、ゲート絶縁膜の厚みが異なるトランジス
タ形成領域（ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル
型ＭＩＳＦＥＴ）（以下、「ｐチャネル型ＭＩＳＦＥＴ
形成領域など」という）のゲート電極の側面部も酸化さ
れてプラズマ酸化膜が形成される。また、シリコン基板
１のうち露出している部分の上にもプラズマ酸化膜５が
形成される。
ズマを用いたアッシングによりフォトレジスト膜４を除
去する。このとき、Ｏ2 プラズマ処理（基板温度１５０
℃〜４５０℃，好ましくは２００℃〜３００℃）によっ
て、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン
からなるゲート電極３の露出している側面部が酸化され
て、ゲート電極３の側面上にプラズマ酸化膜５が形成さ
れる。また、図示されていないｐチャネル型ＭＩＳＦＥ
Ｔ形成領域や、ゲート絶縁膜の厚みが異なるトランジス
タ形成領域（ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル
型ＭＩＳＦＥＴ）（以下、「ｐチャネル型ＭＩＳＦＥＴ
形成領域など」という）のゲート電極の側面部も酸化さ
れてプラズマ酸化膜が形成される。また、シリコン基板
１のうち露出している部分の上にもプラズマ酸化膜５が
形成される。
【００４１】次に、図１（ｃ）に示す工程で、例えばア
ンモニア雰囲気での高速化熱処理（ＲＴＡ：Rapid ther
mal anneal）（９５０℃，３０秒）により、窒化処理を
行なって、プラズマ酸化膜５の表面部を窒化してシリコ
ン窒化酸化膜１３を形成する。ただし、このシリコン窒
化酸化膜１３は、表面付近では化学量論的組成Ｓｉ3Ｎ4
に近い組成を有し、内部に向かうほどＮの含有率が小
さい組成を有する。なお、窒化処理を長時間行なって、
プラズマ酸化膜５全体をほとんどシリコン窒化酸化膜に
変えることも可能である。また、この窒化処理により、
ゲート電極３の上面部は窒化されてシリコン窒化膜にな
っている。
ンモニア雰囲気での高速化熱処理（ＲＴＡ：Rapid ther
mal anneal）（９５０℃，３０秒）により、窒化処理を
行なって、プラズマ酸化膜５の表面部を窒化してシリコ
ン窒化酸化膜１３を形成する。ただし、このシリコン窒
化酸化膜１３は、表面付近では化学量論的組成Ｓｉ3Ｎ4
に近い組成を有し、内部に向かうほどＮの含有率が小
さい組成を有する。なお、窒化処理を長時間行なって、
プラズマ酸化膜５全体をほとんどシリコン窒化酸化膜に
変えることも可能である。また、この窒化処理により、
ゲート電極３の上面部は窒化されてシリコン窒化膜にな
っている。
【００４２】その後、ｎチャネル型ＭＩＳＦＥＴ形成領
域において、プラズマ酸化膜５及びシリコン窒化酸化膜
１３が側面に形成されているゲート電極３をマスクとし
て、シリコン基板１内に不純物のイオン注入を行なっ
て、ｎ型ＬＤＤ層６を形成する。このイオン注入条件
は、例えば、ヒ素イオンを加速エネルギーが約１０ｋｅ
Ｖ，ドーズ量が約５．０×１０14ｃｍ-2の条件で行な
う。このとき、図示されていないｐチャネル型ＭＩＳＦ
ＥＴ形成領域などはフォトレジスト膜で覆われている。
その後、ｐチャネル型ＭＩＳＦＥＴの低濃度ソース・ド
レイン領域を形成する前に、Ｏ2 プラズマを用いたアッ
シングによりｐチャネル型ＭＩＳＦＥＴ形成領域などを
覆うフォトレジスト膜を除去する。このとき、ポリシリ
コンからなるゲート電極３の側面はシリコン窒化酸化膜
１３によって保護されているので、アッシング時のＯ2
プラズマ処理によって酸化されることはない（ゲート電
極の上面も酸化されることはない。） また、その後、パーティクル除去のためのフッ酸洗浄等
を行なっても、プラズマ酸化膜５はシリコン窒化酸化膜
１３によって保護されているので、フッ酸等によってプ
ラズマ酸化膜５が除去されることはない。
域において、プラズマ酸化膜５及びシリコン窒化酸化膜
１３が側面に形成されているゲート電極３をマスクとし
て、シリコン基板１内に不純物のイオン注入を行なっ
て、ｎ型ＬＤＤ層６を形成する。このイオン注入条件
は、例えば、ヒ素イオンを加速エネルギーが約１０ｋｅ
Ｖ，ドーズ量が約５．０×１０14ｃｍ-2の条件で行な
う。このとき、図示されていないｐチャネル型ＭＩＳＦ
ＥＴ形成領域などはフォトレジスト膜で覆われている。
その後、ｐチャネル型ＭＩＳＦＥＴの低濃度ソース・ド
レイン領域を形成する前に、Ｏ2 プラズマを用いたアッ
シングによりｐチャネル型ＭＩＳＦＥＴ形成領域などを
覆うフォトレジスト膜を除去する。このとき、ポリシリ
コンからなるゲート電極３の側面はシリコン窒化酸化膜
１３によって保護されているので、アッシング時のＯ2
プラズマ処理によって酸化されることはない（ゲート電
極の上面も酸化されることはない。） また、その後、パーティクル除去のためのフッ酸洗浄等
を行なっても、プラズマ酸化膜５はシリコン窒化酸化膜
１３によって保護されているので、フッ酸等によってプ
ラズマ酸化膜５が除去されることはない。
【００４３】さらに、ｐチャネル型ＭＩＳＦＥＴやゲー
ト絶縁膜の厚みの異なる種類のＭＩＳＦＥＴにおけるイ
オン注入のためのレジスト膜の除去，フッ酸洗浄等を数
回繰り返しても、ゲート電極３の側面はシリコン窒化酸
化膜１３によって保護されているために、図１（ｃ）に
示す工程を経た後は、ゲート電極３が酸化されたりフッ
酸等によってシリコン窒化酸化膜１３が除去されること
がないので、ゲート電極３の横方向の寸法が縮小される
ことはない。そして、各ＭＩＳＦＥＴのＬＤＤ層は両側
面のシリコン窒化酸化膜に対して自己整合的に形成され
ていることになる。
ト絶縁膜の厚みの異なる種類のＭＩＳＦＥＴにおけるイ
オン注入のためのレジスト膜の除去，フッ酸洗浄等を数
回繰り返しても、ゲート電極３の側面はシリコン窒化酸
化膜１３によって保護されているために、図１（ｃ）に
示す工程を経た後は、ゲート電極３が酸化されたりフッ
酸等によってシリコン窒化酸化膜１３が除去されること
がないので、ゲート電極３の横方向の寸法が縮小される
ことはない。そして、各ＭＩＳＦＥＴのＬＤＤ層は両側
面のシリコン窒化酸化膜に対して自己整合的に形成され
ていることになる。
【００４４】その後、図１（ｄ）に示す工程で、ｎチャ
ネル型ＭＩＳＦＥＴのポケット層を形成するために、ｐ
チャネル型ＭＩＳＦＥＴ形成領域などを覆うレジスト膜
を形成した上で（図示せず）、例えばＢＦ2 イオンを加
速エネルギーが約３０ｋｅＶ，ドーズ量が約５．０×１
０13ｃｍ-2の条件でシリコン基板１に導入し、ｐ型ポケ
ット層８を形成する。
ネル型ＭＩＳＦＥＴのポケット層を形成するために、ｐ
チャネル型ＭＩＳＦＥＴ形成領域などを覆うレジスト膜
を形成した上で（図示せず）、例えばＢＦ2 イオンを加
速エネルギーが約３０ｋｅＶ，ドーズ量が約５．０×１
０13ｃｍ-2の条件でシリコン基板１に導入し、ｐ型ポケ
ット層８を形成する。
【００４５】次に、図１（ｅ）に示す工程で、例えばＬ
ＰＣＶＤ法により、基板上にシリコン窒化膜を堆積し、
これをエッチバックして、ゲート電極３の側面上つまり
シリコン窒化酸化膜１３上にシリコン窒化膜からなるサ
イドウォール１０を形成する。その際、サイドウォール
形成のためのオーバーエッチングにより、シリコン窒化
酸化膜１３及びプラズマ酸化膜５のうち，サイドウォー
ル１０によって覆われる部分を除く部分は除去されるの
が一般的である。さらに、ｎチャネル型ＭＩＳＦＥＴに
ソース・ドレイン領域を形成するために、ｐチャネル型
ＭＩＳＦＥＴ形成領域などを覆うレジスト膜を形成し、
これをマスクとして、例えば砒素イオンを加速エネルギ
ーが約４０ｋｅＶ，ドーズ量が約４．０×１０15ｃｍ-2
の条件でシリコン基板１内に注入することにより、ソー
ス・ドレイン領域であるｎ型高濃度拡散層１２を形成す
る。
ＰＣＶＤ法により、基板上にシリコン窒化膜を堆積し、
これをエッチバックして、ゲート電極３の側面上つまり
シリコン窒化酸化膜１３上にシリコン窒化膜からなるサ
イドウォール１０を形成する。その際、サイドウォール
形成のためのオーバーエッチングにより、シリコン窒化
酸化膜１３及びプラズマ酸化膜５のうち，サイドウォー
ル１０によって覆われる部分を除く部分は除去されるの
が一般的である。さらに、ｎチャネル型ＭＩＳＦＥＴに
ソース・ドレイン領域を形成するために、ｐチャネル型
ＭＩＳＦＥＴ形成領域などを覆うレジスト膜を形成し、
これをマスクとして、例えば砒素イオンを加速エネルギ
ーが約４０ｋｅＶ，ドーズ量が約４．０×１０15ｃｍ-2
の条件でシリコン基板１内に注入することにより、ソー
ス・ドレイン領域であるｎ型高濃度拡散層１２を形成す
る。
【００４６】さらに、例えばＢＰＳＧ膜（Boron-Phosph
o-Silicate-Glass）を常圧ＣＶＤ法により堆積し、例え
ば９００℃，３０秒間のアニール（リフロー）を行なう
ことによって、ＢＰＳＧ膜を平坦化するとともにゲート
電極間等の隙間にＢＰＳＧ膜を埋め込んで、層間絶縁膜
１１を形成する。
o-Silicate-Glass）を常圧ＣＶＤ法により堆積し、例え
ば９００℃，３０秒間のアニール（リフロー）を行なう
ことによって、ＢＰＳＧ膜を平坦化するとともにゲート
電極間等の隙間にＢＰＳＧ膜を埋め込んで、層間絶縁膜
１１を形成する。
【００４７】本実施形態によると、ポリシリコンゲート
構造を有するＭＩＳＦＥＴにおいて、Ｏ2 プラズマによ
るフォトレジスト膜のアッシングの際に形成されるプラ
ズマ酸化膜５の表面部を窒化してシリコン窒化酸化膜１
３を形成することにより、その後のフォトレジスト膜の
アッシングやフッ酸洗浄などの繰り返しによるゲート電
極の横方向寸法の縮小を防止することができる。
構造を有するＭＩＳＦＥＴにおいて、Ｏ2 プラズマによ
るフォトレジスト膜のアッシングの際に形成されるプラ
ズマ酸化膜５の表面部を窒化してシリコン窒化酸化膜１
３を形成することにより、その後のフォトレジスト膜の
アッシングやフッ酸洗浄などの繰り返しによるゲート電
極の横方向寸法の縮小を防止することができる。
【００４８】特に、プラズマ酸化膜５のすべての部分を
シリコン窒化酸化膜に変えるのではなくその表面部のみ
を窒化して、プラズマ酸化膜５のうちシリコン基板１や
ゲート電極３に接する部分は酸化膜、あるいはごく薄い
窒素（Ｎ）を含む酸化膜のままにしておくことにより、
窒素（Ｎ）の含有率の大きい表面付近の窒化酸化膜によ
るストレスがチャネル領域に作用して欠陥の発生などの
不具合を生ぜしめるのを防止しうる利点がある。
シリコン窒化酸化膜に変えるのではなくその表面部のみ
を窒化して、プラズマ酸化膜５のうちシリコン基板１や
ゲート電極３に接する部分は酸化膜、あるいはごく薄い
窒素（Ｎ）を含む酸化膜のままにしておくことにより、
窒素（Ｎ）の含有率の大きい表面付近の窒化酸化膜によ
るストレスがチャネル領域に作用して欠陥の発生などの
不具合を生ぜしめるのを防止しうる利点がある。
【００４９】なお、図１（ａ）に示す状態から、フォト
レジスト膜４を除去するためのアッシング，フッ酸処理
を行なって、プラズマ酸化膜が除去された状態で、窒化
処理を行なってもよい。それらの場合には、シリコン窒
化酸化膜の下地に酸化膜はほとんどないが、シリコン窒
化酸化膜の存在によりゲート電極の横方向寸法の縮小を
抑制することができる。
レジスト膜４を除去するためのアッシング，フッ酸処理
を行なって、プラズマ酸化膜が除去された状態で、窒化
処理を行なってもよい。それらの場合には、シリコン窒
化酸化膜の下地に酸化膜はほとんどないが、シリコン窒
化酸化膜の存在によりゲート電極の横方向寸法の縮小を
抑制することができる。
【００５０】また、図１（ａ）に示す工程の後、いった
んアッシングによるプラズマ酸化膜の形成と、フッ酸洗
浄などによるプラズマ酸化膜の除去などを行なった後、
熱酸化処理又はプラズマ酸化処理を行なって、ゲート電
極の上面，側面及びシリコン基板の上に酸化膜を形成し
てから、その酸化膜の窒化処理を行なってもよい。その
場合には、基板上のパーティクル除去など、基板表面の
清浄化をより確実に行なうことができる利点がある。
んアッシングによるプラズマ酸化膜の形成と、フッ酸洗
浄などによるプラズマ酸化膜の除去などを行なった後、
熱酸化処理又はプラズマ酸化処理を行なって、ゲート電
極の上面，側面及びシリコン基板の上に酸化膜を形成し
てから、その酸化膜の窒化処理を行なってもよい。その
場合には、基板上のパーティクル除去など、基板表面の
清浄化をより確実に行なうことができる利点がある。
【００５１】（第２の実施形態）図２（ａ）〜（ｅ）
は、第２の実施形態であるポリメタルゲート構造を有す
るＭＩＳＦＥＴを搭載した半導体装置の製造工程を示す
断面図である。以下、図２（ａ）〜（ｅ）を参照しなが
ら第２の実施形態における半導体装置の製造工程につい
て説明する。ここでは、図２（ａ）〜（ｅ）に示すＭＩ
ＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴとする。
は、第２の実施形態であるポリメタルゲート構造を有す
るＭＩＳＦＥＴを搭載した半導体装置の製造工程を示す
断面図である。以下、図２（ａ）〜（ｅ）を参照しなが
ら第２の実施形態における半導体装置の製造工程につい
て説明する。ここでは、図２（ａ）〜（ｅ）に示すＭＩ
ＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴとする。
【００５２】まず、図２（ａ）に示す工程で、半導体基
板であるシリコン基板１の上に、ゲート絶縁膜となるシ
リコン酸化膜を形成した後、シリコン酸化膜の上に、下
部ゲート電極となるポリシリコン膜と、バリアメタルで
あるタングステンナイトライド（ＷＮ）膜又はチタンナ
イトライド（ＴｉＮ）膜と、上部ゲート電極となるタン
グステン（Ｗ）膜（又は他の金属膜）と、ゲート上絶縁
膜となるシリコン窒化膜とを順次堆積する。さらに、シ
リコン窒化膜の上にフォトリソグラフィーにより、所望
のゲート電極パターンを有するフォトレジスト膜４を形
成する。そして、このフォトレジスト膜４をマスクとす
るドライエッチングにより、シリコン窒化膜，Ｗ膜，Ｗ
Ｎ膜，ポリシリコン膜及びシリコン酸化膜をパターニン
グして、ゲート絶縁膜２と、下部ゲート電極３ａと、バ
リアメタル膜３ｂと、上部ゲート電極３ｃと、ゲート上
絶縁膜９とを形成する。つまり、下部ゲート電極３ａ，
バリアメタル膜３ｂ及び上部ゲート電極３ｃによって構
成されるポリメタル構造のゲート電極３が形成される。
なお、バリアメタル膜３ｂは必ずしも必要でない。
板であるシリコン基板１の上に、ゲート絶縁膜となるシ
リコン酸化膜を形成した後、シリコン酸化膜の上に、下
部ゲート電極となるポリシリコン膜と、バリアメタルで
あるタングステンナイトライド（ＷＮ）膜又はチタンナ
イトライド（ＴｉＮ）膜と、上部ゲート電極となるタン
グステン（Ｗ）膜（又は他の金属膜）と、ゲート上絶縁
膜となるシリコン窒化膜とを順次堆積する。さらに、シ
リコン窒化膜の上にフォトリソグラフィーにより、所望
のゲート電極パターンを有するフォトレジスト膜４を形
成する。そして、このフォトレジスト膜４をマスクとす
るドライエッチングにより、シリコン窒化膜，Ｗ膜，Ｗ
Ｎ膜，ポリシリコン膜及びシリコン酸化膜をパターニン
グして、ゲート絶縁膜２と、下部ゲート電極３ａと、バ
リアメタル膜３ｂと、上部ゲート電極３ｃと、ゲート上
絶縁膜９とを形成する。つまり、下部ゲート電極３ａ，
バリアメタル膜３ｂ及び上部ゲート電極３ｃによって構
成されるポリメタル構造のゲート電極３が形成される。
なお、バリアメタル膜３ｂは必ずしも必要でない。
【００５３】次に、図２（ｂ）に示す工程で、フォトレ
ジスト膜４を除去する。このとき、アッシングによりフ
ォトレジスト膜を除去すると、アッシングはＯ2 プラズ
マを用いて行なわれるので、ゲート電極３の側面部を酸
化してなるプラズマ酸化膜５が形成される。このとき、
酸化レートの大きいポリシリコン膜からなる下部ゲート
電極３ａの側面上では厚い酸化膜が形成される。Ｗ膜か
らなる上部ゲート電極３ｃの側面部もわずかに酸化され
るが、ＷＮ膜からなるバリアメタル膜３ｂの側面部はほ
とんど酸化されない。また、シリコン基板１のうち露出
している部分の上にもプラズマ酸化膜５が形成される。
このとき、図示しないが、ｐチャネル型ＭＩＳＦＥＴ形
成領域や、ゲート絶縁膜の厚みが異なるトランジスタ形
成領域（ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型Ｍ
ＩＳＦＥＴ）（以下、「ｐチャネル型ＭＩＳＦＥＴ形成
領域など」という）においても、同様のプラズマ酸化膜
が形成される。
ジスト膜４を除去する。このとき、アッシングによりフ
ォトレジスト膜を除去すると、アッシングはＯ2 プラズ
マを用いて行なわれるので、ゲート電極３の側面部を酸
化してなるプラズマ酸化膜５が形成される。このとき、
酸化レートの大きいポリシリコン膜からなる下部ゲート
電極３ａの側面上では厚い酸化膜が形成される。Ｗ膜か
らなる上部ゲート電極３ｃの側面部もわずかに酸化され
るが、ＷＮ膜からなるバリアメタル膜３ｂの側面部はほ
とんど酸化されない。また、シリコン基板１のうち露出
している部分の上にもプラズマ酸化膜５が形成される。
このとき、図示しないが、ｐチャネル型ＭＩＳＦＥＴ形
成領域や、ゲート絶縁膜の厚みが異なるトランジスタ形
成領域（ｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型Ｍ
ＩＳＦＥＴ）（以下、「ｐチャネル型ＭＩＳＦＥＴ形成
領域など」という）においても、同様のプラズマ酸化膜
が形成される。
【００５４】次に、例えばアンモニア雰囲気での高速加
熱処理（９５０℃，３０秒）により、窒化処理を行な
う。これにより、下部ゲート電極３ａ及びシリコン基板
１上のプラズマ酸化膜５の表面部と、上部ゲート電極３
ｃの側面部とが窒化されて、下部ゲート電極３ａ及びシ
リコン基板１上のプラズマ酸化膜５の上にはシリコン窒
化酸化膜１３ａが形成されるが、上部ゲート電極３ｃの
側面上にはメタル窒化膜（ＷＮ膜）１３ｂが形成され
る。なお、バリアメタル膜３ｂは、もともと窒化膜であ
るのでこれらの膜の上に新たに窒化膜が形成されるわけ
ではないが、この窒化処理によりこれらの膜内のＮ濃度
がより高められることはあり得る。また、窒化処理の前
に、上部ゲート電極３ｃの側面上にはわずかにプラズマ
酸化膜が形成されているが、一般的なプロセス条件下で
は、窒化処理によって上部ゲート電極３ｃの側面上のプ
ラズマ酸化膜はほぼ完全に窒化されて、メタル窒化膜１
３ｂに変化する。また、プラズマ酸化膜５上のシリコン
窒化酸化膜１３ａにおいては、表面付近では化学量論的
組成Ｓｉ3 Ｎ4 に近い組成を有し、内部に向かうほどＮ
の含有率が小さい組成を有する窒化酸化膜が形成され
る。なお、図示されていないｐチャネル型ＭＩＳＦＥＴ
形成領域などにおいても、同様のシリコン窒化酸化膜１
３ａ，メタル窒化膜１３ｂが形成される。なお、窒化処
理を長時間行なって、プラズマ酸化膜５全体をほとんど
窒化酸化膜に変えることも可能である。
熱処理（９５０℃，３０秒）により、窒化処理を行な
う。これにより、下部ゲート電極３ａ及びシリコン基板
１上のプラズマ酸化膜５の表面部と、上部ゲート電極３
ｃの側面部とが窒化されて、下部ゲート電極３ａ及びシ
リコン基板１上のプラズマ酸化膜５の上にはシリコン窒
化酸化膜１３ａが形成されるが、上部ゲート電極３ｃの
側面上にはメタル窒化膜（ＷＮ膜）１３ｂが形成され
る。なお、バリアメタル膜３ｂは、もともと窒化膜であ
るのでこれらの膜の上に新たに窒化膜が形成されるわけ
ではないが、この窒化処理によりこれらの膜内のＮ濃度
がより高められることはあり得る。また、窒化処理の前
に、上部ゲート電極３ｃの側面上にはわずかにプラズマ
酸化膜が形成されているが、一般的なプロセス条件下で
は、窒化処理によって上部ゲート電極３ｃの側面上のプ
ラズマ酸化膜はほぼ完全に窒化されて、メタル窒化膜１
３ｂに変化する。また、プラズマ酸化膜５上のシリコン
窒化酸化膜１３ａにおいては、表面付近では化学量論的
組成Ｓｉ3 Ｎ4 に近い組成を有し、内部に向かうほどＮ
の含有率が小さい組成を有する窒化酸化膜が形成され
る。なお、図示されていないｐチャネル型ＭＩＳＦＥＴ
形成領域などにおいても、同様のシリコン窒化酸化膜１
３ａ，メタル窒化膜１３ｂが形成される。なお、窒化処
理を長時間行なって、プラズマ酸化膜５全体をほとんど
窒化酸化膜に変えることも可能である。
【００５５】次に、図２（ｃ）に示す工程で、ゲート上
絶縁膜９及びゲート電極３をマスクとして、シリコン基
板１内に不純物のイオン注入を行なって、ｎ型ＬＤＤ層
６を形成する。このイオン注入条件は、例えばｎチャネ
ル型ＭＩＳＦＥＴを形成する場合には、ヒ素イオンを加
速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１
０14ｃｍ-2の条件で行なう。このとき、ｐチャネル型Ｍ
ＩＳＦＥＴ形成領域などはフォトレジスト膜で覆われて
いる。そして、ｐチャネル型ＭＩＳＦＥＴの低濃度ソー
ス・ドレイン領域を形成する前に、Ｏ2 プラズマを用い
たアッシングによりｐチャネル型ＭＩＳＦＥＴ形成領域
などを覆うフォトレジスト膜を除去しても、ｎチャネル
型ＭＩＳＦＥＴのゲート電極３の側面上にはシリコン窒
化酸化膜１３ａ，メタル窒化膜１３ｂが形成されている
ことから、その後Ｏ2 プラズマ処理によって酸化される
ことはなく、しかも、パーティクル除去のためのフッ酸
洗浄等を行なっても、シリコン窒化酸化膜１３ａやメタ
ル窒化膜１３ｂが除去されないので、ゲート電極３の横
方向の寸法が縮小することはない。
絶縁膜９及びゲート電極３をマスクとして、シリコン基
板１内に不純物のイオン注入を行なって、ｎ型ＬＤＤ層
６を形成する。このイオン注入条件は、例えばｎチャネ
ル型ＭＩＳＦＥＴを形成する場合には、ヒ素イオンを加
速エネルギーが約１０ｋｅＶ，ドーズ量が約５．０×１
０14ｃｍ-2の条件で行なう。このとき、ｐチャネル型Ｍ
ＩＳＦＥＴ形成領域などはフォトレジスト膜で覆われて
いる。そして、ｐチャネル型ＭＩＳＦＥＴの低濃度ソー
ス・ドレイン領域を形成する前に、Ｏ2 プラズマを用い
たアッシングによりｐチャネル型ＭＩＳＦＥＴ形成領域
などを覆うフォトレジスト膜を除去しても、ｎチャネル
型ＭＩＳＦＥＴのゲート電極３の側面上にはシリコン窒
化酸化膜１３ａ，メタル窒化膜１３ｂが形成されている
ことから、その後Ｏ2 プラズマ処理によって酸化される
ことはなく、しかも、パーティクル除去のためのフッ酸
洗浄等を行なっても、シリコン窒化酸化膜１３ａやメタ
ル窒化膜１３ｂが除去されないので、ゲート電極３の横
方向の寸法が縮小することはない。
【００５６】その後、ｐチャネル型ＭＩＳＦＥＴやゲー
ト絶縁膜の厚みの異なる種類のＭＩＳＦＥＴにおけるイ
オン注入のためのレジスト膜の除去，フッ酸洗浄等を数
回繰り返しても、ゲート電極３，特に下部ゲート電極３
ａの側面はシリコン窒化酸化膜１３ａによって保護され
ているために、図２（ｂ）に示す工程を経た後は、下部
ゲート電極３ａが酸化されることはなく、下部ゲート電
極３ａの横方向の寸法が縮小されることはない。そし
て、各ＭＩＳＦＥＴのＬＤＤ層は両側面のシリコン窒化
酸化膜に対して自己整合的に形成されていることにな
る。
ト絶縁膜の厚みの異なる種類のＭＩＳＦＥＴにおけるイ
オン注入のためのレジスト膜の除去，フッ酸洗浄等を数
回繰り返しても、ゲート電極３，特に下部ゲート電極３
ａの側面はシリコン窒化酸化膜１３ａによって保護され
ているために、図２（ｂ）に示す工程を経た後は、下部
ゲート電極３ａが酸化されることはなく、下部ゲート電
極３ａの横方向の寸法が縮小されることはない。そし
て、各ＭＩＳＦＥＴのＬＤＤ層は両側面のシリコン窒化
酸化膜に対して自己整合的に形成されていることにな
る。
【００５７】その後、図２（ｄ）に示す工程で、ｎチャ
ネル型ＭＩＳＦＥＴのポケット層を形成するために、ｐ
チャネル型ＭＩＳＦＥＴ形成領域などを覆うレジスト膜
を形成した上で（図示せず）、例えばＢＦ2 イオンを加
速エネルギーが約３０ｋｅＶ，ドーズ量が約５．０×１
０13ｃｍ-2の条件でシリコン基板１に導入し、ｐ型ポケ
ット層８を形成する。
ネル型ＭＩＳＦＥＴのポケット層を形成するために、ｐ
チャネル型ＭＩＳＦＥＴ形成領域などを覆うレジスト膜
を形成した上で（図示せず）、例えばＢＦ2 イオンを加
速エネルギーが約３０ｋｅＶ，ドーズ量が約５．０×１
０13ｃｍ-2の条件でシリコン基板１に導入し、ｐ型ポケ
ット層８を形成する。
【００５８】次に、図２（ｅ）に示す工程で、例えばＬ
ＰＣＶＤ法により、基板上にシリコン窒化膜を堆積し、
これをエッチバックして、ゲート電極３及びゲート上絶
縁膜９の側面上に，つまりシリコン窒化酸化膜１３ａ，
メタル窒化膜１３ｂなどの上及びゲート上絶縁膜９の側
面上にサイドウォール１０を形成する。さらに、ｎチャ
ネル型ＭＩＳＦＥＴのソース・ドレイン領域を形成する
ために、ｐチャネル型ＭＩＳＦＥＴ形成領域などを覆う
レジスト膜を形成し、これをマスクとして、例えば砒素
イオンを加速エネルギーが約４０ｋｅＶ，ドーズ量が約
４．０×１０15ｃｍ-2の条件でシリコン基板１内に注入
することにより、ソース・ドレイン領域であるｎ型高濃
度拡散層１２を形成する。
ＰＣＶＤ法により、基板上にシリコン窒化膜を堆積し、
これをエッチバックして、ゲート電極３及びゲート上絶
縁膜９の側面上に，つまりシリコン窒化酸化膜１３ａ，
メタル窒化膜１３ｂなどの上及びゲート上絶縁膜９の側
面上にサイドウォール１０を形成する。さらに、ｎチャ
ネル型ＭＩＳＦＥＴのソース・ドレイン領域を形成する
ために、ｐチャネル型ＭＩＳＦＥＴ形成領域などを覆う
レジスト膜を形成し、これをマスクとして、例えば砒素
イオンを加速エネルギーが約４０ｋｅＶ，ドーズ量が約
４．０×１０15ｃｍ-2の条件でシリコン基板１内に注入
することにより、ソース・ドレイン領域であるｎ型高濃
度拡散層１２を形成する。
【００５９】さらに、例えばＢＰＳＧ膜（Boron-Phosph
o-Silicate-Glass）を常圧ＣＶＤ法により堆積し、例え
ば９００℃，３０秒間のアニール（リフロー）を行なう
ことによって、ＢＰＳＧ膜を平坦化するとともにゲート
電極間等の隙間にＢＰＳＧ膜を埋め込んで、層間絶縁膜
１１を形成する。
o-Silicate-Glass）を常圧ＣＶＤ法により堆積し、例え
ば９００℃，３０秒間のアニール（リフロー）を行なう
ことによって、ＢＰＳＧ膜を平坦化するとともにゲート
電極間等の隙間にＢＰＳＧ膜を埋め込んで、層間絶縁膜
１１を形成する。
【００６０】本実施形態によると、ポリメタル電極構造
を有するＭＩＳＦＥＴにおいて、Ｏ 2 プラズマによるフ
ォトレジスト膜のアッシングの際に形成されるプラズマ
酸化膜５の表面部を窒化してシリコン窒化酸化膜１３ａ
を形成するとともに、上部ゲート電極３ｃの側面部を窒
化してメタル窒化膜１３ｂを形成することにより、その
後のフォトレジスト膜のアッシングやフッ酸洗浄などの
繰り返しによる下部ゲート電極３ａ及び上部ゲート電極
３ｃの横方向寸法の縮小や、上部ゲート電極３ｃを構成
する金属膜の劣化をくい止めることができる。
を有するＭＩＳＦＥＴにおいて、Ｏ 2 プラズマによるフ
ォトレジスト膜のアッシングの際に形成されるプラズマ
酸化膜５の表面部を窒化してシリコン窒化酸化膜１３ａ
を形成するとともに、上部ゲート電極３ｃの側面部を窒
化してメタル窒化膜１３ｂを形成することにより、その
後のフォトレジスト膜のアッシングやフッ酸洗浄などの
繰り返しによる下部ゲート電極３ａ及び上部ゲート電極
３ｃの横方向寸法の縮小や、上部ゲート電極３ｃを構成
する金属膜の劣化をくい止めることができる。
【００６１】特に、プラズマ酸化膜５のすべての部分を
シリコン窒化酸化膜に変えるのではなくその表面部のみ
を窒化して、プラズマ酸化膜５のうちシリコン基板１や
下部ゲート電極３ａに接する部分は酸化膜、あるいはご
く薄いＮを含む酸化膜のままにしておくことにより、窒
化膜の化学量論的組成に近い組成を有するＮの含有率の
大きい窒化酸化膜が下部ゲート電極３ａの下端部に直接
接触した場合に問題となる，シリコン基板１のチャネル
領域などにおけるストレスの発生などを回避することが
できるという利点がある。
シリコン窒化酸化膜に変えるのではなくその表面部のみ
を窒化して、プラズマ酸化膜５のうちシリコン基板１や
下部ゲート電極３ａに接する部分は酸化膜、あるいはご
く薄いＮを含む酸化膜のままにしておくことにより、窒
化膜の化学量論的組成に近い組成を有するＮの含有率の
大きい窒化酸化膜が下部ゲート電極３ａの下端部に直接
接触した場合に問題となる，シリコン基板１のチャネル
領域などにおけるストレスの発生などを回避することが
できるという利点がある。
【００６２】なお、図２（ａ）に示す状態で、ゲート電
極などのパターニング後、下部ゲート電極３ａ，上部ゲ
ート電極３ｃ等の露出している側面部を窒化してからＬ
ＤＤ層の形成以下の工程を進めてもよい。その場合に
は、シリコン窒化酸化膜の下地に酸化膜はほとんどない
が、シリコン窒化酸化膜の存在によりゲート電極の横方
向の寸法の縮小を抑制することができる。
極などのパターニング後、下部ゲート電極３ａ，上部ゲ
ート電極３ｃ等の露出している側面部を窒化してからＬ
ＤＤ層の形成以下の工程を進めてもよい。その場合に
は、シリコン窒化酸化膜の下地に酸化膜はほとんどない
が、シリコン窒化酸化膜の存在によりゲート電極の横方
向の寸法の縮小を抑制することができる。
【００６３】（第３の実施形態）図３（ａ）〜（ｅ）
は、第３の実施形態であるセルフアラインコンタクト構
造及びポリメタルゲート構造を有するＭＩＳＦＥＴを搭
載した半導体装置の製造工程を示す断面図である。以
下、図３（ａ）〜（ｅ）を参照しながら第３の実施形態
における半導体装置の製造工程について説明する。ここ
では、図３（ａ）〜（ｅ）に示すＭＩＳＦＥＴは、ｎチ
ャネル型ＭＩＳＦＥＴとする。本実施形態においては、
第２の実施形態と同様に、ポリメタル構造を有するＭＩ
ＳＦＥＴを有する半導体装置であるが、さらに、ゲート
間距離が狭く、かつ、ＳＡＣ（セルフアラインコンタク
ト）を形成する半導体装置に本発明を適用した例につい
て説明する。
は、第３の実施形態であるセルフアラインコンタクト構
造及びポリメタルゲート構造を有するＭＩＳＦＥＴを搭
載した半導体装置の製造工程を示す断面図である。以
下、図３（ａ）〜（ｅ）を参照しながら第３の実施形態
における半導体装置の製造工程について説明する。ここ
では、図３（ａ）〜（ｅ）に示すＭＩＳＦＥＴは、ｎチ
ャネル型ＭＩＳＦＥＴとする。本実施形態においては、
第２の実施形態と同様に、ポリメタル構造を有するＭＩ
ＳＦＥＴを有する半導体装置であるが、さらに、ゲート
間距離が狭く、かつ、ＳＡＣ（セルフアラインコンタク
ト）を形成する半導体装置に本発明を適用した例につい
て説明する。
【００６４】本実施形態においても、図３（ａ）〜
（ｄ）に示す工程で、上記第２の実施形態における図２
（ａ）〜（ｄ）に示す工程と同じ工程を行なう。つま
り、シリコン酸化膜からなるゲート絶縁膜２と、ポリシ
リコン膜からなる下部ゲート電極３ａと、タングステン
ナイトライド（ＷＮ）膜からなるバリアメタル膜３ｂ
と、タングステン（Ｗ）膜からなる上部ゲート電極３ｃ
と、シリコン窒化膜からなるゲート上絶縁膜９とを形成
する。つまり、下部ゲート電極３ａ，バリアメタル膜３
ｂ及び上部ゲート電極３ｃによって構成されるポリメタ
ル構造のゲート電極１３が形成される。なお、バリアメ
タル膜３ｂは必ずしも必要でない。
（ｄ）に示す工程で、上記第２の実施形態における図２
（ａ）〜（ｄ）に示す工程と同じ工程を行なう。つま
り、シリコン酸化膜からなるゲート絶縁膜２と、ポリシ
リコン膜からなる下部ゲート電極３ａと、タングステン
ナイトライド（ＷＮ）膜からなるバリアメタル膜３ｂ
と、タングステン（Ｗ）膜からなる上部ゲート電極３ｃ
と、シリコン窒化膜からなるゲート上絶縁膜９とを形成
する。つまり、下部ゲート電極３ａ，バリアメタル膜３
ｂ及び上部ゲート電極３ｃによって構成されるポリメタ
ル構造のゲート電極１３が形成される。なお、バリアメ
タル膜３ｂは必ずしも必要でない。
【００６５】そして、図３（ｅ）に示す工程で、例えば
ＬＰＣＶＤ法により、基板上にシリコン窒化膜を堆積
し、これをエッチバックして、ゲート電極３及びゲート
上絶縁膜９の側面上につまりシリコン窒化酸化膜１３
ａ，メタル窒化膜１３ｂなどの上及びゲート上絶縁膜９
の側面上にサイドウォール１０を形成する。さらに、ｎ
チャネル型ＭＩＳＦＥＴにソース・ドレイン領域を形成
するために、ｐチャネル型ＭＩＳＦＥＴ形成領域などを
覆うフォトレジスト膜を形成する。このとき、図示しな
いが、ｐチャネル型ＭＩＳＦＥＴ形成領域や、ゲート絶
縁膜の厚みが異なるトランジスタ形成領域（ｎチャネル
型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴ）（以
下、「ｐチャネル型ＭＩＳＦＥＴ形成領域など」とい
う）などは、フォトレジスト膜によって覆われている。
そして、このフォトレジスト膜をマスクとして、例えば
砒素イオンを加速エネルギーが約４０ｋｅＶ，ドーズ量
が約４．０×１０15ｃｍ-2の条件でシリコン基板１内に
注入することにより、ｎチャネル型ＭＩＳＦＥＴのソー
ス・ドレイン領域であるｎ型高濃度拡散層１２を形成す
る。
ＬＰＣＶＤ法により、基板上にシリコン窒化膜を堆積
し、これをエッチバックして、ゲート電極３及びゲート
上絶縁膜９の側面上につまりシリコン窒化酸化膜１３
ａ，メタル窒化膜１３ｂなどの上及びゲート上絶縁膜９
の側面上にサイドウォール１０を形成する。さらに、ｎ
チャネル型ＭＩＳＦＥＴにソース・ドレイン領域を形成
するために、ｐチャネル型ＭＩＳＦＥＴ形成領域などを
覆うフォトレジスト膜を形成する。このとき、図示しな
いが、ｐチャネル型ＭＩＳＦＥＴ形成領域や、ゲート絶
縁膜の厚みが異なるトランジスタ形成領域（ｎチャネル
型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴ）（以
下、「ｐチャネル型ＭＩＳＦＥＴ形成領域など」とい
う）などは、フォトレジスト膜によって覆われている。
そして、このフォトレジスト膜をマスクとして、例えば
砒素イオンを加速エネルギーが約４０ｋｅＶ，ドーズ量
が約４．０×１０15ｃｍ-2の条件でシリコン基板１内に
注入することにより、ｎチャネル型ＭＩＳＦＥＴのソー
ス・ドレイン領域であるｎ型高濃度拡散層１２を形成す
る。
【００６６】さらに、例えばＢＰＳＧ膜（Boron-Phosph
o-Silicate-Glass）を常圧ＣＶＤ法により堆積し、例え
ば９００℃，３０秒間のアニール（リフロー）を行なう
ことによって、ＢＰＳＧ膜を平坦化するとともにゲート
電極間等の隙間にＢＰＳＧ膜を埋め込んで、層間絶縁膜
１１を形成する。このとき、図３（ｂ）に示すシリコン
窒化酸化膜１３ａ及びメタル窒化膜１３ｂにより、その
後の工程における下部ゲート電極３ａ及び上部ゲート電
極３ｃの酸化が阻止されるので、下部ゲート電極３ａ及
び上部ゲート電極３ｃの横方向寸法の縮小を抑制するこ
とができ、サイドウォール１０の形状に凹凸が生じるの
を防止することができる。その結果、層間絶縁膜１１の
ゲート電極間に位置する部分におけるボイドの発生が抑
制される。
o-Silicate-Glass）を常圧ＣＶＤ法により堆積し、例え
ば９００℃，３０秒間のアニール（リフロー）を行なう
ことによって、ＢＰＳＧ膜を平坦化するとともにゲート
電極間等の隙間にＢＰＳＧ膜を埋め込んで、層間絶縁膜
１１を形成する。このとき、図３（ｂ）に示すシリコン
窒化酸化膜１３ａ及びメタル窒化膜１３ｂにより、その
後の工程における下部ゲート電極３ａ及び上部ゲート電
極３ｃの酸化が阻止されるので、下部ゲート電極３ａ及
び上部ゲート電極３ｃの横方向寸法の縮小を抑制するこ
とができ、サイドウォール１０の形状に凹凸が生じるの
を防止することができる。その結果、層間絶縁膜１１の
ゲート電極間に位置する部分におけるボイドの発生が抑
制される。
【００６７】さらに、層間絶縁膜１１を貫通してｎ型高
濃度拡散層１２に到達するコンタクト孔１５を形成す
る。このとき、ゲート電極３の上はシリコン窒化膜から
なるゲート上絶縁膜９により保護され、ゲート電極３の
側方はシリコン窒化膜からなるサイドウォール１０によ
り保護されているので、セルフアラインコンタクト（Ｓ
ＡＣ）の形成が可能となる。
濃度拡散層１２に到達するコンタクト孔１５を形成す
る。このとき、ゲート電極３の上はシリコン窒化膜から
なるゲート上絶縁膜９により保護され、ゲート電極３の
側方はシリコン窒化膜からなるサイドウォール１０によ
り保護されているので、セルフアラインコンタクト（Ｓ
ＡＣ）の形成が可能となる。
【００６８】本実施形態によると、上記第２の実施形態
と同様の効果に加えて、シリコン窒化酸化膜１３ａによ
って、サイドウォール１０の形状に凹凸が生じるのを防
止することができるため、層間絶縁膜１１のゲート電極
間に位置する部分におけるボイドの発生が抑制される。
つまり、上層配線の形成時における配線の短絡などのな
い信頼性の高い半導体装置を得ることができる。
と同様の効果に加えて、シリコン窒化酸化膜１３ａによ
って、サイドウォール１０の形状に凹凸が生じるのを防
止することができるため、層間絶縁膜１１のゲート電極
間に位置する部分におけるボイドの発生が抑制される。
つまり、上層配線の形成時における配線の短絡などのな
い信頼性の高い半導体装置を得ることができる。
【００６９】また、図３（ｅ）に示すセルフアラインコ
ンタクト孔を形成する場合に、以下の効果を発揮するこ
とができる。一般に、層間絶縁膜にゲート電極に対する
セルフアラインコンタクト孔を形成する場合に、サイド
ウォール−ゲート上絶縁膜間に介在する酸化膜がエッチ
ングされてサイドウォールの上部が除去されることがあ
り、ひいては、ゲート電極３とコンタクト部材（プラグ
など）との短絡が発生することがある。この酸化膜は、
サイドウォールとなる窒化膜が直接ゲート電極の下端部
に接触することに起因するチャネル領域へのストレスの
印加などを回避するために必要な部材であるので、従来
の半導体装置においては、信頼性を確保しつつセルフア
ラインコンタクトを実現するのは困難であった。
ンタクト孔を形成する場合に、以下の効果を発揮するこ
とができる。一般に、層間絶縁膜にゲート電極に対する
セルフアラインコンタクト孔を形成する場合に、サイド
ウォール−ゲート上絶縁膜間に介在する酸化膜がエッチ
ングされてサイドウォールの上部が除去されることがあ
り、ひいては、ゲート電極３とコンタクト部材（プラグ
など）との短絡が発生することがある。この酸化膜は、
サイドウォールとなる窒化膜が直接ゲート電極の下端部
に接触することに起因するチャネル領域へのストレスの
印加などを回避するために必要な部材であるので、従来
の半導体装置においては、信頼性を確保しつつセルフア
ラインコンタクトを実現するのは困難であった。
【００７０】ところが、本実施形態においては、ゲート
上絶縁膜９，上部ゲート電極３ｃと、窒化膜からなるサ
イドウォール１０との間に酸化膜が介在していないこと
から、セルフアラインコンタクト孔の形成時に、サイド
ウォールの上部が除去されていないので、セルフアライ
ンコンタクトとゲート電極３との短絡の発生を有効に防
止することができる。しかも、下部ゲート電極３ａの側
面上にはプラズマ酸化膜５が存在しており、Ｎの含有率
の大きいシリコン窒化酸化膜１３ａが直接下部ゲート電
極３ａに接しない構造となっている。したがって、窒化
膜の化学量論的組成に近い組成を有するＮの含有率の大
きい窒化酸化膜が下部ゲート電極３ａの下端部に直接接
触した場合に問題となる，シリコン基板１のチャネル領
域などにおけるストレスの発生などを招くことがない。
したがって、セルフアラインコンタクト構造を採用しつ
つ、シリコン基板１におけるストレスの発生に起因する
欠陥の発生などの不具合を防止することができるという
著効を発揮することができる。
上絶縁膜９，上部ゲート電極３ｃと、窒化膜からなるサ
イドウォール１０との間に酸化膜が介在していないこと
から、セルフアラインコンタクト孔の形成時に、サイド
ウォールの上部が除去されていないので、セルフアライ
ンコンタクトとゲート電極３との短絡の発生を有効に防
止することができる。しかも、下部ゲート電極３ａの側
面上にはプラズマ酸化膜５が存在しており、Ｎの含有率
の大きいシリコン窒化酸化膜１３ａが直接下部ゲート電
極３ａに接しない構造となっている。したがって、窒化
膜の化学量論的組成に近い組成を有するＮの含有率の大
きい窒化酸化膜が下部ゲート電極３ａの下端部に直接接
触した場合に問題となる，シリコン基板１のチャネル領
域などにおけるストレスの発生などを招くことがない。
したがって、セルフアラインコンタクト構造を採用しつ
つ、シリコン基板１におけるストレスの発生に起因する
欠陥の発生などの不具合を防止することができるという
著効を発揮することができる。
【００７１】なお、第３の実施形態において、サイドウ
ォール１０を形成するための窒化膜を堆積する前に、シ
リコン窒化酸化膜１３ａ，メタル窒化膜１３ｂを除去し
てからサイドウォール１０を形成してもよい。その場合
にも、下部ゲート電極３ａの側面上にプラズマ酸化膜５
が残っていれば、シリコン基板１へのストレスの印加に
起因する不具合を回避しつつ、セルフアラインコンタク
トを形成することができる。
ォール１０を形成するための窒化膜を堆積する前に、シ
リコン窒化酸化膜１３ａ，メタル窒化膜１３ｂを除去し
てからサイドウォール１０を形成してもよい。その場合
にも、下部ゲート電極３ａの側面上にプラズマ酸化膜５
が残っていれば、シリコン基板１へのストレスの印加に
起因する不具合を回避しつつ、セルフアラインコンタク
トを形成することができる。
【００７２】なお、上記各実施形態においては、いずれ
もＭＩＳＦＥＴのゲート電極の側面上にプラズマ酸化膜
が形成された場合の窒化処理について説明したが、素子
分離絶縁膜などの上に存在するゲート配線もゲート電極
に連続しているのが一般的であるので、ゲート配線もゲ
ート電極と同じ構造になるのが一般的である。
もＭＩＳＦＥＴのゲート電極の側面上にプラズマ酸化膜
が形成された場合の窒化処理について説明したが、素子
分離絶縁膜などの上に存在するゲート配線もゲート電極
に連続しているのが一般的であるので、ゲート配線もゲ
ート電極と同じ構造になるのが一般的である。
【００７３】また、上記各実施形態においては、いずれ
も、ゲート電極形成用のフォトレジスト膜を除去するた
めのアッシングを行なった直後に、窒化処理を行なうこ
ととしたが、そのときには窒化処理を行なわずに、アッ
シングに続いてフッ酸洗浄などを行ない、その後、いず
れかのＭＩＳＦＥＴ形成領域におけるＬＤＤ層などのイ
オン注入用のフォトレジスト膜を除去するアッシングを
行なった直後に窒化処理を行なうようにしてもよい。そ
の場合には、アッシング，フッ酸洗浄が何回か行なわれ
るので、いずれかのＭＩＳＦＥＴ形成領域におけるゲー
ト電極の横方向の寸法が多少縮小することになるが、そ
の後のアッシング，フッ酸洗浄の繰り返しによるゲート
電極の横方向の寸法の縮小を防止することができる。
も、ゲート電極形成用のフォトレジスト膜を除去するた
めのアッシングを行なった直後に、窒化処理を行なうこ
ととしたが、そのときには窒化処理を行なわずに、アッ
シングに続いてフッ酸洗浄などを行ない、その後、いず
れかのＭＩＳＦＥＴ形成領域におけるＬＤＤ層などのイ
オン注入用のフォトレジスト膜を除去するアッシングを
行なった直後に窒化処理を行なうようにしてもよい。そ
の場合には、アッシング，フッ酸洗浄が何回か行なわれ
るので、いずれかのＭＩＳＦＥＴ形成領域におけるゲー
ト電極の横方向の寸法が多少縮小することになるが、そ
の後のアッシング，フッ酸洗浄の繰り返しによるゲート
電極の横方向の寸法の縮小を防止することができる。
【００７４】なお、第１，第２の実施形態において、サ
イドウォール１０を窒化膜ではなく酸化膜で形成しても
よい。また、サイドウォール１０が存在していない構造
についても本発明は適用しうる。
イドウォール１０を窒化膜ではなく酸化膜で形成しても
よい。また、サイドウォール１０が存在していない構造
についても本発明は適用しうる。
【００７５】また、第２，第３の実施形態において、ポ
リメタルゲート構造ではなくポリサイドゲート構造を有
するＭＩＳＦＥＴを有する半導体装置に適用することも
できる。
リメタルゲート構造ではなくポリサイドゲート構造を有
するＭＩＳＦＥＴを有する半導体装置に適用することも
できる。
【００７６】また、第３の実施形態において、ゲート上
絶縁膜は窒化膜でなくても、層間絶縁膜とのエッチング
選択比の高い絶縁膜であればよい。また、第１の絶縁膜
において、層間絶縁膜とのエッチング選択比の高い絶縁
膜（例えばシリコン窒化膜）からなるゲート上絶縁膜を
設け、セルフアラインコンタクトを実現することもでき
る。
絶縁膜は窒化膜でなくても、層間絶縁膜とのエッチング
選択比の高い絶縁膜であればよい。また、第１の絶縁膜
において、層間絶縁膜とのエッチング選択比の高い絶縁
膜（例えばシリコン窒化膜）からなるゲート上絶縁膜を
設け、セルフアラインコンタクトを実現することもでき
る。
【００７７】なお、ＲＴＡによってゲート電極の側面部
が酸化されることもあり、その場合のも本発明の窒化処
理を適用することができる。また、プラズマ酸化膜５を
形成するに際し、フォトレジスト膜除去のための酸素プ
ラズマ処理による酸化膜の形成だけでなく、より厚い酸
化膜を形成するために、アッシング終了後もさらにプラ
ズマ酸化や熱酸化などによる酸化膜を追加形成すること
もできる。
が酸化されることもあり、その場合のも本発明の窒化処
理を適用することができる。また、プラズマ酸化膜５を
形成するに際し、フォトレジスト膜除去のための酸素プ
ラズマ処理による酸化膜の形成だけでなく、より厚い酸
化膜を形成するために、アッシング終了後もさらにプラ
ズマ酸化や熱酸化などによる酸化膜を追加形成すること
もできる。
【００７８】また、第２，第３の実施形態においても、
アッシングによるゲートパターニング用のフォトレジス
ト膜の除去（プラズマ酸化膜の形成）と、フッ酸洗浄な
どによるプラズマ酸化膜の除去などとを行なった後、酸
素プラズマ処理を行なって、ゲート電極の側面及びシリ
コン基板の上にプラズマ酸化膜を形成してから、その酸
化膜の窒化処理を行なってもよい。その場合には、基板
上のパーティクル除去など、基板表面の清浄化をより確
実に行なうことができる利点がある。
アッシングによるゲートパターニング用のフォトレジス
ト膜の除去（プラズマ酸化膜の形成）と、フッ酸洗浄な
どによるプラズマ酸化膜の除去などとを行なった後、酸
素プラズマ処理を行なって、ゲート電極の側面及びシリ
コン基板の上にプラズマ酸化膜を形成してから、その酸
化膜の窒化処理を行なってもよい。その場合には、基板
上のパーティクル除去など、基板表面の清浄化をより確
実に行なうことができる利点がある。
【００７９】
【発明の効果】以上のように、本発明の半導体装置及び
その製造方法によれば、ゲート電極の側面上に酸化，エ
ッチング防止用のシリコン窒化酸化膜を形成するように
したので、微細化されたゲート電極の寸法精度の向上，
ばらつきの低減や、層間絶縁膜におけるボイドの発生の
防止を図ることができる。
その製造方法によれば、ゲート電極の側面上に酸化，エ
ッチング防止用のシリコン窒化酸化膜を形成するように
したので、微細化されたゲート電極の寸法精度の向上，
ばらつきの低減や、層間絶縁膜におけるボイドの発生の
防止を図ることができる。
【図１】（ａ）〜（ｅ）は、第１の実施形態であるポリ
シリコンゲート構造を有する半導体装置の製造工程を示
す断面図である。
シリコンゲート構造を有する半導体装置の製造工程を示
す断面図である。
【図２】（ａ）〜（ｅ）は、第２の実施形態であるポリ
メタルゲート構造を有する半導体装置の製造工程を示す
断面図である。
メタルゲート構造を有する半導体装置の製造工程を示す
断面図である。
【図３】（ａ）〜（ｅ）は、第３の実施形態であるセル
フアラインコンタクト構造及びポリメタルゲート構造を
有する半導体装置の製造工程を示す断面図である。
フアラインコンタクト構造及びポリメタルゲート構造を
有する半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｅ）は、第１の従来例であるポリシ
リコンゲート構造を有する半導体装置の製造工程を示す
断面図である。
リコンゲート構造を有する半導体装置の製造工程を示す
断面図である。
【図５】（ａ）〜（ｅ）は、第２の従来例であるポリメ
タルゲート構造を有する半導体装置の製造工程を示す断
面図である。
タルゲート構造を有する半導体装置の製造工程を示す断
面図である。
１ シリコン基板
２ ゲート絶縁膜
３ ゲート電極
３ａ 下部ゲート電極
３ｂ バリアメタル膜
３ｃ 上部ゲート電極
４ フォトレジスト膜
５ プラズマ酸化膜
６ ｎ型ＬＤＤ層
８ ｐ型ポケット層
９ ゲート上絶縁膜
１０ サイドウォール
１１ 層間絶縁膜
１２ ｎ型高濃度拡散層
１３ シリコン窒化酸化膜
１３ａ シリコン窒化酸化膜
１３ｂ メタル窒化膜
１５ コンタクト孔
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/088
(56)参考文献 特開 平７−297389（ＪＰ，Ａ)
特開 昭61−292372（ＪＰ，Ａ)
特開 平５−267330（ＪＰ，Ａ)
特開 平11−186548（ＪＰ，Ａ)
特開 平４−159725（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (16)
- 【請求項１】 半導体基板と、 上記半導体基板の上に設けられ少なくとも一部がポリシ
リコン膜からなるゲート電極と、 上記ポリシリコン膜の側面部を酸素プラズマ処理によっ
て酸化してなる酸化膜と、 上記酸化膜の少なくとも表面部を窒化して形成された窒
化酸化膜とを備えている半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記窒化酸化膜上に形成されたシリコン窒化膜からなる
サイドウォールを有することを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 上記ゲート電極は、単層のポリシリコン膜からなり、 上記ゲート電極の全側面上に上記酸化膜が形成されてい
ることを特徴とする半導体装置。 - 【請求項４】 請求項１又は２記載の半導体装置におい
て、 上記ゲート電極は、ポリシリコン膜からなる下部ゲート
電極とその上の金属シリサイド膜からなる上部ゲート電
極とを有し、 上記下部ゲート電極の側面上に、上記酸化膜及び窒化酸
化膜が形成されており、 上記上部ゲート電極の側面上には、金属窒化膜が形成さ
れている ことを特徴とする半導体装置。 - 【請求項５】 請求項１又は２記載の半導体装置におい
て、 上記ゲート電極は、ポリシリコン膜からなる下部ゲート
電極とその上の金属膜からなる上部ゲート電極とを有
し、 上記下部ゲート電極の側面上に、上記酸化膜及び窒化酸
化膜が形成されており、 上記上部ゲート電極の側面上には、金属窒化膜が形成さ
れている ことを特徴とする半導体装置。 - 【請求項６】 請求項４又は５記載の半導体装置におい
て、 上記下部ゲート電極と上記上部ゲート電極との間に形成
されたバリアメタル膜をさらに備えていることを特徴と
する半導体装置。 - 【請求項７】 請求項１〜６のうちいずれか１つに記載
の半導体装置において、 上記ゲート電極の上面上に設けられたエッチングストッ
パ機能を有するゲート上絶縁膜と、 上記ゲート電極及び上記ゲート上絶縁膜の側面上に設け
られたエッチングストッパ機能を有する絶縁体サイドウ
ォールとをさらに備えていることを特徴とする半導体装
置。 - 【請求項８】 半導体基板の上に少なくともポリシリコ
ン膜を有するゲート電極用導体膜を堆積する工程（ａ）
と、 上記ゲート電極用導体膜をパターニングしてゲート電極
を形成する工程（ｂ）と、 上記工程（ｂ）の後に、少なくとも上記ポリシリコン膜
の側面部を酸素プラズマ処理によって酸化することによ
り酸化膜を形成する工程（ｃ）と、 上記工程（ｃ）の後に、上記酸化膜の少なくとも表面部
を窒化して上記ゲート電極の側面上に窒化酸化膜を形成
する工程（ｄ）とを含む半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 上記工程（ｄ）の後に、上記窒化酸化膜上にシリコン窒
化膜からなるサイドウォールを形成する工程（ｅ）を備
えていることを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項８記載の半導体装置の製造方法
において、 上記工程（ｄ）の後に、上記窒化酸化膜上にサイドウォ
ールを形成する工程（ｅ）を備え、 上記工程（ｄ）の後で、上記工程（ｅ）の前に、上記酸
化膜及び上記窒化酸化膜が形成されている上記ゲート電
極をマスクとして、上記半導体基板内に不純物を注入す
る工程を備えていることを特徴とする半導体装置の製造
方法。 - 【請求項１１】 請求項８〜１０のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ｂ）では、上記ゲート電極用導体膜のゲート
電極形成領域を覆うフォトレジスト膜をマスクとするエ
ッチングにより、上記ゲート電極用導体膜をパターニン
グし、 上記工程（ｃ）では、酸素プラズマを用いたアッシング
により、上記フォトレジスト膜を除去すると同時に、上
記ポリシリコン膜の側面部を酸化することにより、上記
酸化膜を形成することを特徴とする半導体装置の製造方
法。 - 【請求項１２】 請求項８〜１１のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ａ）では、上記ゲート電極用導体膜として単
層のポリシリコン膜を堆積することを特徴とする半導体
装置の製造方法。 - 【請求項１３】 請求項８〜１１のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ａ）では、上記ゲート電極用導体膜としてポ
リシリコン膜及びその上の金属膜を堆積し、 上記工程（ｂ）では、上記ポリシリコン膜からなる下部
ゲート電極と、上記金属膜からなる上部ゲート電極とを
有する上記ゲート電極を形成することを特徴とする半導
体装置の製造方法。 - 【請求項１４】 請求項８〜１１のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ａ）では、上記ゲート電極用導体膜としてポ
リシリコン膜及びその上のシリサイド膜を堆積し、 上記工程（ｂ）では、上記ポリシリコン膜からなる下部
ゲート電極と、上記シリサイド膜からなる上部ゲート電
極とを有する上記ゲート電極を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項１５】 請求項１３又は１４記載の半導体装置
の製造方法において、 上記工程（ｄ）では、上記下部ゲート電極の側面部に形
成された酸化膜の少なくとも表面部を窒化して窒化酸化
膜を形成するのと同時に、上記上部ゲート電極の側面部
を窒化して金属窒化膜を形成することを特徴とする半導
体装置の製造方法。 - 【請求項１６】 請求項８〜１５のうちいずれか１つに
記載の半導体装置の製造方法において、 上記工程（ａ）では、上記ゲート電極用導体膜の上にエ
ッチングストッパ機能を有する第１の絶縁膜を堆積し、 上記工程（ｂ）では、上記ゲート電極の上に上記第１の
絶縁膜からなるゲート上絶縁膜を形成することを特徴と
する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000011203A JP3406265B2 (ja) | 2000-01-20 | 2000-01-20 | 半導体装置およびその製造方法 |
| US09/759,300 US6518636B2 (en) | 2000-01-20 | 2001-01-16 | Semiconductor MISFET |
| US10/337,338 US6962853B2 (en) | 2000-01-20 | 2003-01-07 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000011203A JP3406265B2 (ja) | 2000-01-20 | 2000-01-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001203349A JP2001203349A (ja) | 2001-07-27 |
| JP3406265B2 true JP3406265B2 (ja) | 2003-05-12 |
Family
ID=18539097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000011203A Expired - Lifetime JP3406265B2 (ja) | 2000-01-20 | 2000-01-20 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6518636B2 (ja) |
| JP (1) | JP3406265B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151686A (ja) * | 2000-11-15 | 2002-05-24 | Nec Corp | 半導体装置およびその製造方法 |
| US6613623B1 (en) * | 2001-08-20 | 2003-09-02 | Taiwan Semiconductor Manufacturing Company | High fMAX deep submicron MOSFET |
| KR100449246B1 (ko) * | 2001-12-24 | 2004-09-18 | 주식회사 하이닉스반도체 | 반도체소자의 게이트전극 형성방법 |
| US6858482B2 (en) * | 2002-04-10 | 2005-02-22 | Micron Technology, Inc. | Method of manufacture of programmable switching circuits and memory cells employing a glass layer |
| US6703282B1 (en) * | 2002-07-02 | 2004-03-09 | Taiwan Semiconductor Manufacturing Company | Method of reducing NMOS device current degradation via formation of an HTO layer as an underlying component of a nitride-oxide sidewall spacer |
| JP2004200550A (ja) * | 2002-12-20 | 2004-07-15 | Renesas Technology Corp | 半導体装置の製造方法 |
| JPWO2004073071A1 (ja) * | 2003-02-12 | 2006-06-01 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| JPWO2004073073A1 (ja) * | 2003-02-13 | 2006-06-01 | 東京エレクトロン株式会社 | 半導体装置の製造方法および半導体製造装置 |
| US20040191999A1 (en) * | 2003-03-24 | 2004-09-30 | Texas Instruments Incroporated | Semiconductor structure and method of fabrication |
| JP4511212B2 (ja) | 2004-02-20 | 2010-07-28 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| CN1926692A (zh) * | 2004-03-01 | 2007-03-07 | 东京毅力科创株式会社 | 半导体装置的制造方法和等离子体氧化处理方法 |
| US7371691B2 (en) * | 2004-07-29 | 2008-05-13 | Texas Instruments Incorporated | Silicon recess improvement through improved post implant resist removal and cleans |
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| JP2008117848A (ja) * | 2006-11-01 | 2008-05-22 | Nec Electronics Corp | 半導体装置の製造方法 |
| US8252640B1 (en) | 2006-11-02 | 2012-08-28 | Kapre Ravindra M | Polycrystalline silicon activation RTA |
| JP5655296B2 (ja) * | 2009-12-01 | 2015-01-21 | セントラル硝子株式会社 | エッチングガス |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04159725A (ja) | 1990-10-23 | 1992-06-02 | Nec Corp | 半導体装置の製造方法 |
| JPH05267330A (ja) | 1992-03-18 | 1993-10-15 | Nec Yamagata Ltd | Ｍｏｓ型半導体装置の製造方法 |
| JPH07297389A (ja) | 1994-04-21 | 1995-11-10 | Kawasaki Steel Corp | Ｍｏｓトランジスタ |
| JP3045946B2 (ja) * | 1994-05-09 | 2000-05-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体デバイスの製造方法 |
| JPH0864808A (ja) | 1994-08-19 | 1996-03-08 | Toshiba Corp | 半導体装置とその製造方法 |
| US5723352A (en) * | 1995-08-03 | 1998-03-03 | Taiwan Semiconductor Manufacturing Company | Process to optimize performance and reliability of MOSFET devices |
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| US6248633B1 (en) * | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| US6596576B2 (en) * | 2001-04-10 | 2003-07-22 | Applied Materials, Inc. | Limiting hydrogen ion diffusion using multiple layers of SiO2 and Si3N4 |
-
2000
- 2000-01-20 JP JP2000011203A patent/JP3406265B2/ja not_active Expired - Lifetime
-
2001
- 2001-01-16 US US09/759,300 patent/US6518636B2/en not_active Expired - Lifetime
-
2003
- 2003-01-07 US US10/337,338 patent/US6962853B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20010020707A1 (en) | 2001-09-13 |
| US6518636B2 (en) | 2003-02-11 |
| JP2001203349A (ja) | 2001-07-27 |
| US20030134517A1 (en) | 2003-07-17 |
| US6962853B2 (en) | 2005-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080307 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090307 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100307 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120307 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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