JPH07297389A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
- Publication number
- JPH07297389A JPH07297389A JP8339294A JP8339294A JPH07297389A JP H07297389 A JPH07297389 A JP H07297389A JP 8339294 A JP8339294 A JP 8339294A JP 8339294 A JP8339294 A JP 8339294A JP H07297389 A JPH07297389 A JP H07297389A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- side wall
- gate oxide
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ゲート電極２の側部にサイドウォール３を有す
るＭＯＳトランジスタにおいて、層間絶縁膜中の水ある
いは水素がサイドウォール３を通しゲート酸化膜１中に
取り込まれたり、また、成膜時に発生する水素がサイド
ウォール３を通し、ゲート酸化膜１中に取り込まれるこ
とを防止する。 【構成】サイドウォール３を酸化膜８、酸化窒化膜９、
酸化膜１０の３層とした。
るＭＯＳトランジスタにおいて、層間絶縁膜中の水ある
いは水素がサイドウォール３を通しゲート酸化膜１中に
取り込まれたり、また、成膜時に発生する水素がサイド
ウォール３を通し、ゲート酸化膜１中に取り込まれるこ
とを防止する。 【構成】サイドウォール３を酸化膜８、酸化窒化膜９、
酸化膜１０の３層とした。
Description
【０００１】
【産業上の利用分野】本発明は、電気的特性の優れたＭ
ＯＳトランジスタに関する。
ＯＳトランジスタに関する。
【０００２】
【従来の技術】以下にｎＭＯＳトランジスタを例にあげ
て説明する。従来のＭＯＳトランジスタを有する半導体
装置を図３に示す。ゲート酸化膜１上にゲート電極２を
形成し、その側部にサイドウォール３を形成し、基板中
にｎ- 、ｎ+ のソース／ドレインを形成したものであ
る。ホットキャリアによるトランジスタ特性の劣化を避
けるために、ＬＤＤ構造によりソース／ドレイン近傍の
電界を緩和することが行われている。
て説明する。従来のＭＯＳトランジスタを有する半導体
装置を図３に示す。ゲート酸化膜１上にゲート電極２を
形成し、その側部にサイドウォール３を形成し、基板中
にｎ- 、ｎ+ のソース／ドレインを形成したものであ
る。ホットキャリアによるトランジスタ特性の劣化を避
けるために、ＬＤＤ構造によりソース／ドレイン近傍の
電界を緩和することが行われている。
【０００３】従来のＭＯＳトランジスタの製造工程を図
４に示す。まず、図４（ａ）には、ゲート電極を成膜し
た後、エッチング工程を経て、ゲート酸化膜１上にゲー
ト電極２を形成した後、ＬＤＤ構造形成のための低濃度
のｎ型のイオン、例えばＡｓを打ち込んだ後の図を示
す。続いて、図４（ｂ）に示すように、酸化膜４を堆積
する。次に、図４（ｃ）に示すように、この酸化膜４を
エッチングすると、ゲート電極２の側部が残りサイドウ
ォール３が形成される。この後、ソース／ドレイン形成
のための高濃度のｎ型のイオン、例えばＡｓを打ち込む
工程が続く。図４（ｄ）では、第１層間絶縁膜５が堆積
された状態を示している。
４に示す。まず、図４（ａ）には、ゲート電極を成膜し
た後、エッチング工程を経て、ゲート酸化膜１上にゲー
ト電極２を形成した後、ＬＤＤ構造形成のための低濃度
のｎ型のイオン、例えばＡｓを打ち込んだ後の図を示
す。続いて、図４（ｂ）に示すように、酸化膜４を堆積
する。次に、図４（ｃ）に示すように、この酸化膜４を
エッチングすると、ゲート電極２の側部が残りサイドウ
ォール３が形成される。この後、ソース／ドレイン形成
のための高濃度のｎ型のイオン、例えばＡｓを打ち込む
工程が続く。図４（ｄ）では、第１層間絶縁膜５が堆積
された状態を示している。
【０００４】特開平１−１８１４７１号公報にはサイド
ウォールの構成をポリシリコンと窒化珪素膜から構成
し、ＬＤＤトランジスタの特性の安定したトランジスタ
を製造する技術が開示されている。この技術はソース／
ドレインを形成するためのマスクの形成を安定化するも
のである。
ウォールの構成をポリシリコンと窒化珪素膜から構成
し、ＬＤＤトランジスタの特性の安定したトランジスタ
を製造する技術が開示されている。この技術はソース／
ドレインを形成するためのマスクの形成を安定化するも
のである。
【０００５】
【発明が解決しようとする課題】これまで、サイドウォ
ールとして、酸化膜、あるいは窒化膜が用いられてき
た。しかし、これらのサイドウォールを用いた場合に
は、ゲート酸化膜１中のトラップ準位が多く形成され、
コンダクタンス、しきい値などの電気的特性の経時変化
が生じるという問題があった。
ールとして、酸化膜、あるいは窒化膜が用いられてき
た。しかし、これらのサイドウォールを用いた場合に
は、ゲート酸化膜１中のトラップ準位が多く形成され、
コンダクタンス、しきい値などの電気的特性の経時変化
が生じるという問題があった。
【０００６】本発明は、前記問題点を解決した電気的特
性に優れたＭＯＳトランジスタを提供することを目的と
する。
性に優れたＭＯＳトランジスタを提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明は前記問題点を解
決するために、ゲート電極の側部にサイドウォールを有
するＭＯＳトランジスタにおいて、前記サイドウォール
を酸化膜、酸化窒化膜、酸化膜の３層で構成するように
したものである。
決するために、ゲート電極の側部にサイドウォールを有
するＭＯＳトランジスタにおいて、前記サイドウォール
を酸化膜、酸化窒化膜、酸化膜の３層で構成するように
したものである。
【０００８】
【作用】上記の問題は、ゲートチャネル長が１μｍを割
り、ゲートチャネル長が短く、ゲート酸化膜厚が薄くな
った最近になって、ますます顕著になってきた。サイド
ウォールが酸化膜あるいは窒化膜の１層構成の場合、例
えば、変化量が１０％となる時間を寿命と定義し、加速
試験から求めると、約２年程度の値が得られたが、この
値は短かすぎる。
り、ゲートチャネル長が短く、ゲート酸化膜厚が薄くな
った最近になって、ますます顕著になってきた。サイド
ウォールが酸化膜あるいは窒化膜の１層構成の場合、例
えば、変化量が１０％となる時間を寿命と定義し、加速
試験から求めると、約２年程度の値が得られたが、この
値は短かすぎる。
【０００９】解析から、トラップ準位は、サイドウォー
ル３が酸化膜の場合には、層間絶縁膜５の水あるいは水
素がサイドウォール３を通過しゲート酸化膜１中に取り
込まれトラップ準位が形成されることが明らかになっ
た。また、サイドウォール３が窒化膜の場合には、成膜
時に発生する水素がサイドウォール３を通過し、ゲート
酸化膜中１に取り込まれトラップ準位が形成され、ゲー
ト電極部に大きな応力がかかることが明らかになった。
ル３が酸化膜の場合には、層間絶縁膜５の水あるいは水
素がサイドウォール３を通過しゲート酸化膜１中に取り
込まれトラップ準位が形成されることが明らかになっ
た。また、サイドウォール３が窒化膜の場合には、成膜
時に発生する水素がサイドウォール３を通過し、ゲート
酸化膜中１に取り込まれトラップ準位が形成され、ゲー
ト電極部に大きな応力がかかることが明らかになった。
【００１０】本発明では、サイドウォールを酸化膜、酸
化窒化膜、酸化膜の３層で構成するようにしたから、
水、水素がサイドウォールを通過し、ゲート酸化膜中に
取り込まれることがなくなり、トラップ準位の形成を抑
制することができる。
化窒化膜、酸化膜の３層で構成するようにしたから、
水、水素がサイドウォールを通過し、ゲート酸化膜中に
取り込まれることがなくなり、トラップ準位の形成を抑
制することができる。
【００１１】
実施例−１ ｎＭＯＳトランジスタを例にとり説明する。図１に本発
明によりサイドウォールが３層で構成されたＭＯＳトラ
ンジスタを示す。
明によりサイドウォールが３層で構成されたＭＯＳトラ
ンジスタを示す。
【００１２】図２に示すように、まず、ゲート酸化膜１
上にゲート電極２を形成した後、ＬＤＤ構造形成のため
の低濃度イオンを打ち込む。続いて、本発明の３層、
４、６、７を堆積する。この例では、まずＣＶＤ酸化膜
４を１５０オングストローム成膜した。次にＮ2 Ｏガス
を用い酸化窒化膜６を８０オングストローム成膜した。
この上にＣＶＤ酸化膜７を成膜し、３層の合計の厚みと
しては、１５００オングストロームとした。
上にゲート電極２を形成した後、ＬＤＤ構造形成のため
の低濃度イオンを打ち込む。続いて、本発明の３層、
４、６、７を堆積する。この例では、まずＣＶＤ酸化膜
４を１５０オングストローム成膜した。次にＮ2 Ｏガス
を用い酸化窒化膜６を８０オングストローム成膜した。
この上にＣＶＤ酸化膜７を成膜し、３層の合計の厚みと
しては、１５００オングストロームとした。
【００１３】続いて、図１に示すように異方性エッチン
グにより酸化膜８、酸化窒化膜９、酸化膜１０の３層で
構成されるサイドウォールを形成する。続いて、ソース
／ドレイン形成のための高濃度のイオンを打ち込む。本
発明のサイドウォールを用いたデバイスについて、コン
ダクタンス、しきい値などの電気特性の経時変化を加速
試験から求めた。寿命として、約１００年程度の値が得
られ、従来例に比較して、約５０倍も寿命が伸びた。
グにより酸化膜８、酸化窒化膜９、酸化膜１０の３層で
構成されるサイドウォールを形成する。続いて、ソース
／ドレイン形成のための高濃度のイオンを打ち込む。本
発明のサイドウォールを用いたデバイスについて、コン
ダクタンス、しきい値などの電気特性の経時変化を加速
試験から求めた。寿命として、約１００年程度の値が得
られ、従来例に比較して、約５０倍も寿命が伸びた。
【００１４】寿命が伸びた理由は、酸化窒化膜９によ
り、層間絶縁膜中の水あるいは水素がゲート酸化膜１に
至ることが抑制されたためである。この実施例では、最
初にＣＶＤ酸化膜４を１５０オングストローム成膜した
が、この厚みにはこだわらない。また、酸化膜として、
ＣＶＤ酸化膜に限定されるものではなく、８オングスト
ローム程度の自然酸化膜あるいはＵＶ光照射により成膜
した薄い酸化膜であってもよい。
り、層間絶縁膜中の水あるいは水素がゲート酸化膜１に
至ることが抑制されたためである。この実施例では、最
初にＣＶＤ酸化膜４を１５０オングストローム成膜した
が、この厚みにはこだわらない。また、酸化膜として、
ＣＶＤ酸化膜に限定されるものではなく、８オングスト
ローム程度の自然酸化膜あるいはＵＶ光照射により成膜
した薄い酸化膜であってもよい。
【００１５】実施例−２ サイドウォールの構成は図１と同一であるが、製造工程
が異なる。すなわち、酸化窒化膜は次のように成膜す
る。まず、ＣＶＤ酸化膜４を１５０オングストローム成
膜した。次に、アンモニアガスを用い窒化を行った。続
いて、酸素中にて再酸化を行った。次に窒素中にてアニ
ールを行った。再酸化と窒素中のアニールの工程で、膜
に含まれる水素は排出された。この上にＣＶＤ酸化膜７
を成膜し、３層の合計の厚みとしては、１５００オング
ストロームとした。
が異なる。すなわち、酸化窒化膜は次のように成膜す
る。まず、ＣＶＤ酸化膜４を１５０オングストローム成
膜した。次に、アンモニアガスを用い窒化を行った。続
いて、酸素中にて再酸化を行った。次に窒素中にてアニ
ールを行った。再酸化と窒素中のアニールの工程で、膜
に含まれる水素は排出された。この上にＣＶＤ酸化膜７
を成膜し、３層の合計の厚みとしては、１５００オング
ストロームとした。
【００１６】本発明のサイドウォールを用いたデバイス
について、コンダクタンス、しきい値などの電気的特性
の経時変化を加速試験から求めた。変化量が１０％とな
る時間を寿命と定義すると、約８０年程度の値が得ら
れ、従来例に比較して、約４０倍も寿命が延びた。これ
は、従来例では窒化膜の厚みが１０００〜２０００オン
グストロームと厚く、アニールでは簡単に水素が排出さ
れないのに対し、本実施例では、再酸化と窒素中アニー
ルの工程で、膜に含まれる水素は排出されていることに
よる。
について、コンダクタンス、しきい値などの電気的特性
の経時変化を加速試験から求めた。変化量が１０％とな
る時間を寿命と定義すると、約８０年程度の値が得ら
れ、従来例に比較して、約４０倍も寿命が延びた。これ
は、従来例では窒化膜の厚みが１０００〜２０００オン
グストロームと厚く、アニールでは簡単に水素が排出さ
れないのに対し、本実施例では、再酸化と窒素中アニー
ルの工程で、膜に含まれる水素は排出されていることに
よる。
【００１７】以上の実施例ではｎＭＯＳトランジスタを
例にあげて説明したが、本発明はｎＭＯＳ型トランジス
タに限定されるものではなく、ｐＭＯＳトランジスタで
あっても、ＣＭＯＳトランジスタであってもよい。ま
た、ゲート電極については、ポリシリコンであっても、
ポリシリコンとＷＳｉとで構成されるようなポリサイド
ゲートであってもよい。
例にあげて説明したが、本発明はｎＭＯＳ型トランジス
タに限定されるものではなく、ｐＭＯＳトランジスタで
あっても、ＣＭＯＳトランジスタであってもよい。ま
た、ゲート電極については、ポリシリコンであっても、
ポリシリコンとＷＳｉとで構成されるようなポリサイド
ゲートであってもよい。
【００１８】
【発明の効果】本発明によれば、サイドウォールを構成
する酸化窒化膜により、層間絶縁膜中の水あるいは水素
がサイドウォールを通しゲート酸化膜１中に取り込まれ
たり、また、成膜時に発生する水素がサイドウォールを
通し、ゲート酸化膜中に取り込まれたりすることがなく
なる。そのため、ゲート酸化膜のトラップ準位の形成が
抑制され、寿命の長いデバイスを提供することができ
る。
する酸化窒化膜により、層間絶縁膜中の水あるいは水素
がサイドウォールを通しゲート酸化膜１中に取り込まれ
たり、また、成膜時に発生する水素がサイドウォールを
通し、ゲート酸化膜中に取り込まれたりすることがなく
なる。そのため、ゲート酸化膜のトラップ準位の形成が
抑制され、寿命の長いデバイスを提供することができ
る。
【図１】本発明のＭＯＳトランジスタの部分拡大図であ
る。
る。
【図２】従来のＭＯＳトランジスタの製造工程を示す説
明図である。
明図である。
【図３】従来のＭＯＳトランジスタを有する半導体装置
を示す断面図である。
を示す断面図である。
【図４】従来のＭＯＳトランジスタの製造工程の説明図
である。
である。
１ ゲート酸化膜 ２ ゲート電極 ３ サイドウォール ４、７、８、１０ ＣＶＤ酸化膜 ５ 層間絶縁膜 ６、９ 酸化窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｃ (72)発明者 青木 勝美 千葉市中央区川崎町１番地 川崎製鉄株式 会社技術研究本部内 (72)発明者 西田 紀行 千葉市中央区川崎町１番地 川崎製鉄株式 会社技術研究本部内 (72)発明者 田中 富夫 千葉市中央区川崎町１番地 川崎製鉄株式 会社技術研究本部内
Claims (1)
- 【請求項１】 ゲート電極の側部にサイドウォールを有
するＭＯＳトランジスタにおいて、前記サイドウォール
が酸化膜、酸化窒化膜、酸化膜の３層からなることを特
徴とするＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8339294A JPH07297389A (ja) | 1994-04-21 | 1994-04-21 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8339294A JPH07297389A (ja) | 1994-04-21 | 1994-04-21 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297389A true JPH07297389A (ja) | 1995-11-10 |
Family
ID=13801167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8339294A Withdrawn JPH07297389A (ja) | 1994-04-21 | 1994-04-21 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297389A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365467B1 (en) | 1998-12-30 | 2002-04-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate oxide layer in semiconductor device |
| KR100348222B1 (ko) * | 1999-12-28 | 2002-08-09 | 주식회사 하이닉스반도체 | 반도체소자의 콘택 형성방법 |
| US6962853B2 (en) | 2000-01-20 | 2005-11-08 | Matsushita Electronic Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1994
- 1994-04-21 JP JP8339294A patent/JPH07297389A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365467B1 (en) | 1998-12-30 | 2002-04-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate oxide layer in semiconductor device |
| KR100348222B1 (ko) * | 1999-12-28 | 2002-08-09 | 주식회사 하이닉스반도체 | 반도체소자의 콘택 형성방법 |
| US6962853B2 (en) | 2000-01-20 | 2005-11-08 | Matsushita Electronic Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |