JP2003152101A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート絶縁膜の一部を高誘電体膜で構成した
場合に好適な２種ゲートプロセスを提供する。 【解決手段】 基板１上に窒化シリコン膜よりも比誘電
率が大きい高誘電体膜、例えば酸化チタン膜６（内部回
路のゲート絶縁膜）を堆積した後、酸化チタン膜６の上
部に窒化シリコン膜７を堆積する。窒化シリコン膜７
は、次の工程で基板１の表面を熱酸化する時に酸化チタ
ン膜６が酸化されるのを防ぐ酸化防止膜として機能す
る。次に、内部回路領域に窒化シリコン膜７と酸化チタ
ン膜６を残し、Ｉ／Ｏ回路領域の窒化シリコン膜７と酸
化チタン膜６を除去した後、基板１を熱酸化することに
よって、Ｉ／Ｏ回路領域の基板１の表面に酸化シリコン
膜８（Ｉ／Ｏ回のゲート絶縁膜）を形成する。
場合に好適な２種ゲートプロセスを提供する。 【解決手段】 基板１上に窒化シリコン膜よりも比誘電
率が大きい高誘電体膜、例えば酸化チタン膜６（内部回
路のゲート絶縁膜）を堆積した後、酸化チタン膜６の上
部に窒化シリコン膜７を堆積する。窒化シリコン膜７
は、次の工程で基板１の表面を熱酸化する時に酸化チタ
ン膜６が酸化されるのを防ぐ酸化防止膜として機能す
る。次に、内部回路領域に窒化シリコン膜７と酸化チタ
ン膜６を残し、Ｉ／Ｏ回路領域の窒化シリコン膜７と酸
化チタン膜６を除去した後、基板１を熱酸化することに
よって、Ｉ／Ｏ回路領域の基板１の表面に酸化シリコン
膜８（Ｉ／Ｏ回のゲート絶縁膜）を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、同一半導体基板上
にゲート絶縁膜の膜厚が異なる２種以上のＭＩＳＦＥＴ
(Metal InsulatorSemiconductor Field Effect Transis
tor)を形成する半導体集積回路装置に適用して有効な技
術に関する。
置およびその製造技術に関し、特に、同一半導体基板上
にゲート絶縁膜の膜厚が異なる２種以上のＭＩＳＦＥＴ
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tor)を形成する半導体集積回路装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】近年の半導体デバイスは、同一半導体チ
ップ内での多電源化が進んでいることから、薄い膜厚の
ゲート絶縁膜と厚い膜厚のゲート絶縁膜とを同一半導体
チップ内に作り分けるプロセス、いわゆる２種ゲートプ
ロセスが実用化されている。
ップ内での多電源化が進んでいることから、薄い膜厚の
ゲート絶縁膜と厚い膜厚のゲート絶縁膜とを同一半導体
チップ内に作り分けるプロセス、いわゆる２種ゲートプ
ロセスが実用化されている。
【０００３】例えば特開２０００−１８８３３８号公報
は、半導体基板の第１領域と第２領域とに酸化シリコン
からなるゲート絶縁膜と窒化シリコンからなるゲート絶
縁膜とを作り分ける２種ゲートプロセスを開示してい
る。
は、半導体基板の第１領域と第２領域とに酸化シリコン
からなるゲート絶縁膜と窒化シリコンからなるゲート絶
縁膜とを作り分ける２種ゲートプロセスを開示してい
る。
【０００４】上記公報に記載された２種ゲートプロセス
では、まず第１および第２領域の半導体基板上に第１酸
化シリコン膜を形成した後、第１領域の第１酸化シリコ
ン膜をエッチングで選択的に除去し、第１領域の半導体
基板表面を露出させる。
では、まず第１および第２領域の半導体基板上に第１酸
化シリコン膜を形成した後、第１領域の第１酸化シリコ
ン膜をエッチングで選択的に除去し、第１領域の半導体
基板表面を露出させる。
【０００５】次に、第１領域の半導体基板上と第２領域
の第１酸化シリコン膜上に窒化シリコン膜を形成した
後、第２の窒化シリコン膜と第１酸化シリコン膜とをエ
ッチングで選択的に除去し、第２領域の半導体基板表面
を露出させる。
の第１酸化シリコン膜上に窒化シリコン膜を形成した
後、第２の窒化シリコン膜と第１酸化シリコン膜とをエ
ッチングで選択的に除去し、第２領域の半導体基板表面
を露出させる。
【０００６】次に、半導体基板を熱酸化し、第２領域の
半導体基板表面に第２酸化シリコン膜を形成することに
より、第１領域の半導体基板表面には窒化シリコンから
なる第１のゲート絶縁膜が形成され、第２領域の半導体
基板表面には、第２酸化シリコンからなる第２のゲート
絶縁膜が形成される。
半導体基板表面に第２酸化シリコン膜を形成することに
より、第１領域の半導体基板表面には窒化シリコンから
なる第１のゲート絶縁膜が形成され、第２領域の半導体
基板表面には、第２酸化シリコンからなる第２のゲート
絶縁膜が形成される。
【０００７】
【発明が解決しようとする課題】ＭＩＳＦＥＴの低電圧
動作を実現するためには、ＭＩＳＦＥＴの微細化に比例
してゲート絶縁膜を薄膜化する必要があり、例えばゲー
ト長が０．２μｍ以下のＭＩＳＦＥＴでは、酸化シリコ
ン膜換算で３ｎｍ程度の薄い膜厚のゲート絶縁膜が要求
される。
動作を実現するためには、ＭＩＳＦＥＴの微細化に比例
してゲート絶縁膜を薄膜化する必要があり、例えばゲー
ト長が０．２μｍ以下のＭＩＳＦＥＴでは、酸化シリコ
ン膜換算で３ｎｍ程度の薄い膜厚のゲート絶縁膜が要求
される。
【０００８】しかし、酸化シリコン膜を使ったゲート絶
縁膜の膜厚が３ｎｍよりも薄くなると、ゲート絶縁膜を
貫通して流れる直接トンネル電流が増加し、低消費電力
化の観点から無視できない程度のゲートリーク電流が発
生する。その対策としては、比誘電率が酸化シリコンよ
りも大きい酸化チタン（ＴｉＯ2）や酸化タンタル（Ｔ
ａ2Ｏ5）膜などの高誘電体膜を使用することによって、
ゲート絶縁膜の物理的な膜厚を大きくする選択肢が考え
られる。
縁膜の膜厚が３ｎｍよりも薄くなると、ゲート絶縁膜を
貫通して流れる直接トンネル電流が増加し、低消費電力
化の観点から無視できない程度のゲートリーク電流が発
生する。その対策としては、比誘電率が酸化シリコンよ
りも大きい酸化チタン（ＴｉＯ2）や酸化タンタル（Ｔ
ａ2Ｏ5）膜などの高誘電体膜を使用することによって、
ゲート絶縁膜の物理的な膜厚を大きくする選択肢が考え
られる。
【０００９】そこで、前述した２種ゲートプロセスで
は、ゲート絶縁膜の一部を高誘電体膜で形成し、他の一
部を酸化シリコン膜で形成するプロセスの採用が不可欠
となる。
は、ゲート絶縁膜の一部を高誘電体膜で形成し、他の一
部を酸化シリコン膜で形成するプロセスの採用が不可欠
となる。
【００１０】また、ゲート絶縁膜を酸化シリコン膜で形
成した従来のゲート加工プロセスでは、フォトレジスト
膜をマスクにしたドライエッチングでゲート電極を形成
した際、ゲート電極の側壁端部のゲート酸化膜が等方的
にエッチングされてアンダーカットが生じることに起因
するゲート電極の耐圧低下を改善するために、ゲート電
極を形成した直後に半導体基板を熱酸化する処理、いわ
ゆるライト酸化処理が行なわれている（例えば特開平７
−９４７１６号公報など）。
成した従来のゲート加工プロセスでは、フォトレジスト
膜をマスクにしたドライエッチングでゲート電極を形成
した際、ゲート電極の側壁端部のゲート酸化膜が等方的
にエッチングされてアンダーカットが生じることに起因
するゲート電極の耐圧低下を改善するために、ゲート電
極を形成した直後に半導体基板を熱酸化する処理、いわ
ゆるライト酸化処理が行なわれている（例えば特開平７
−９４７１６号公報など）。
【００１１】しかし、ゲート絶縁膜を高誘電体膜で形成
した場合は、ゲート電極の形成後にライト酸化処理を行
うと、高誘電体膜と半導体基板との界面が酸化されて酸
化シリコン膜が形成されてしまうため、ゲート絶縁膜の
誘電率が低下してしまうという問題が生じる。従って、
この場合は、ライト酸化処理によってゲート電極側壁端
部のプロファイルを改善することができなくなる。
した場合は、ゲート電極の形成後にライト酸化処理を行
うと、高誘電体膜と半導体基板との界面が酸化されて酸
化シリコン膜が形成されてしまうため、ゲート絶縁膜の
誘電率が低下してしまうという問題が生じる。従って、
この場合は、ライト酸化処理によってゲート電極側壁端
部のプロファイルを改善することができなくなる。
【００１２】本発明の目的は、ゲート絶縁膜の一部を高
誘電体膜で構成した２種ゲートプロセスを提供すること
にある。
誘電体膜で構成した２種ゲートプロセスを提供すること
にある。
【００１３】本発明の他の目的は、ゲート絶縁膜を高誘
電体で構成したＭＩＳＦＥＴの信頼性を確保することの
できる技術を提供することにある。
電体で構成したＭＩＳＦＥＴの信頼性を確保することの
できる技術を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】本発明の半導体集積回路装置の製造方法
は、以下の工程を含んでいる。 （ａ）半導体基板の主面上に、窒化シリコンよりも比誘
電率が高い第１絶縁膜を形成した後、前記第１絶縁膜上
に酸化防止膜を形成する工程と、（ｂ）前記半導体基板
の第１領域の前記酸化防止膜をエッチングマスクで覆
い、前記半導体基板の第２領域の前記酸化防止膜と前記
第１絶縁膜とをエッチングすることによって、前記第２
領域の半導体基板表面を露出する工程と、（ｃ）前記
（ｂ）工程の後、前記半導体基板を熱酸化することによ
って、前記第２領域の半導体基板表面に酸化シリコンか
らなる第２絶縁膜を形成する工程と、（ｄ）前記第１領
域の前記酸化防止膜を除去した後、前記第１領域の前記
第１絶縁膜上に第１ＭＩＳＦＥＴのゲート電極を形成
し、前記第２領域の前記第２絶縁膜上に第２ＭＩＳＦＥ
Ｔのゲート電極を形成する工程。
は、以下の工程を含んでいる。 （ａ）半導体基板の主面上に、窒化シリコンよりも比誘
電率が高い第１絶縁膜を形成した後、前記第１絶縁膜上
に酸化防止膜を形成する工程と、（ｂ）前記半導体基板
の第１領域の前記酸化防止膜をエッチングマスクで覆
い、前記半導体基板の第２領域の前記酸化防止膜と前記
第１絶縁膜とをエッチングすることによって、前記第２
領域の半導体基板表面を露出する工程と、（ｃ）前記
（ｂ）工程の後、前記半導体基板を熱酸化することによ
って、前記第２領域の半導体基板表面に酸化シリコンか
らなる第２絶縁膜を形成する工程と、（ｄ）前記第１領
域の前記酸化防止膜を除去した後、前記第１領域の前記
第１絶縁膜上に第１ＭＩＳＦＥＴのゲート電極を形成
し、前記第２領域の前記第２絶縁膜上に第２ＭＩＳＦＥ
Ｔのゲート電極を形成する工程。
【００１７】本発明の半導体集積回路装置の製造方法
は、前記（ｄ）工程の後、（ｅ）前記第１および第２Ｍ
ＩＳＦＥＴのそれぞれのゲート電極を細線化することに
よって、前記ゲート電極の幅をその下部のゲート絶縁膜
の幅よりも狭くする工程をさらに含んでいる。
は、前記（ｄ）工程の後、（ｅ）前記第１および第２Ｍ
ＩＳＦＥＴのそれぞれのゲート電極を細線化することに
よって、前記ゲート電極の幅をその下部のゲート絶縁膜
の幅よりも狭くする工程をさらに含んでいる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、以下の実施の形態では、特に必要なとき以外は同一
または同様な部分の説明を原則として繰り返さない。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、以下の実施の形態では、特に必要なとき以外は同一
または同様な部分の説明を原則として繰り返さない。
【００１９】（実施の形態１）本実施形態のＣＭＯＳ−
ＬＳＩは、回路の消費電力を低減する観点から、内部回
路を構成するＭＩＳＦＥＴを低電圧で動作させる。この
ため、内部回路を構成するＭＩＳＦＥＴのゲート絶縁膜
を、酸化シリコン膜換算膜厚が３ｎｍ未満の薄い絶縁膜
で構成する。一方、外部の高電圧が印加される入出力
（Ｉ／Ｏ）回路のＭＩＳＦＥＴは、ゲート耐圧を確保す
る必要があるので、酸化シリコン膜換算膜厚が３ｎｍ以
上の厚い絶縁膜でゲート絶縁膜を形成する。
ＬＳＩは、回路の消費電力を低減する観点から、内部回
路を構成するＭＩＳＦＥＴを低電圧で動作させる。この
ため、内部回路を構成するＭＩＳＦＥＴのゲート絶縁膜
を、酸化シリコン膜換算膜厚が３ｎｍ未満の薄い絶縁膜
で構成する。一方、外部の高電圧が印加される入出力
（Ｉ／Ｏ）回路のＭＩＳＦＥＴは、ゲート耐圧を確保す
る必要があるので、酸化シリコン膜換算膜厚が３ｎｍ以
上の厚い絶縁膜でゲート絶縁膜を形成する。
【００２０】この場合、内部回路を構成するＭＩＳＦＥ
Ｔのゲート絶縁膜を酸化シリコン膜で形成すると、薄い
ゲート絶縁膜を貫通して流れる直接トンネル電流が増加
し、低消費電力化の観点から無視できない程度のゲート
リーク電流が発生してしまう。従って、本実施形態で
は、内部回路を構成するＭＩＳＦＥＴのゲート絶縁膜
を、酸化シリコン膜換算膜厚が３ｎｍ未満であっても物
理的な膜厚が３ｎｍより厚い高誘電率膜、具体的には窒
化シリコン膜（比誘電率＝７〜８）よりも大きい比誘電
率を持った絶縁膜で形成する。一方、Ｉ／Ｏ回路を構成
するＭＩＳＦＥＴは、高電圧動作時の信頼性を確保する
ために、ゲート絶縁膜を酸化シリコン膜で形成する。
Ｔのゲート絶縁膜を酸化シリコン膜で形成すると、薄い
ゲート絶縁膜を貫通して流れる直接トンネル電流が増加
し、低消費電力化の観点から無視できない程度のゲート
リーク電流が発生してしまう。従って、本実施形態で
は、内部回路を構成するＭＩＳＦＥＴのゲート絶縁膜
を、酸化シリコン膜換算膜厚が３ｎｍ未満であっても物
理的な膜厚が３ｎｍより厚い高誘電率膜、具体的には窒
化シリコン膜（比誘電率＝７〜８）よりも大きい比誘電
率を持った絶縁膜で形成する。一方、Ｉ／Ｏ回路を構成
するＭＩＳＦＥＴは、高電圧動作時の信頼性を確保する
ために、ゲート絶縁膜を酸化シリコン膜で形成する。
【００２１】本実施形態のＣＭＯＳ−ＬＳＩの製造方法
を図１〜図１９を用いて工程順に説明する。なお、図１
〜図１９において、半導体基板の左側の領域は、内部回
路領域を示し、右側の領域は、Ｉ／Ｏ回路領域を示して
いる。
を図１〜図１９を用いて工程順に説明する。なお、図１
〜図１９において、半導体基板の左側の領域は、内部回
路領域を示し、右側の領域は、Ｉ／Ｏ回路領域を示して
いる。
【００２２】まず、図１に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板（以下、基板という）１に素子分離溝２を
形成する。素子分離溝２を形成するには、素子分離領域
の基板１をエッチングして溝を形成した後、溝の内部を
含む基板１上にＣＶＤ法で酸化シリコン膜３を堆積し、
続いて溝の外部の酸化シリコン膜３を化学機械的に研磨
することによって除去する。次に、基板１の一部にホウ
素をイオン注入してｐ型ウエル４を形成し、他の一部に
リンをイオン注入してｎ型ウエル５を形成する。
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板（以下、基板という）１に素子分離溝２を
形成する。素子分離溝２を形成するには、素子分離領域
の基板１をエッチングして溝を形成した後、溝の内部を
含む基板１上にＣＶＤ法で酸化シリコン膜３を堆積し、
続いて溝の外部の酸化シリコン膜３を化学機械的に研磨
することによって除去する。次に、基板１の一部にホウ
素をイオン注入してｐ型ウエル４を形成し、他の一部に
リンをイオン注入してｎ型ウエル５を形成する。
【００２３】次に、基板１の表面をフッ酸で洗浄して自
然酸化膜を除去した後、図２に示すように、基板１上に
窒化シリコン膜よりも比誘電率が大きい高誘電体膜、例
えば酸化チタン（ＴｉＯ2）膜６を堆積する。酸化チタ
ン膜６は、酸化シリコン膜換算膜厚が３ｎｍ未満となる
ような膜厚で堆積する。
然酸化膜を除去した後、図２に示すように、基板１上に
窒化シリコン膜よりも比誘電率が大きい高誘電体膜、例
えば酸化チタン（ＴｉＯ2）膜６を堆積する。酸化チタ
ン膜６は、酸化シリコン膜換算膜厚が３ｎｍ未満となる
ような膜厚で堆積する。
【００２４】窒化シリコン膜よりも比誘電率が大きい高
誘電体膜としては、上記酸化チタン膜６の他、酸化ジル
コニウム（ＺｒＯ2）膜、酸化ハフニウム（ＨｆＯ2）膜
といった４Ａ族元素の酸化物や、酸化タンタル（Ｔａ2
Ｏ5）膜などを用いることができる。なお、これらの金
属酸化物膜は、成膜時に基板１に及ぼすダメージを低減
する観点から、有機金属ソースガスを用いたＣＶＤ法に
よって堆積することが望ましい。
誘電体膜としては、上記酸化チタン膜６の他、酸化ジル
コニウム（ＺｒＯ2）膜、酸化ハフニウム（ＨｆＯ2）膜
といった４Ａ族元素の酸化物や、酸化タンタル（Ｔａ2
Ｏ5）膜などを用いることができる。なお、これらの金
属酸化物膜は、成膜時に基板１に及ぼすダメージを低減
する観点から、有機金属ソースガスを用いたＣＶＤ法に
よって堆積することが望ましい。
【００２５】次に、図３に示すように、酸化チタン膜６
の上部にＣＶＤ法で窒化シリコン膜７を堆積する。この
窒化シリコン膜７は、次の工程でＩ／Ｏ回路領域の基板
１の表面を熱酸化する時に内部回路領域の基板１が酸化
されるのを防ぐ酸化防止膜として機能する。
の上部にＣＶＤ法で窒化シリコン膜７を堆積する。この
窒化シリコン膜７は、次の工程でＩ／Ｏ回路領域の基板
１の表面を熱酸化する時に内部回路領域の基板１が酸化
されるのを防ぐ酸化防止膜として機能する。
【００２６】次に、図４に示すように、内部回路領域の
窒化シリコン膜７をフォトレジスト膜４０で覆い、この
フォトレジスト膜４０をマスクにしたドライエッチング
でＩ／Ｏ回路領域の窒化シリコン膜７および酸化チタン
膜６を除去し、Ｉ／Ｏ回路領域の基板１（ｐ型ウエル
４、ｎ型ウエル５）の表面を露出させる。内部回路領域
の基板１の表面に残った酸化チタン膜６は、内部回路を
構成するＭＩＳＦＥＴのゲート絶縁膜として使用され
る。
窒化シリコン膜７をフォトレジスト膜４０で覆い、この
フォトレジスト膜４０をマスクにしたドライエッチング
でＩ／Ｏ回路領域の窒化シリコン膜７および酸化チタン
膜６を除去し、Ｉ／Ｏ回路領域の基板１（ｐ型ウエル
４、ｎ型ウエル５）の表面を露出させる。内部回路領域
の基板１の表面に残った酸化チタン膜６は、内部回路を
構成するＭＩＳＦＥＴのゲート絶縁膜として使用され
る。
【００２７】次に、フォトレジスト膜４０をアッシング
によって除去し、続いて基板１の表面をフッ酸で洗浄し
た後、図５に示すように、基板１を熱酸化することによ
ってＩ／Ｏ回路領域の基板１（ｐ型ウエル４、ｎ型ウエ
ル５）の表面に酸化シリコン膜８を形成する。酸化シリ
コン膜８は、Ｉ／Ｏ回路を構成するＭＩＳＦＥＴのゲー
ト絶縁膜として使用される。また、酸化シリコン膜８
は、Ｉ／Ｏ回路を構成するＭＩＳＦＥＴの信頼性を確保
するために、３ｎｍ以上の厚い膜厚で形成する。一方、
表面が窒化シリコン膜７で覆われた内部回路領域の基板
１は、上記熱酸化工程で酸化されることはないので、内
部回路領域に形成されるゲート絶縁膜の酸化シリコン膜
換算膜厚が３ｎｍを超えてしまうことはない。
によって除去し、続いて基板１の表面をフッ酸で洗浄し
た後、図５に示すように、基板１を熱酸化することによ
ってＩ／Ｏ回路領域の基板１（ｐ型ウエル４、ｎ型ウエ
ル５）の表面に酸化シリコン膜８を形成する。酸化シリ
コン膜８は、Ｉ／Ｏ回路を構成するＭＩＳＦＥＴのゲー
ト絶縁膜として使用される。また、酸化シリコン膜８
は、Ｉ／Ｏ回路を構成するＭＩＳＦＥＴの信頼性を確保
するために、３ｎｍ以上の厚い膜厚で形成する。一方、
表面が窒化シリコン膜７で覆われた内部回路領域の基板
１は、上記熱酸化工程で酸化されることはないので、内
部回路領域に形成されるゲート絶縁膜の酸化シリコン膜
換算膜厚が３ｎｍを超えてしまうことはない。
【００２８】次に、図６に示すように、内部回路領域の
酸化チタン膜６を覆う窒化シリコン膜７を熱リン酸によ
って除去する。ここまでの工程により、内部回路領域の
基板１（ｐ型ウエル４、ｎ型ウエル５）の表面に酸化チ
タン膜６からなる第１のゲート絶縁膜（酸化シリコン膜
換算膜厚＝３ｎｍ未満）が形成され、Ｉ／Ｏ回路領域の
基板１（ｐ型ウエル４、ｎ型ウエル５）の表面に酸化シ
リコン膜８からなる第２のゲート絶縁膜（酸化シリコン
膜換算膜厚＝３ｎｍ以上）が形成される。
酸化チタン膜６を覆う窒化シリコン膜７を熱リン酸によ
って除去する。ここまでの工程により、内部回路領域の
基板１（ｐ型ウエル４、ｎ型ウエル５）の表面に酸化チ
タン膜６からなる第１のゲート絶縁膜（酸化シリコン膜
換算膜厚＝３ｎｍ未満）が形成され、Ｉ／Ｏ回路領域の
基板１（ｐ型ウエル４、ｎ型ウエル５）の表面に酸化シ
リコン膜８からなる第２のゲート絶縁膜（酸化シリコン
膜換算膜厚＝３ｎｍ以上）が形成される。
【００２９】次に、図７に示すように、ｐ型ウエル４の
上部にｎ型多結晶シリコン膜９ａを形成し、ｎ型ウエル
５の上部にｐ型多結晶シリコン膜９ｂを形成する。これ
らの多結晶シリコン膜（９ａ、９ｂ）を形成するには、
基板１上にＣＶＤ法でノンドープの多結晶シリコン膜を
形成し、続いてフォトレジスト膜をマスクにしたイオン
注入法によって、ｐ型ウエル４の上部の多結晶シリコン
膜にリンをドープし、ｎ型ウエル５の上部の多結晶シリ
コン膜にホウ素をドープする。
上部にｎ型多結晶シリコン膜９ａを形成し、ｎ型ウエル
５の上部にｐ型多結晶シリコン膜９ｂを形成する。これ
らの多結晶シリコン膜（９ａ、９ｂ）を形成するには、
基板１上にＣＶＤ法でノンドープの多結晶シリコン膜を
形成し、続いてフォトレジスト膜をマスクにしたイオン
注入法によって、ｐ型ウエル４の上部の多結晶シリコン
膜にリンをドープし、ｎ型ウエル５の上部の多結晶シリ
コン膜にホウ素をドープする。
【００３０】次に、図８に示すように、フォトレジスト
膜４１をマスクにしてｎ型多結晶シリコン膜９ａおよび
ｐ型多結晶シリコン膜９ｂをドライエッチングすること
により、ｐ型ウエル４の上部にｎ型多結晶シリコン膜９
ａからなるゲート電極９Ａを形成し、ｎ型ウエル５の上
部にｐ型多結晶シリコン膜９ｂからなるゲート電極９Ｂ
を形成する。
膜４１をマスクにしてｎ型多結晶シリコン膜９ａおよび
ｐ型多結晶シリコン膜９ｂをドライエッチングすること
により、ｐ型ウエル４の上部にｎ型多結晶シリコン膜９
ａからなるゲート電極９Ａを形成し、ｎ型ウエル５の上
部にｐ型多結晶シリコン膜９ｂからなるゲート電極９Ｂ
を形成する。
【００３１】上記した多結晶シリコン膜（９ａ、９ｂ）
のドライエッチングを行うと、ゲート電極９Ａ、９Ｂの
下部以外の領域に形成されたゲート絶縁膜（酸化チタン
膜６、酸化シリコン膜８）も部分的または全面的にエッ
チングされ、基板１（ｐ型ウエル４、ｎ型ウエル５）の
表面が露出する。そこで、フォトレジスト膜４１をアッ
シングによって除去し、続いて基板１の表面をフッ酸で
洗浄した後、図９に示すように、基板１上にＣＶＤ法で
窒化シリコン膜１０を堆積する。この窒化シリコン膜１
０は、次の工程で基板１に不純物をイオン注入する際
に、基板１の表面が汚染されるのを防ぐために形成す
る。基板１の汚染を防止する膜としては、上記窒化シリ
コン膜１０の他、酸化シリコン膜あるいは前述した高誘
電体膜を使用することもできる。また、ゲート絶縁膜
（酸化チタン膜６、酸化シリコン膜８）の削れが少ない
場合は、上記汚染防止膜を省略することもできる。
のドライエッチングを行うと、ゲート電極９Ａ、９Ｂの
下部以外の領域に形成されたゲート絶縁膜（酸化チタン
膜６、酸化シリコン膜８）も部分的または全面的にエッ
チングされ、基板１（ｐ型ウエル４、ｎ型ウエル５）の
表面が露出する。そこで、フォトレジスト膜４１をアッ
シングによって除去し、続いて基板１の表面をフッ酸で
洗浄した後、図９に示すように、基板１上にＣＶＤ法で
窒化シリコン膜１０を堆積する。この窒化シリコン膜１
０は、次の工程で基板１に不純物をイオン注入する際
に、基板１の表面が汚染されるのを防ぐために形成す
る。基板１の汚染を防止する膜としては、上記窒化シリ
コン膜１０の他、酸化シリコン膜あるいは前述した高誘
電体膜を使用することもできる。また、ゲート絶縁膜
（酸化チタン膜６、酸化シリコン膜８）の削れが少ない
場合は、上記汚染防止膜を省略することもできる。
【００３２】次に、図１０に示すように、ゲート電極９
Ａの両側のｐ型ウエル４にリンまたはヒ素をイオン注入
して、低不純物濃度のｎ-型半導体領域１１を形成し、
ゲート電極９Ｂの両側のｎ型ウエル５にホウ素をイオン
注入して、低不純物濃度のｐ -型半導体領域１２を形成
する。ｎ-型半導体領域１１は、ｎチャネル型ＭＩＳＦ
ＥＴをＬＤＤ(lightly doped drain)構造にするために
形成し、ｐ-型半導体領域１２は、ｐチャネル型ＭＩＳ
ＦＥＴをＬＤＤ構造にするために形成する。
Ａの両側のｐ型ウエル４にリンまたはヒ素をイオン注入
して、低不純物濃度のｎ-型半導体領域１１を形成し、
ゲート電極９Ｂの両側のｎ型ウエル５にホウ素をイオン
注入して、低不純物濃度のｐ -型半導体領域１２を形成
する。ｎ-型半導体領域１１は、ｎチャネル型ＭＩＳＦ
ＥＴをＬＤＤ(lightly doped drain)構造にするために
形成し、ｐ-型半導体領域１２は、ｐチャネル型ＭＩＳ
ＦＥＴをＬＤＤ構造にするために形成する。
【００３３】次に、図１１に示すように、ゲート電極９
Ａ、９Ｂの側壁にサイドウォールスペーサ１３を形成す
る。サイドウォールスペーサ１３を形成するには、基板
１上にＣＶＤ法で窒化シリコン膜を堆積し、続いてこの
窒化シリコン膜を異方的にエッチングしてゲート電極９
Ａ、９Ｂの側壁に残す。なお、後述するコンタクトホー
ルをゲート電極９Ａ、９Ｂに対して自己整合（セルフア
ライン）で形成しない場合は、サイドウォールスペーサ
１３を酸化シリコン膜で形成してもよい。
Ａ、９Ｂの側壁にサイドウォールスペーサ１３を形成す
る。サイドウォールスペーサ１３を形成するには、基板
１上にＣＶＤ法で窒化シリコン膜を堆積し、続いてこの
窒化シリコン膜を異方的にエッチングしてゲート電極９
Ａ、９Ｂの側壁に残す。なお、後述するコンタクトホー
ルをゲート電極９Ａ、９Ｂに対して自己整合（セルフア
ライン）で形成しない場合は、サイドウォールスペーサ
１３を酸化シリコン膜で形成してもよい。
【００３４】次に、図１２に示すように、ゲート電極９
Ａの両側のｐ型ウエル４にリンまたはヒ素をイオン注入
し、ゲート電極９Ｂの両側のｎ型ウエル５にホウ素をイ
オン注入した後、基板１を熱処理してこれらの不純物を
拡散させることにより、ｐ型ウエル４に高不純物濃度の
ｎ+型半導体領域（ソース、ドレイン）１４を形成し、
ｎ型ウエル５に高不純物濃度のｐ+型半導体領域（ソー
ス、ドレイン）１５を形成する。
Ａの両側のｐ型ウエル４にリンまたはヒ素をイオン注入
し、ゲート電極９Ｂの両側のｎ型ウエル５にホウ素をイ
オン注入した後、基板１を熱処理してこれらの不純物を
拡散させることにより、ｐ型ウエル４に高不純物濃度の
ｎ+型半導体領域（ソース、ドレイン）１４を形成し、
ｎ型ウエル５に高不純物濃度のｐ+型半導体領域（ソー
ス、ドレイン）１５を形成する。
【００３５】ゲート電極９Ａ、９Ｂのそれぞれの両側
は、汚染を防止するための窒化シリコン１０および窒化
シリコンからなるサイドウォールスペーサ１３で覆われ
ているので、上記した不純物を拡散させるための熱処理
を行う際、内部回路領域の基板１が酸化されることはな
い。
は、汚染を防止するための窒化シリコン１０および窒化
シリコンからなるサイドウォールスペーサ１３で覆われ
ているので、上記した不純物を拡散させるための熱処理
を行う際、内部回路領域の基板１が酸化されることはな
い。
【００３６】また、ゲート電極９Ａ、９Ｂの側壁にサイ
ドウォールスペーサ１３を形成するための異方性エッチ
ングを行うと、ソース、ドレイン（ｎ+型半導体領域１
４、ｐ+型半導体領域１５）の表面を覆っている窒化シ
リコン膜１０も部分的または全面的にエッチングされ、
基板１（ｐ型ウエル４、ｎ型ウエル５）の表面が露出す
る場合がある。
ドウォールスペーサ１３を形成するための異方性エッチ
ングを行うと、ソース、ドレイン（ｎ+型半導体領域１
４、ｐ+型半導体領域１５）の表面を覆っている窒化シ
リコン膜１０も部分的または全面的にエッチングされ、
基板１（ｐ型ウエル４、ｎ型ウエル５）の表面が露出す
る場合がある。
【００３７】この場合は、ゲート電極９Ａ、９Ｂの側壁
にサイドウォールスペーサ１３を形成した後、図１３に
示すように、基板１上にＣＶＤ法で窒化シリコン膜１６
を堆積し、その後、上記したソース、ドレイン（ｎ+型
半導体領域１４、ｐ+型半導体領域１５）を形成するた
めのイオン注入を行うことにより、イオン注入工程で基
板１の表面が汚染されるのを防ぐことができる。
にサイドウォールスペーサ１３を形成した後、図１３に
示すように、基板１上にＣＶＤ法で窒化シリコン膜１６
を堆積し、その後、上記したソース、ドレイン（ｎ+型
半導体領域１４、ｐ+型半導体領域１５）を形成するた
めのイオン注入を行うことにより、イオン注入工程で基
板１の表面が汚染されるのを防ぐことができる。
【００３８】次に、図１４に示すように、基板１の上面
とゲート電極９Ａ、９Ｂの上面を覆っている窒化シリコ
ン膜１０を熱リン酸で除去し、基板１（ｎ+型半導体領
域１４、ｐ+型半導体領域１５）の表面とゲート電極９
Ａ、９Ｂの表面とを露出させた後、図１５に示すよう
に、基板１上にスパッタリング法でコバルト（Ｃｏ）膜
１７ａを堆積する。あるいは、コバルト膜１７ａに代え
てＴｉ（チタン）膜を堆積してもよい。
とゲート電極９Ａ、９Ｂの上面を覆っている窒化シリコ
ン膜１０を熱リン酸で除去し、基板１（ｎ+型半導体領
域１４、ｐ+型半導体領域１５）の表面とゲート電極９
Ａ、９Ｂの表面とを露出させた後、図１５に示すよう
に、基板１上にスパッタリング法でコバルト（Ｃｏ）膜
１７ａを堆積する。あるいは、コバルト膜１７ａに代え
てＴｉ（チタン）膜を堆積してもよい。
【００３９】続いて、基板１を熱処理することによっ
て、コバルト膜１７ａとシリコン（基板１およびゲート
電極９Ａ、９Ｂ）とを反応させた後、未反応のコバルト
膜１７ａをウェットエッチングで除去する。これによ
り、図１６に示すように、ｎ+型半導体領域（ソース、
ドレイン）１４、ｐ+型半導体領域（ソース、ドレイ
ン）１５およびゲート電極９Ａ、９Ｂのそれぞれの表面
にコバルトシリサイド層１７を形成する。ゲート電極９
Ａ、９Ｂの表面にコバルトシリサイド層１７を形成する
ことにより、ゲート電極９Ａ、９Ｂは、多結晶シリコン
膜（９ａまたは９ｂ）とコバルトシリサイド層１７の積
層膜（ポリサイド膜）となる。
て、コバルト膜１７ａとシリコン（基板１およびゲート
電極９Ａ、９Ｂ）とを反応させた後、未反応のコバルト
膜１７ａをウェットエッチングで除去する。これによ
り、図１６に示すように、ｎ+型半導体領域（ソース、
ドレイン）１４、ｐ+型半導体領域（ソース、ドレイ
ン）１５およびゲート電極９Ａ、９Ｂのそれぞれの表面
にコバルトシリサイド層１７を形成する。ゲート電極９
Ａ、９Ｂの表面にコバルトシリサイド層１７を形成する
ことにより、ゲート電極９Ａ、９Ｂは、多結晶シリコン
膜（９ａまたは９ｂ）とコバルトシリサイド層１７の積
層膜（ポリサイド膜）となる。
【００４０】ここまでの工程により、内部回路を構成す
るｎチャネル型ＭＩＳＦＥＴ（Ｑｎ 1）およびｐチャネ
ル型ＭＩＳＦＥＴ（Ｑｐ1）と、Ｉ／Ｏ回路を構成する
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ2）およびｐチャネル
型ＭＩＳＦＥＴ（Ｑｐ2）がそれぞれ完成する。
るｎチャネル型ＭＩＳＦＥＴ（Ｑｎ 1）およびｐチャネ
ル型ＭＩＳＦＥＴ（Ｑｐ1）と、Ｉ／Ｏ回路を構成する
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ2）およびｐチャネル
型ＭＩＳＦＥＴ（Ｑｐ2）がそれぞれ完成する。
【００４１】次に、図１７に示すように、基板１上にＣ
ＶＤ法で窒化シリコン膜１８を堆積した後、窒化シリコ
ン膜１８の上部にＣＶＤ法で酸化シリコン膜１９を堆積
する。酸化シリコン膜１９は、例えばテトラエトキシシ
ランと酸素をソースガスに用いたプラズマＣＶＤ法（成
膜温度＝約４００℃）で堆積する。酸化シリコン膜１９
の下層の窒化シリコン膜１８は、酸素を含んだソースガ
スを用いて酸化シリコン膜１９を堆積する際の熱によっ
て、内部回路領域のゲート絶縁膜（酸化チタン膜６）が
酸化されるのを防ぐバリア層として機能する。また、こ
の窒化シリコン膜１８は、次のコンタクトホール形成工
程で、素子分離溝２内の酸化シリコン膜３が深くエッチ
ングされるのを防ぐエッチングストッパ膜としても機能
する。
ＶＤ法で窒化シリコン膜１８を堆積した後、窒化シリコ
ン膜１８の上部にＣＶＤ法で酸化シリコン膜１９を堆積
する。酸化シリコン膜１９は、例えばテトラエトキシシ
ランと酸素をソースガスに用いたプラズマＣＶＤ法（成
膜温度＝約４００℃）で堆積する。酸化シリコン膜１９
の下層の窒化シリコン膜１８は、酸素を含んだソースガ
スを用いて酸化シリコン膜１９を堆積する際の熱によっ
て、内部回路領域のゲート絶縁膜（酸化チタン膜６）が
酸化されるのを防ぐバリア層として機能する。また、こ
の窒化シリコン膜１８は、次のコンタクトホール形成工
程で、素子分離溝２内の酸化シリコン膜３が深くエッチ
ングされるのを防ぐエッチングストッパ膜としても機能
する。
【００４２】次に、図１８に示すように、酸化シリコン
膜１９の上部に形成したフォトレジスト膜４２をマスク
にして酸化シリコン膜１９とその下層の窒化シリコン膜
１８とをドライエッチングすることにより、ｎ+型半導
体領域（ソース、ドレイン）１４の上部およびｐ+型半
導体領域（ソース、ドレイン）１５の上部にそれぞれコ
ンタクトホール２０を形成する。
膜１９の上部に形成したフォトレジスト膜４２をマスク
にして酸化シリコン膜１９とその下層の窒化シリコン膜
１８とをドライエッチングすることにより、ｎ+型半導
体領域（ソース、ドレイン）１４の上部およびｐ+型半
導体領域（ソース、ドレイン）１５の上部にそれぞれコ
ンタクトホール２０を形成する。
【００４３】酸化シリコン膜１９のドライエッチング
は、その下層の窒化シリコン膜１８（およびサイドウォ
ールスペーサ１３）に対するエッチング選択比が大きく
なる条件で行い、窒化シリコン膜１８のエッチングは、
素子分離溝２内の酸化シリコン膜３に対するエッチング
選択比が大きくなる条件で行う。これにより、コンタク
トホール２０がゲート電極９Ａ（９Ｂ）および酸化シリ
コン膜３に対してそれぞれ自己整合（セルフアライン）
で形成されるので、コンタクトホール２０とゲート電極
９Ａ（９Ｂ）との合わせずれや、コンタクトホール２０
と素子分離溝２との合わせずれが生じた場合でも、ゲー
ト電極９Ａ（９Ｂ）および酸化シリコン膜３の削れを防
ぐことができる。
は、その下層の窒化シリコン膜１８（およびサイドウォ
ールスペーサ１３）に対するエッチング選択比が大きく
なる条件で行い、窒化シリコン膜１８のエッチングは、
素子分離溝２内の酸化シリコン膜３に対するエッチング
選択比が大きくなる条件で行う。これにより、コンタク
トホール２０がゲート電極９Ａ（９Ｂ）および酸化シリ
コン膜３に対してそれぞれ自己整合（セルフアライン）
で形成されるので、コンタクトホール２０とゲート電極
９Ａ（９Ｂ）との合わせずれや、コンタクトホール２０
と素子分離溝２との合わせずれが生じた場合でも、ゲー
ト電極９Ａ（９Ｂ）および酸化シリコン膜３の削れを防
ぐことができる。
【００４４】次に、フォトレジスト膜４２をアッシング
によって除去した後、図１９に示すように、コンタクト
ホール２０の内部を含む酸化シリコン膜１９上にＣＶＤ
法またはスパッタリング法でタングステン（Ｗ）膜を堆
積し、続いてフォトレジスト膜をマスクにしてこのタン
グステン膜をドライエッチングすることにより、酸化シ
リコン膜１９の上部にタングステン配線２１〜２７を形
成する。
によって除去した後、図１９に示すように、コンタクト
ホール２０の内部を含む酸化シリコン膜１９上にＣＶＤ
法またはスパッタリング法でタングステン（Ｗ）膜を堆
積し、続いてフォトレジスト膜をマスクにしてこのタン
グステン膜をドライエッチングすることにより、酸化シ
リコン膜１９の上部にタングステン配線２１〜２７を形
成する。
【００４５】その後、タングステン配線２１〜２７の上
部に層間絶縁膜を介して複数層の配線を形成するが、そ
れらの図示は省略する。
部に層間絶縁膜を介して複数層の配線を形成するが、そ
れらの図示は省略する。
【００４６】このように、本実施形態によれば、内部回
路を構成するＭＩＳＦＥＴのゲート絶縁膜を高誘電体膜
で形成することにより、トンネル電流の抑制とＭＩＳＦ
ＥＴの駆動能力の確保を両立することができる。また、
Ｉ／Ｏ回路を構成するＭＩＳＦＥＴのゲート絶縁膜を酸
化シリコン膜で形成することにより、ＭＩＳＦＥＴの信
頼性を確保することができる。
路を構成するＭＩＳＦＥＴのゲート絶縁膜を高誘電体膜
で形成することにより、トンネル電流の抑制とＭＩＳＦ
ＥＴの駆動能力の確保を両立することができる。また、
Ｉ／Ｏ回路を構成するＭＩＳＦＥＴのゲート絶縁膜を酸
化シリコン膜で形成することにより、ＭＩＳＦＥＴの信
頼性を確保することができる。
【００４７】（実施の形態２）まず、図２０に示すよう
に、前記実施の形態１と同じ方法で酸化チタン膜６から
なるゲート絶縁膜上にゲート電極９Ａ、９Ｂを形成し、
酸化シリコン膜８からなるゲート絶縁膜上にゲート電極
９Ａ、９Ｂを形成する。ここまでの工程は、前記実施の
形態１の図１〜図８に示す工程と同じである。
に、前記実施の形態１と同じ方法で酸化チタン膜６から
なるゲート絶縁膜上にゲート電極９Ａ、９Ｂを形成し、
酸化シリコン膜８からなるゲート絶縁膜上にゲート電極
９Ａ、９Ｂを形成する。ここまでの工程は、前記実施の
形態１の図１〜図８に示す工程と同じである。
【００４８】ゲート電極材料をエッチングしてゲート電
極９Ａ、９Ｂを形成すると、ゲート電極９Ａ、９Ｂの下
部以外の領域のゲート絶縁膜（酸化チタン膜６、酸化シ
リコン膜８）もある程度削られると共に、ゲート電極９
Ａ、９Ｂの側壁端部のゲート絶縁膜（酸化チタン膜６、
酸化シリコン膜８）にエッチングの損傷が生じるため、
そのままではゲート絶縁膜（酸化チタン膜６、酸化シリ
コン膜８）の耐圧が低下したり、ゲート絶縁膜（酸化チ
タン膜６、酸化シリコン膜８）のリーク電流が増加した
りする場合がある。
極９Ａ、９Ｂを形成すると、ゲート電極９Ａ、９Ｂの下
部以外の領域のゲート絶縁膜（酸化チタン膜６、酸化シ
リコン膜８）もある程度削られると共に、ゲート電極９
Ａ、９Ｂの側壁端部のゲート絶縁膜（酸化チタン膜６、
酸化シリコン膜８）にエッチングの損傷が生じるため、
そのままではゲート絶縁膜（酸化チタン膜６、酸化シリ
コン膜８）の耐圧が低下したり、ゲート絶縁膜（酸化チ
タン膜６、酸化シリコン膜８）のリーク電流が増加した
りする場合がある。
【００４９】そこで、このような場合は、ゲート電極９
Ａ、９Ｂを形成した後、図２１に示すように、ゲート電
極９Ａ、９Ｂの幅を狭くする（細線化する）ことによっ
て、そのゲート長を下層のゲート絶縁膜（酸化チタン膜
６、酸化シリコン膜８）の幅よりも狭くする。ゲート電
極９Ａ、９Ｂを細線化するには、例えば硝酸（ＨＮ
Ｏ 3）とフッ化水素（ＨＦ）の混合水溶液を用いて基板
１の表面をウェットエッチングすればよい。
Ａ、９Ｂを形成した後、図２１に示すように、ゲート電
極９Ａ、９Ｂの幅を狭くする（細線化する）ことによっ
て、そのゲート長を下層のゲート絶縁膜（酸化チタン膜
６、酸化シリコン膜８）の幅よりも狭くする。ゲート電
極９Ａ、９Ｂを細線化するには、例えば硝酸（ＨＮ
Ｏ 3）とフッ化水素（ＨＦ）の混合水溶液を用いて基板
１の表面をウェットエッチングすればよい。
【００５０】これにより、ゲート絶縁膜（酸化チタン膜
６、酸化シリコン膜８）のうち、上記のエッチングで損
傷を受けた部分（細線化前のゲート電極９Ａ、９Ｂの側
壁端部）は、ゲート電極９Ａ、９Ｂよりも外側にはみ出
し、実質的にゲート絶縁膜として機能しなくなる。すな
わち、ゲート電極９Ａ、９Ｂを形成する際のエッチング
で損傷を受けなかった部分のみが実質的にゲート絶縁膜
として機能するので、従来のゲート加工プロセスで行わ
れていたライト酸化処理を行わなくとも、ゲート電極９
Ａ、９Ｂの耐圧低下や、ゲート絶縁膜（酸化チタン膜
６、酸化シリコン膜８）のリーク電流の増加を抑制する
ことが可能となる。また、ライト酸化処理を行わないの
で、酸化チタン膜６からなるゲート絶縁膜と基板１との
界面に酸化シリコン膜が生成し、誘電率が低下してしま
うという不具合も生じない。
６、酸化シリコン膜８）のうち、上記のエッチングで損
傷を受けた部分（細線化前のゲート電極９Ａ、９Ｂの側
壁端部）は、ゲート電極９Ａ、９Ｂよりも外側にはみ出
し、実質的にゲート絶縁膜として機能しなくなる。すな
わち、ゲート電極９Ａ、９Ｂを形成する際のエッチング
で損傷を受けなかった部分のみが実質的にゲート絶縁膜
として機能するので、従来のゲート加工プロセスで行わ
れていたライト酸化処理を行わなくとも、ゲート電極９
Ａ、９Ｂの耐圧低下や、ゲート絶縁膜（酸化チタン膜
６、酸化シリコン膜８）のリーク電流の増加を抑制する
ことが可能となる。また、ライト酸化処理を行わないの
で、酸化チタン膜６からなるゲート絶縁膜と基板１との
界面に酸化シリコン膜が生成し、誘電率が低下してしま
うという不具合も生じない。
【００５１】次に、図２２に示すように、基板１上にＣ
ＶＤ法で窒化シリコン膜１０を堆積した後、ゲート電極
９Ａの両側のｐ型ウエル４にリンまたはヒ素をイオン注
入して、低不純物濃度のｎ-型半導体領域１１を形成
し、ゲート電極９Ｂの両側のｎ型ウエル５にホウ素をイ
オン注入して、低不純物濃度のｐ-型半導体領域１２を
形成する。その後の工程は、前記実施の形態１と同じで
ある。
ＶＤ法で窒化シリコン膜１０を堆積した後、ゲート電極
９Ａの両側のｐ型ウエル４にリンまたはヒ素をイオン注
入して、低不純物濃度のｎ-型半導体領域１１を形成
し、ゲート電極９Ｂの両側のｎ型ウエル５にホウ素をイ
オン注入して、低不純物濃度のｐ-型半導体領域１２を
形成する。その後の工程は、前記実施の形態１と同じで
ある。
【００５２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
【００５３】前記実施の形態では、内部回路を構成する
ＭＩＳＦＥＴのゲート絶縁膜を高誘電率膜で形成し、Ｉ
／Ｏ回路を構成するＭＩＳＦＥＴのゲート絶縁膜を酸化
シリコン膜で形成する場合について説明したが、本発明
は、これに限定されるものではなく、一部のＭＩＳＦＥ
Ｔのゲート絶縁膜を高誘電率膜で形成する２種ゲートプ
ロセスに広く適用することができる。
ＭＩＳＦＥＴのゲート絶縁膜を高誘電率膜で形成し、Ｉ
／Ｏ回路を構成するＭＩＳＦＥＴのゲート絶縁膜を酸化
シリコン膜で形成する場合について説明したが、本発明
は、これに限定されるものではなく、一部のＭＩＳＦＥ
Ｔのゲート絶縁膜を高誘電率膜で形成する２種ゲートプ
ロセスに広く適用することができる。
【００５４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００５５】ＭＩＳＦＥＴのゲート絶縁膜の一部を高誘
電体膜で形成することにより、トンネル電流の抑制とＭ
ＩＳＦＥＴの駆動能力の確保を両立することができ、ゲ
ート絶縁膜の他の一部を酸化シリコン膜で形成すること
により、ＭＩＳＦＥＴの信頼性を確保することができ
る。
電体膜で形成することにより、トンネル電流の抑制とＭ
ＩＳＦＥＴの駆動能力の確保を両立することができ、ゲ
ート絶縁膜の他の一部を酸化シリコン膜で形成すること
により、ＭＩＳＦＥＴの信頼性を確保することができ
る。
【００５６】ＭＩＳＦＥＴのゲート電極形成後にライト
酸化処理を行わなくとも、ゲート電極の耐圧低下や、ゲ
ート絶縁膜のリーク電流の増加を抑制することが可能と
なる。
酸化処理を行わなくとも、ゲート電極の耐圧低下や、ゲ
ート絶縁膜のリーク電流の増加を抑制することが可能と
なる。
【図１】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＭＩＳＦＥＴの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態であるＭＩＳＦＥＴ
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウエル
５ ｎ型ウエル
６ 酸化チタン膜（第１絶縁膜）
７ 窒化シリコン膜（酸化防止膜）
８ 酸化シリコン膜（第２絶縁膜）
９ａ ｎ型多結晶シリコン膜
９ｂ ｐ型多結晶シリコン膜
９Ａ、９Ｂ ゲート電極
１０ 窒化シリコン膜
１１ ｎ-型半導体領域
１２ ｐ-型半導体領域
１３ サイドウォールスペーサ
１４ ｎ+型半導体領域（ソース、ドレイン）
１５ ｐ+型半導体領域（ソース、ドレイン）
１６ 窒化シリコン膜
１７ コバルトシリサイド層
１７ａ コバルト膜
１８ 窒化シリコン膜
１９ 酸化シリコン膜
２０ コンタクトホール
２１〜２７ タングステン配線
４０、４１、４２ フォトレジスト膜
Ｑｎ1、Ｑｎ2 ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ1、Ｑｐ2 ｐチャネル型ＭＩＳＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 蒲原 史朗
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
Ｆターム(参考） 4M104 BB01 BB18 BB20 BB25 BB40
CC05 DD02 DD04 DD07 DD16
DD17 DD64 DD78 DD84 EE09
EE15 EE17 FF14 GG10 GG14
5F048 AB06 AB07 AC01 AC03 BA01
BB06 BB07 BB08 BB10 BB11
BB13 BB16 BC06 BD04 BE03
BF03 BF06 BF16 BG14 DA18
DA25 DA27
Claims (18)
- 【請求項１】 半導体基板の主面の第１領域に第１ＭＩ
ＳＦＥＴが形成され、前記半導体基板の主面の第２領域
に第２ＭＩＳＦＥＴが形成された半導体集積回路装置で
あって、 前記第１ＭＩＳＦＥＴのゲート絶縁膜は、窒化シリコン
よりも比誘電率が高い第１絶縁膜で構成され、 前記第２ＭＩＳＦＥＴのゲート絶縁膜は、酸化シリコン
からなる第２絶縁膜で構成され、 前記第１絶縁膜の酸化シリコン膜換算膜厚は、前記第２
絶縁膜の酸化シリコン膜換算膜厚よりも薄いことを特徴
とする半導体集積回路装置。 - 【請求項２】 前記第１絶縁膜の酸化シリコン膜換算膜
厚は３ｎｍ未満であり、前記第２絶縁膜の酸化シリコン
膜換算膜厚は３ｎｍ以上であることを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項３】 前記第１絶縁膜は、４Ａ族元素の酸化物
からなることを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項４】 前記第１ＭＩＳＦＥＴのゲート電極の側
壁には、窒化シリコン膜または酸化シリコン膜からなる
サイドウォールスペーサと、前記サイドウォールスペー
サを覆う窒化シリコン膜とが形成されていることを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項５】 以下の工程を含む半導体集積回路装置の
製造方法； （ａ）半導体基板の主面上に、窒化シリコンよりも比誘
電率が高い第１絶縁膜を形成した後、前記第１絶縁膜上
に酸化防止膜を形成する工程と、（ｂ）前記半導体基板
の第１領域の前記酸化防止膜をエッチングマスクで覆
い、前記半導体基板の第２領域の前記酸化防止膜と前記
第１絶縁膜とをエッチングすることによって、前記第２
領域の半導体基板表面を露出する工程と、（ｃ）前記
（ｂ）工程の後、前記半導体基板を熱酸化することによ
って、前記第２領域の半導体基板表面に酸化シリコンか
らなる第２絶縁膜を形成する工程と、（ｄ）前記第１領
域の前記酸化防止膜を除去した後、前記第１領域の前記
第１絶縁膜上に第１ＭＩＳＦＥＴのゲート電極を形成
し、前記第２領域の前記第２絶縁膜上に第２ＭＩＳＦＥ
Ｔのゲート電極を形成する工程。 - 【請求項６】 前記酸化防止膜は、窒化シリコンからな
ることを特徴とする請求項５記載の半導体集積回路装置
の製造方法。 - 【請求項７】 前記（ｄ）工程の後、（ｅ）前記半導体
基板上に第３絶縁膜を形成する工程と、（ｆ）前記第３
絶縁膜を通じて、前記半導体基板に不純物をイオン注入
する工程とをさらに含むことを特徴とする請求項６記載
の半導体集積回路装置の製造方法。 - 【請求項８】 前記（ｄ）工程の後、（ｅ）前記第１お
よび第２ＭＩＳＦＥＴのそれぞれのゲート電極を細線化
することによって、前記ゲート電極の幅をその下部のゲ
ート絶縁膜の幅よりも狭くする工程をさらに含むことを
特徴とする請求項６記載の半導体集積回路装置の製造方
法。 - 【請求項９】 前記（ｅ）工程の後、（ｆ）前記半導体
基板上に第３絶縁膜を形成する工程と、（ｇ）前記第３
絶縁膜を通じて、前記半導体基板に不純物をイオン注入
する工程とをさらに含むことを特徴とする請求項８記載
の半導体集積回路装置の製造方法。 - 【請求項１０】 前記第１絶縁膜の酸化シリコン膜換算
膜厚を、前記第２絶縁膜の酸化シリコン膜換算膜厚より
も薄くすることを特徴とする請求項６記載の半導体集積
回路装置の製造方法。 - 【請求項１１】 前記第１絶縁膜の酸化シリコン膜換算
膜厚は３ｎｍ未満であり、前記第２絶縁膜の酸化シリコ
ン膜換算膜厚は３ｎｍ以上であることを特徴とする請求
項６記載の半導体集積回路装置の製造方法。 - 【請求項１２】 前記第１絶縁膜は、４Ａ族元素の酸化
物からなることを特徴とする請求項６記載の半導体集積
回路装置の製造方法。 - 【請求項１３】 以下の工程を含む半導体集積回路装置
の製造方法；（ａ）半導体基板の主面上に、窒化シリコ
ンよりも比誘電率が高い第１絶縁膜を形成した後、前記
第１絶縁膜上に酸化防止膜を形成する工程と、（ｂ）前
記半導体基板の第１領域の前記酸化防止膜をエッチング
マスクで覆い、前記半導体基板の第２領域の前記酸化防
止膜と前記第１絶縁膜とをエッチングすることによっ
て、前記第２領域の半導体基板表面を露出する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板を熱酸化す
ることによって、前記第２領域の半導体基板表面に酸化
シリコンからなる第２絶縁膜を形成する工程と、（ｄ）
前記第１領域の前記酸化防止膜を除去した後、前記第１
領域の前記第１絶縁膜上に第１ＭＩＳＦＥＴのゲート電
極を形成し、前記第２領域の前記第２絶縁膜上に第２Ｍ
ＩＳＦＥＴのゲート電極を形成する工程と、（ｅ）前記
第１および第２ＭＩＳＦＥＴのそれぞれのゲート電極の
側壁にサイドウォールスペーサを形成する工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板に不純物を
イオン注入し、次いで前記半導体基板を熱処理して前記
不純物を拡散させることにより、前記第１および第２Ｍ
ＩＳＦＥＴのそれぞれのソース、ドレインを形成する工
程。 - 【請求項１４】 前記（ｅ）工程の後、前記（ｆ）工程
に先立って、前記半導体基板上に第３絶縁膜を形成する
工程をさらに含むことを特徴とする請求項１３記載の半
導体集積回路装置の製造方法。 - 【請求項１５】 前記サイドウォールスペーサおよび前
記第３絶縁膜は、窒化シリコンからなることを特徴とす
る請求項１４記載の半導体集積回路装置の製造方法。 - 【請求項１６】 前記（ｆ）工程の後、（ｇ）前記第１
および第２ＭＩＳＦＥＴのそれぞれのゲート電極、ソー
スおよびドレインの表面に金属シリサイド層を形成する
工程と、（ｈ）前記（ｇ）工程の後、前記半導体基板上
に窒化シリコン膜を堆積し、次いで前記窒化シリコン膜
の上部に酸化シリコン膜を形成する工程と、（ｉ）前記
酸化シリコン膜および前記窒化シリコン膜をドライエッ
チングすることにより、前記第１および第２ＭＩＳＦＥ
Ｔのそれぞれのソースおよびドレインの表面にコンタク
トホールを形成する工程と、（ｊ）前記酸化シリコン膜
上に配線を形成することによって、前記コンタクトホー
ルを通じて前記配線と前記ソースおよびドレインを電気
的に接続する工程とをさらに含むことを特徴とする請求
項１３記載の半導体集積回路装置の製造方法。 - 【請求項１７】 以下の工程を含む半導体集積回路装置
の製造方法；（ａ）半導体基板の主面上に、窒化シリコ
ンよりも比誘電率が高い第１絶縁膜を形成した後、前記
第１絶縁膜上にＭＩＳＦＥＴのゲート電極を形成する工
程と、（ｂ）前記ゲート電極が形成された前記半導体基
板上に窒化シリコンからなる第２絶縁膜を形成する工程
と、（ｃ）前記（ｂ）工程の後、前記半導体基板上に酸
化シリコンまたは窒化シリコンからなる第３絶縁膜を形
成し、次いで前記第３絶縁膜および前記第２絶縁膜を異
方性エッチングすることによって、前記ゲート電極の側
壁に前記第２および第３絶縁膜からなるサイドウォール
スペーサを形成する工程と、（ｄ）前記（ｃ）工程の
後、前記半導体基板に不純物をイオン注入し、次いで前
記半導体基板を熱処理して前記不純物を拡散させること
により、前記ＭＩＳＦＥＴのソース、ドレインを形成す
る工程と、（ｅ）前記（ｄ）工程の後、前記半導体基板
上に窒化シリコンからなる第４絶縁膜を形成する工程。 - 【請求項１８】 前記（ｅ）工程の後、（ｆ）前記半導
体基板上に窒化シリコン膜を堆積し、次いで前記窒化シ
リコン膜の上部に酸化シリコン膜を形成する工程と、
（ｇ）前記酸化シリコン膜および前記窒化シリコン膜を
ドライエッチングすることにより、前記ＭＩＳＦＥＴの
ソースおよびドレインの表面にコンタクトホールを形成
する工程と、（ｈ）前記酸化シリコン膜上に配線を形成
することによって、前記コンタクトホールを通じて前記
配線と前記ソースおよびドレインを電気的に接続する工
程とをさらに含むことを特徴とする請求項１７記載の半
導体集積回路装置の製造方法。
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