CN1612347A - 半导体集成电路器件 - Google Patents

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Abstract

本发明提供一种半导体集成电路器件，包括：半导体衬底主表面的第一区上的第一MISFET；和半导体衬底主表面的第二区上的第二MISFET，其中所述第一MISFET的栅绝缘膜包括相对介电常数高于氮化硅相对介电常数的第一绝缘膜，其中第二MISFET的栅绝缘膜包括由氧化硅组成的第二绝缘膜，以及其中转变成氧化硅膜膜厚度的第一绝缘膜的膜厚度比转变成氧化硅膜膜厚度的第二绝缘膜的膜厚度薄。

Description

半导体集成电路器件
本发明是中国专利申请No.02151403.8、发明名称为“半导体集成电路器件的制造方法”的专利申请的分案申请。
技术领域
本发明涉及半导体集成电路器件及半导体集成电路器件的制造方法，特别涉及能有效地应用于提供有两个或多个MISFET的半导体集成电路器件的技术，其中两个或多个MISFET(金属绝缘体半导体场效应晶体管)位于相同的半导体衬底上分别具有不同膜厚度的栅绝缘膜。
背景技术
在最近的半导体器件技术中，伴随着具有多电源的半导体芯片的流行，实践上已使用了所谓的两种类型的栅极工艺，即在相同的半导体芯片中形成具有薄膜厚度的栅极绝缘膜和具有厚膜厚度的栅极绝缘膜。
例如，日本公开的待审专利申请No.2000-188338公开了一种两种类型的栅极工艺，其中在半导体衬底的第一区和第二区上分别形成由氧化硅组成的栅极绝缘膜和由氮化硅组成的栅极绝缘膜。
在以上提到的专利申请中介绍的两种类型的栅极工艺中，首先，第一氧化硅膜形成在半导体衬底的第一和第二区，然后借助腐蚀选择性地除去第一区上的第一氧化硅膜，露出半导体衬底表面的第一区。
接下来，在半导体衬底的第一区上和第二区的第一氧化硅膜上形成氮化硅膜，然后借助腐蚀选择性地除去第二氮化硅膜和第一氧化硅膜，露出半导体衬底表面的第二区。
之后，对半导体衬底进行热氧化在半导体衬底表面的第二区上形成第二氧化硅膜。由此，在半导体衬底表面的第一区上形成由氮化硅组成的第一栅绝缘膜，在半导体衬底表面的第二区上形成由氧化硅组成的第二栅绝缘膜。
发明内容
较薄的栅绝缘膜需要与MISFET的小型化成比例以实现MISFET的低电压工作。例如，具有0.2μm栅极长度的MISFET需要栅绝缘膜的膜厚度转变成硅膜的膜厚度薄约3nm。
然而，由氧化硅组成3nm以下膜厚度的栅绝缘膜增加了流过栅绝缘膜的直接隧道电流，就节约功耗的观点而言，栅极漏电流太大无法忽略。为解决该问题，措施是使用相对介电常数大于氧化硅的高介质膜例如氧化钛(TiO2)或氧化钽(Ta2O5)膜，由此增加了栅绝缘膜的物理膜厚度。
这里，实质上是在以上提到的两种类型的栅极工艺中使用栅极绝缘膜部分由高介质膜形成而其它部分由氧化硅膜形成的工艺。
此外，在栅绝缘膜由氧化硅膜形成的常规栅极形成工艺中，借助光致抗蚀剂膜作为掩模通过干腐蚀形成栅电极，在形成栅电极之后接着对半导体衬底进行热氧化，即光氧化，以改善由于各向同性腐蚀栅电极的侧壁端部的栅极氧化膜产生的底切造成栅电极的低耐压。(例如日本公开的待审专利申请No.平7(1995)-94716)。
然而，当形成栅电极之后对高介质膜形成的栅绝缘膜进行光氧化时，高介质膜和半导体衬底之间的界面氧化并形成了氧化硅膜。由此，栅绝缘膜的介电常数减小，产生问题。因此，在这种情况中，不能借助光氧化改善栅电极侧壁端部的轮廓。
本发明的一个目的是提供一种包括栅绝缘膜部分由高介质膜形成的两种类型的栅极工艺。
本发明的另一个目的是提供一种确保具有由高介电物质形成的栅极绝缘膜的MISFET的可靠性的技术。
从本说明书和附带的附图中本发明以上提到的和其它的目的和新颖特点将变得很显然。
下面介绍本申请中公开的代表性发明的要点。
本发明的一种半导体电路器件的制造方法，包括以下步骤：
(a)在半导体衬底的主表面上形成相对介电常数高于氮化硅相对介电常数的第一绝缘膜，接下来在第一绝缘膜上形成氧化防止膜，
(b)覆盖半导体衬底第一区上的氧化防止膜，腐蚀半导体衬底第二区上的氧化阻挡膜和第一绝缘膜，由此露出第二区的半导体衬底表面，
(c)在步骤(b)之后，对半导体衬底进行热氧化，由此在第二区的半导体衬底表面上形成由氧化硅组成的第二绝缘膜，以及
(d)除去第一区上的氧化防止膜之后，在第一区的第一绝缘膜上形成第一MISFET的栅电极，在第二区的第二绝缘膜上形成第二MISFET的栅电极。
本发明的半导体集成电路器件的制造方法，还包括步骤(e)：在步骤(d)之后，使第一和第二MISFET的各栅电极变薄，由此将栅电极的宽度缩小得比位于栅电极下的栅绝缘膜的宽度窄。
本发明的一种半导体集成电路器件具有半导体衬底主表面第一区上的第一MISFET和半导体衬底主表面的第二区上的第二MISFET，
其中第一MISFET的栅绝缘膜包括相对介电常数高于氮化硅相对介电常数的第一绝缘膜，
其中第二MISFET的栅绝缘膜包括由氧化硅组成的第二绝缘膜，以及
其中转变成第一绝缘膜的氧化硅膜的膜厚度比转变成第二绝缘膜的氧化硅膜的膜厚度薄。
在本发明的半导体集成电路器件中，转变成第一绝缘膜的氧化硅膜的膜厚度比3nm薄，转变成第二绝缘膜的氧化硅膜的膜厚度等于或厚于3nm。
在本发明的半导体集成电路器件中，第一绝缘膜由4A族元素组成。
在本发明的半导体集成电路器件中，在第一MISFET的栅电极的侧壁上形成由氮化硅膜或氧化硅膜组成的侧壁间隔层以及覆盖侧壁间隔层的氮化硅膜。
附图说明
图1为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图2为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图3为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图4为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图5为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图6为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图7为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图8为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图9为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图10为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图11为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图12为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图13为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图14为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图15为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图16为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图17为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图18为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图19为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图20为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图21为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法；
图22为半导体衬底的部分剖面图，示出了根据本发明一个实施例的MISFET的制造方法。
具体实施方式
下面参考附图详细地介绍本发明的各实施例。在介绍各实施例的所有图中，具有相同功能的相同部件采用了相同的标记，并且省略了重复的说明。如果下文介绍的各实施例中不要求，那么不再重复说明相同或类似的部分。
(实施例1)
从节约电路功耗的观点来看，本实施例的内部电路的CMOS-LSI的MISFET在低电压下工作。为此，所使用的内部电路的MISFET的薄栅绝缘膜的膜厚度，即转变成氧化硅膜的膜厚度薄于3nm。另一方面，由于需要确保高的栅极耐压，因此其上施加外部高电压的输入/输出(I/O)电路的MISFET由厚绝缘膜形成，该厚绝缘膜的膜厚度，即转变成氧化膜的膜厚度，为3nm或更厚。
在此情况下，如果内部电路的MISFET的栅绝缘膜由氧化硅膜形成，那么从节约电路功耗的观点来看，流过薄栅绝缘膜的直接隧道电流增加使栅极漏电流太大无法忽略。因此，在本实施例中，尽管转变成氧化硅膜的厚度比3nm薄，但内部电路的MISFET的栅绝缘膜由物理厚度厚于3nm的高介质膜形成。具体地，栅绝缘膜由相对介电常数比氮化硅膜(相对介电常数＝7到8)高的绝缘膜形成。另一方面，I/O电路的MISFET的栅绝缘膜由氧化硅膜形成，以1确保高电压工作期间的可靠性。
下面按照步骤顺序参考图1到图19介绍本实施例的CMOS-LSI的制造方法。在图1到图19中，半导体衬底的左侧区域示出了内部电路区，右侧区域示出了I/O电路区。
首先，如图1所示，在具有例如1到10Ωcm电阻率的p型单晶硅组成的半导体衬底(下文简称衬底)上形成元件隔离槽2。为了形成元件隔离槽，腐蚀了衬底1的元件隔离区形成槽，借助CVD技术把氧化硅膜3淀积在包括槽的内部区域的衬底1上，并使淀积在槽外部的氧化硅膜3受到化学机械抛光和去除。接下来，硼离子被注入到一部分衬底内以形成p型阱4，且磷离子被注入到衬底的另一部分内以形成n型阱5。
之后，用氢氟酸清洗衬底1的表面以除去自然氧化膜，在衬底1上淀积相对介电常数高于氮化硅膜的相对介电常数的高电介质膜，例如氧化钛(TiO2)膜6，如图2所示。淀积氧化钛膜6使膜厚度转变为氧化硅膜的比3nm薄的膜厚度。
作为相对介电常数高于氮化硅膜的相对介电常数的高介质膜，除了以上提到的氧化钛膜6之外，还可以使用4A族元素的氧化物，例如氧化锆(ZrO2)膜和氧化铪(HfO2)膜以及氧化钽(Ta2O5)膜。希望借助使用有机金属源气体的CVD技术来淀积金属氧化物膜，以减少膜形成期间对衬底1的损伤。
接下来，氮化硅膜7被淀积在氧化钛膜6上，如图3所示。氮化硅膜7，作为防止氧化膜，而防止在下一步骤中对I/O电路区的衬底1的表面进行热氧化时内部电路区的衬底1被氧化。
随后，如图4所示，用光致抗蚀剂膜40覆盖内部电路区的氮化硅膜7，通过用光致抗蚀剂膜40作为掩模，通过干腐蚀除去I/O电路区上的氮化硅膜7和氧化钛膜6，露出I/O电路区的衬底1(p型阱4和n型阱5)的表面。留在内部电路区衬底1表面上的氧化钛膜6用做为内部电路的一个元件的MISFET的栅绝缘膜。
之后，借助灰化技术除去光致抗蚀剂膜40，用氢氟酸清洗衬底1的表面。此后，借助衬底1的热氧化，在I/O电路区的衬底1(p型阱4和n型阱5)的表面上形成氧化硅膜8，如图5所示。氧化硅膜8被用作作为内部电路一个元件的MISFET的栅绝缘膜。所形成的氧化硅膜8具有3nm或更厚的膜厚度，以确保作为内部电路的一个元件的MISFET的可靠性。另一方面，由于在以上提到的热氧化步骤期间没有氧化用氮化硅膜7覆盖的内部电路区的衬底1的表面，因此转变成形成在内部电路区上的栅绝缘膜的氧化硅膜的膜厚度不超过3nm。
接下来，如图6所示，用热磷酸除去内部电路区上覆盖氧化钛膜6的氮化硅膜7。通过以上步骤，由氧化钛膜6组成的第一栅绝缘膜(具有薄于3nm的转变成氧化硅膜的膜厚度)被形成在内部电路区的衬底1(p型阱4和n型阱5)的表面上，由氧化硅膜8组成的第二栅绝缘膜(具有转变成3nm或更厚的氧化硅膜的膜厚度)形成在I/O电路区的衬底1(p型阱4和n型阱5)的表面上。
此后，如图7所示，n型多晶硅膜9a被形成在p型阱4上，p型多晶硅膜9b被形成在n型阱5上。为了形成这些多晶硅膜(9a和9b)，通过CVD技术，未掺杂的多晶硅膜被形成在衬底1上，用磷来掺杂p型阱4上的多晶硅膜，且用硼来掺杂n型阱5上的多晶硅膜。
接着，如图8所示，借助光致抗蚀剂膜41作为掩模，干腐蚀n型多晶硅膜9a和p型多晶硅膜9b，由此形成由p型阱4上的n型多晶硅膜9a组成的栅电极9A和n型阱5上的p型多晶硅膜9b组成的栅电极9B。
对多晶硅膜(9a和9b)的干腐蚀，伴随着对形成在位于栅电极9A和9B之下的区域之外的区域上形成的栅绝缘膜(氧化钛膜6和氧化硅膜8)的部分或整个干腐蚀。由此，露出了衬底1(p型阱4和n型阱5)的表面。然后，通过灰化技术除去光致抗蚀剂膜41，并用氢氟酸清洗衬底1的表面，借助CVD技术使氮化硅膜10淀积在衬底1上。氮化硅膜10起防止在下一步骤中把杂质注入到衬底1内时衬底表面的污染的作用。作为防止衬底1的污染的膜，可使用氧化硅膜或以上提到的高介质膜代替氮化硅膜10。如果较少量地除去栅绝缘膜(氧化钛膜6和氧化硅膜8)，那么可以省略以上提到的污染防止膜。
之后，如图所示，用磷或砷离子注入栅电极9A两侧上的p型阱形成低杂质浓度的n-型半导体区11，用硼离子注入栅电极9B两侧上的n型阱形成低杂质浓度的p-型半导体区12。形成n-型半导体区11，由此形成具有LDD(轻掺杂漏区)结构的n沟道型MISFET，形成p-型半导体区12，由此形成具有LDD结构的p沟道型MISFET。
接下来，如图11所示，在栅电极9A和9B的侧壁上形成侧壁间隔层13。为了形成侧壁间隔层13，借助CVD技术在衬底1上淀积氮化硅膜，各向异性腐蚀氮化硅膜以便保留在栅电极9A和9B的侧壁上。当下文将介绍的接触孔不必自对准形成在栅电极9A和9B上时，形成由氧化硅膜组成的侧壁间隔层13。
随后，如图12所示，用磷或砷离子注入栅电极9A两侧上的p型阱4，用硼离子注入栅电极9B两侧上的n型阱5。此后，对衬底1进行热处理扩散这些杂质。由此，在p型阱4内形成高杂质浓度的n+型半导体区(源区和漏区)14，在n型阱5内形成高杂质浓度的p+型半导体区(源区和漏区)15。
由于栅电极9A和9B的两侧被防止污染的氮化硅膜10和由氮化硅组成的侧壁间隔层13覆盖，因此使杂质扩散的热处理期间内部电路区的衬底没有被氧化。
此外，形成栅电极9A和9B侧壁上的侧壁间隔层13使用的各向异性腐蚀部分或整个腐蚀了覆盖源区和漏区(n+型半导体区14和p+型半导体区15)表面的氮化硅膜10，在一些情况中露出了衬底(p型阱4和n型阱5)的表面。
此时，在栅电极9A和9B的侧壁上形成侧壁间隔层13，借助CVD技术在衬底1上淀积氮化硅膜16，进行离子注入形成源区和漏区(n+型半导体区14和p+型半导体区15)。由此，离子注入步骤期间防止了污染衬底1的表面。
接下来，如图14所示，用热磷酸除去覆盖衬底1和栅电极9A和9B上表面的氮化硅膜10，露出衬底1(n+型半导体区14和p+型半导体区15)的表面和栅电极9A和9B的表面，借助溅射技术在衬底1上淀积钴(Co)膜17a，如图15所示。此外，可以淀积Ti(钛)膜代替钴膜17a。
随后，对衬底1进行热处理使钴膜17a与硅(衬底1及栅电极9A和9B)反应，借助湿腐蚀除去未反应的钴膜17a。由此，硅化钴层17分别形成在n+型半导体区(源区和漏区)14、p+型半导体区(源区和漏区)15以及栅电极9A和9B的表面上，如图16所示。在栅电极9A和9B的表面上形成了硅化钴层17，因此形成了包括由多晶硅膜(9a或9b)和硅化钴层17组成的叠置膜(polyside膜)的栅电极9A和9B。
通过以上步骤，完成了为内部电路的元件的n沟道型MISFET(Qn1)和p沟道型MISFET(Qp1)以及为I/O电路的元件的n沟道型MISFET(Qn2)和p沟道型MISFET(Qp2)。
接下来，如图17所示，借助CVD技术硅膜18淀积在衬底1上，借助CVD技术氧化硅膜19淀积氮化硅膜18上。借助等离子体CVD技术淀积氧化硅膜19，在该技术中，例如使用四乙氧基硅烷和氧作为源气(膜形成温度约400℃)。由于使用含氧的源气淀积氧化硅膜19时产生热量，位于氧化硅膜19下的氮化硅膜18起防止栅绝缘膜(氧化钛膜6)被氧化的作用。此外，氮化硅膜18也起腐蚀终止膜的作用，防止在形成接触孔的下一个步骤中，元件隔离槽2中的氧化硅膜3被除去的太深。
接下来，除去图18，借助形成在氧化硅膜19上的光致抗蚀剂膜42作为掩模干腐蚀位于氧化硅膜19下的氧化硅膜19和氮化硅膜18，由此分别在n+型半导体区(源区和漏区)14顶部和p+型半导体区(源区和漏区)15顶部形成接触孔。
在对位于氧化硅膜19(和侧壁间隔层13)下的氮化硅膜18的腐蚀选择率大的条件下对氧化硅膜19进行干腐蚀，在对元件隔离槽2中的氧化硅膜3的腐蚀选择率大的条件下腐蚀氮化硅膜18。由此，由于分别与栅电极9A(9B)和氧化硅膜3自对准地形成接触孔20，因此即使接触孔20与栅电极9A(9B)偏离并且接触孔20与元件隔离槽2偏离，也可以防止除去栅电极9A(9B)和氧化硅膜3。
之后，借助灰化技术除去光致抗蚀剂膜42，借助CVD技术或溅射技术在包括接触孔内部的氧化硅膜19上设置钨(W)膜，由此在氧化硅膜19上形成钨布线21到27。
此后，多个布线层形成在钨布线21到27上，层间绝缘膜位于其间，但省略了这些布线的附图。
如上所述，根据本实施例，由高介质膜形成的为内部电路一个元件的MISFET的栅绝缘膜不但抑制了隧道电流，而且确保了MISFET的驱动能力。此外，由氧化硅膜形成的为I/O电路一个元件的MISFET的栅绝缘膜确保了MISFET的可靠性。
(实施例2)
首先，如图所示，以和实施例1相同的方式在氧化钛膜6组成的栅绝缘膜上形成栅电极9A和9B，由氧化硅膜8组成的栅电极9A和9B形成在栅绝缘膜上。直到以上提到的步骤的顺序步骤都与参考图1到图8介绍的实施例1中的相同。
腐蚀栅电极材料形成栅电极9A和9B，由于腐蚀栅电极9A和9B侧壁端部处栅绝缘膜(氧化钛膜6和氧化硅膜8)，在某种程度上除去了位于栅电极9A和9B下面区域之外区域上的栅绝缘膜(氧化钛膜6和氧化硅膜8)，也损伤了栅绝缘膜。因此，以上提到的除去栅绝缘膜和损伤栅绝缘膜导致了栅绝缘膜(氧化钛膜6和氧化硅膜8)低耐压，并增加了栅绝缘膜(氧化钛膜6和氧化硅膜8)的漏电流。
为解决以上提到的问题，如图21所示，形成栅电极9A和9B之后使栅电极9A和9B的宽度变窄(细宽度电极)，栅极长度比栅绝缘膜(氧化钛膜6和氧化硅膜8)下的宽度窄。为缩小栅电极9A和9B，例如使用混合的硝酸(HNO3)和氢氟酸(HF)的混合水溶液对衬底1的表面进行湿腐蚀。
由此，在以上提到的腐蚀栅绝缘膜(氧化钛膜6和氧化硅膜8)期间已损伤的部分(缩小宽度之前栅电极9A和9B的侧壁边)伸出在栅电极9A和9B之外，实质上没有起栅绝缘膜的作用。换句话说，仅有腐蚀形成栅电极9A和9B期间没有被损伤的部分实质上起栅绝缘膜的作用，由此抑制了栅电极9A和9B的耐压变差和栅绝缘膜(氧化钛膜6和氧化硅膜8)漏电流增加，同时不必进行常规栅极形成工艺中进行的光氧化。此外，由于不进行光氧化，在氧化钛膜6组成的栅绝缘膜与衬底1之间的界面上形成氧化硅膜，因此该工艺不会产生介电常数变小的问题。
接下来，如图22所示，借助CVD技术氮化硅膜10淀积在衬底1上，用磷或砷离子注入栅电极9A两侧上的p型阱4形成低杂质浓度的n-型半导体区11，用硼离子注入栅电极9B两侧上的n型阱5形成低杂质浓度的p-型半导体区12。其余的步骤与实施例1中进行的相同。
以上参考实施例详细地介绍了本发明的发明人完成的发明，但实际上本发明不限于以上提到的实施例，可以在本发明的精神和范围内以不同的方式修改。
以上提到的实施例展示了示例性的例子，其中为内部电路一个元件的MISFET的栅绝缘膜由高介电常数膜形成，为I/O电路一个元件的MISFET的栅绝缘膜由氧化硅膜形成，然而，本发明不限于以上提到的结构，本发明可以广泛地应用于局部由高介电常数膜形成的MISFFET的栅绝缘膜的两种类型的栅极工艺。
本申请中公开的代表性的发明具有以下效果，下面简要介绍这些效果。
MISFFET的部分栅绝缘膜由高介电常数膜形成确保了不仅抑制了隧道电流而且提高了MISFFET的驱动能力。由氧化硅膜形成的栅绝缘膜的其它部分确保了MISFFET的可靠性。
可以抑制栅电极的耐压变差和栅绝缘膜的漏电流增加。

Claims (27)

1.一种半导体集成电路器件，包括：
半导体衬底主表面的第一区上的第一MISFET；和
半导体衬底主表面的第二区上的第二MISFET，
其中所述第一MISFET的栅绝缘膜包括相对介电常数高于氮化硅相对介电常数的第一绝缘膜，
其中第二MISFET的栅绝缘膜包括由氧化硅组成的第二绝缘膜，以及
其中转变成氧化硅膜膜厚度的第一绝缘膜的膜厚度比转变成氧化硅膜膜厚度的第二绝缘膜的膜厚度薄。
2.根据权利要求1的半导体集成电路器件，其中转变成氧化硅膜膜厚度的第一绝缘膜的膜厚度比3nm薄，转变成氧化硅膜膜厚度的第二绝缘膜的膜厚度等于或厚于3nm。
3.根据权利要求1的半导体集成电路器件，其中第一绝缘膜由4A族元素的氧化物组成。
4.根据权利要求1的半导体集成电路器件，其中还包括在半导体衬底中第一MISFET的第一栅电极的两侧上形成的第一杂质区。
5.根据权利要求1的半导体集成电路器件，其中第二MISFET以比第一MISFET更高的电压操作。
6.根据权利要求5的半导体集成电路器件，其中第一MISFET包含在一内部电路中。
7.根据权利要求5的半导体集成电路器件，其中第二MISFET包含在一I/O电路中。
8.根据权利要求1的半导体集成电路器件，其中第一绝缘膜为氧化钛膜、氧化锆膜、氧化铪膜或氧化钽膜。
9.一种半导体集成电路器件，包括：
半导体衬底主表面的第一区上的第一MISFET；和
半导体衬底主表面的第二区上的第二MISFET，
其中第一MISFET具有形成在第一MISFET的第一栅电极的侧壁上方的第一侧壁间隔层，
第一MISFET具有形成在第一侧壁间隔层和第一栅电极之间的氮化硅膜，
第一MISFET的栅绝缘膜包括相对介电常数高于氮化硅相对介电常数的第一绝缘膜，以及
其中第二MISFET的栅绝缘膜包括由氧化硅组成的第二绝缘膜，以及其中转变成氧化硅膜膜厚度的第一绝缘膜的膜厚度比转变成氧化硅膜膜厚度的第二绝缘膜的膜厚度薄。
10.根据权利要求9的半导体集成电路器件，其中转变成氧化硅膜膜厚度的第一绝缘膜的膜厚度比3nm薄，转变成氧化硅膜膜厚度的第二绝缘膜的膜厚度等于或厚于3nm。
11.根据权利要求9的半导体集成电路器件，其中第一绝缘膜由4A族元素的氧化物组成。
12.根据权利要求9的半导体集成电路器件，其中还包括形成在第一MISFET的栅电极的侧壁上的、覆盖第一侧壁间隔层的氮化硅膜。
13.根据权利要求9的半导体集成电路器件，其中所述形成在第一侧壁间隔层和第一栅电极之间的氮化硅膜沿第一MISFET的栅绝缘膜的一侧延伸。
14.根据权利要求9的半导体集成电路器件，其中还包括在半导体衬底中第一栅电极的两侧上形成的第一杂质区。
15.根据权利要求14的半导体集成电路器件，其中还包括在半导体衬底中第一侧壁间隔层的两侧上形成的第二杂质区，所述第二杂质区的杂质浓度大于所述第一杂质区的杂质浓度。
16.根据权利要求9的半导体集成电路器件，其中第二MISFET以比第一MISFET更高的电压操作。
17.根据权利要求16的半导体集成电路器件，其中第一MISFET包含在一内部电路中。
18.根据权利要求16的半导体集成电路器件，其中第二MISFET包含在一I/O电路中。
19.根据权利要求9的半导体集成电路器件，其中第一绝缘膜为氧化钛膜、氧化锆膜、氧化铪膜或氧化钽膜。
20.一种半导体集成电路器件，包括：
半导体衬底主表面的第一区上的第一MISFET；和
半导体衬底主表面的第二区上的第二MISFET，
其中第一MISFET的栅绝缘膜包括相对介电常数高于氮化硅相对介电常数的第一绝缘膜，
其中第二MISFET的栅绝缘膜包括由氧化硅组成的第二绝缘膜，
在栅的长度方向上，第一MISFET的第一栅电极的长度比第一栅绝缘膜的长度窄；
其中转变成氧化硅膜膜厚度的第一绝缘膜的膜厚度比转变成氧化硅膜膜厚度的第二绝缘膜的膜厚度薄。
21.根据权利要求20的半导体集成电路器件，其中转变成氧化硅膜膜厚度的第一绝缘膜的膜厚度比3nm薄，转变成氧化硅膜膜厚度的第二绝缘膜的膜厚度等于或厚于3nm。
22.根据权利要求20的半导体集成电路器件，其中第一绝缘膜由4A族元素的氧化物组成。
23.根据权利要求20的半导体集成电路器件，其中还包括形成在第一MISFET的栅电极的侧壁上的、覆盖氧化硅膜的侧壁间隔层，该侧壁间隔层包括(a)氮化硅膜、或者(b)氧化硅膜和氮化硅膜。
24.根据权利要求20的半导体集成电路器件，其中第二MISFET以比第一MISFET更高的电压操作。
25.根据权利要求24的半导体集成电路器件，其中第一MISFET包含在一内部电路中。
26.根据权利要求24的半导体集成电路器件，其中第二MISFET包含在一I/O电路中。
27.根据权利要求20的半导体集成电路器件，其中第一绝缘膜为氧化钛膜、氧化锆膜、氧化铪膜或氧化钽膜。
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