CN1620727A - 半导体集成电路器件及其制造方法 - Google Patents

半导体集成电路器件及其制造方法 Download PDF

Info

Publication number
CN1620727A
CN1620727A CNA018238378A CN01823837A CN1620727A CN 1620727 A CN1620727 A CN 1620727A CN A018238378 A CNA018238378 A CN A018238378A CN 01823837 A CN01823837 A CN 01823837A CN 1620727 A CN1620727 A CN 1620727A
Authority
CN
China
Prior art keywords
mentioned
dielectric film
semiconductor substrate
zone
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA018238378A
Other languages
English (en)
Other versions
CN100334732C (zh
Inventor
酒井哲
平岩笃
山本智志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1620727A publication Critical patent/CN1620727A/zh
Application granted granted Critical
Publication of CN100334732C publication Critical patent/CN100334732C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明公开了一种半导体集成电路器件及其制造方法，在半导体衬底(1)的表面形成了硅氧化膜(9)后，用氟酸水溶液除去形成实效膜厚薄的栅极绝缘膜的区域的硅氧化膜(9)，然后，在半导体衬底(1)上形成高介电常数绝缘膜(10)，从而在半导体衬底(1)上形成包括高介电常数绝缘膜(10)和硅氧化膜(9)的叠层膜的栅极绝缘膜(12)、以及包括高介电常数绝缘膜(10)的栅极绝缘膜(11)的2种栅极绝缘膜。

Description

半导体集成电路器件及其制造方法
技术领域
本发明涉及一种半导体集成电路器件的制造技术，特别是涉及对内置栅极绝缘膜的厚度彼此不同的多种MIS(金属绝缘体半导体，Metal Insulation Semiconductor)晶体管用之有效的技术。
背景技术
为了谋求半导体集成电路器件的高集成化、低功率化，半导体器件的动作电压每一代产品都在减小，其时，为了维持、提高器件性能，MIS晶体管一直都按照比例缩小规则不断进行微细化，栅极绝缘膜也不断缩小。但是，另一方面，由于要应对例如功耗的降低、存储信息的保持或外部电源电压的变化等，因此还需要栅极绝缘膜的厚度相对较厚的MIS晶体管。例如，在存储器LSI(大规模集成电路，Large ScaleIntegrated Circuit)或CMOS(互补金属氧化物半导体，ComplementaryMetal Oxide Semiconductor)逻辑LSI等中，由于在内部电路和输入输出电路中动作电压不同，故在同一衬底上形成有栅极绝缘膜的厚度彼此不同的多种MIS晶体管。
在日本特开2001-15612号公报等中，记载了在同一衬底上形成厚度彼此不同的2种硅氧化膜，把它们作为MIS晶体管的栅极绝缘膜的技术。
然而，在栅极电极的宽度(以下，叫做栅极长度)小于或等于0.1μm的MIS晶体管中，人们预料栅极绝缘膜的厚度将变为小于或等于1.2nm。但是，作为栅极绝缘膜，使以往一直应用的硅氧化膜为小于或等于1.2nm时，漏电流会超过10A/cm2，会产生例如等待电流增加这样的问题。
于是，把相对介电常数相对较高的绝缘膜(以下，叫做高介电常数绝缘膜)，例如在把相对介电常数为7左右的氧化铝膜(Al2O3)用做栅极绝缘膜，并保持物理膜厚在大于或等于2nm不变的状态下进行了缩小实效膜厚的尝试。所谓实效膜厚，就是考虑了相对介电常数的硅氧化(SiO2)换算膜厚。
本发明者，把高介电常数绝缘膜应用于厚度彼此不同的2种栅极绝缘膜，对用各自的栅极绝缘膜构成的2种MIS晶体管的形成技术进行了探讨。以下，是由本发明者所探讨的技术，其概要如下。
首先，在衬底上形成第1高介电常数绝缘膜，然后以抗蚀剂膜为掩膜除去第1区域的上述高介电常数绝缘膜。接着在除去了抗蚀剂膜之后，对衬底进行清洗处理，再在衬底上形成第2高介电常数绝缘膜。据此，在第1区域形成包括第2高介电常数绝缘膜的薄栅极绝缘膜，在与第1区域不同的第2区域形成包括第1和第2高介电常数绝缘膜的厚栅极绝缘膜。然后，通过形成栅极、源极、漏极以及布线，在第1区域形成具有薄栅极绝缘膜的MIS晶体管，在第2区域形成具有厚栅极绝缘膜的MIS晶体管。
但是，显然若使用上述MIS晶体管的形成方法，则会产生以下的问题。
(1)在第1区域和第2区域，在因栅极绝缘膜的厚度不同而产生了约大于或等于20nm的高度差的情况下，在后面的栅极形成工序或通过布线的开口的形成工序等中将产生不便。
(2)必须进行对衬底和抗蚀剂膜具有高的选择比，而且对衬底无刻蚀损伤或污染的高介电常数绝缘膜的刻蚀技术的新开发。
本发明的目的在于：提供在内置栅极绝缘膜的厚度彼此不同的多种MIS晶体管的半导体集成电路器件中，可以形成可靠性高的栅极绝缘膜，并且可以使MIS晶体管的制造变得容易的技术。
本发明的上述以及其它的目的和新的特征，将会从本说明书的记述和所附附图得以明确。
发明内容
以下，简单地说明在本申请所公开的发明之中有代表性的发明的概要。
本发明的半导体集成电路器件，具有：第1MIS晶体管，具有在半导体衬底内形成的一对第1半导体区域，以及在一对第1半导体区域之间的区域的、半导体衬底上中间隔着第1栅极绝缘膜形成的第1导体片；第2MIS晶体管，具有在半导体衬底内形成的一对第2半导体区域，以及在一对第2半导体区域之间的区域的、半导体衬底上中间隔着第2栅极绝缘膜形成的第2导体片。第1栅极绝缘膜的厚度比第2栅极绝缘膜的厚度大，第1栅极绝缘膜包括位于半导体衬底上的第1绝缘膜，以及位于第1绝缘膜上的第2绝缘膜，第2栅极绝缘膜包括位于半导体衬底上的第3绝缘膜，使第2和第3绝缘膜的相对介电常数比第1绝缘膜的相对介电常数大。
本发明的半导体集成电路器件的制造方法，具有：在半导体衬底的第1区域和与第1区域不同的第2区域，在半导体衬底的表面形成第1绝缘膜的步骤；在第1区域的第1绝缘膜残留下来的状态下，选择性地除去第2区域的第1绝缘膜的步骤；在第1区域的第1绝缘膜上和第2区域的半导体衬底上形成第2绝缘膜的步骤；在第2绝缘膜上形成第1导体层的步骤；通过使第1导体层形成图形，在第1区域形成第1导体片，在第2区域形成第2导体片的步骤；为了在第1和第2导体片的两侧的半导体衬底的表面形成第1半导体区域，导入第1导电型的第1杂质的步骤；在第1及第2导体片的上方和侧壁形成第3绝缘膜的步骤；对第3绝缘膜施行各向异性刻蚀，在第1导体片的侧壁形成第1侧壁绝缘膜，在第2导体片的侧壁形成第2侧壁绝缘膜的步骤；为了在第1和第2侧壁绝缘膜的两侧的半导体衬底的表面形成第2导体区域，导入第1导电型的第2杂质的步骤。
附图说明
图1是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图2是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图3是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图4是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图5是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图6是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图7是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图8是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图9是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图10是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图11是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图12是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图13是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图14是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图15是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图16是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图17是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图18是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图19是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图20是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图21是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图22是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图23是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图24是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图25是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图26是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图27是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图28是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图29是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图30是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图31是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图32是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图33是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图34是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图35是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图36是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图37是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图38是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图39是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图40是半导体衬底的主要部分剖面图，按照工序顺序表示作为本发明一个实施方式的半导体集成电路器件的制造方法的一个例子。
图41是表示使用了本发明一个实施方式的CMOS反相器的一个例子的等效电路图。
图42是表示使用了本发明一个实施方式的集成电路器件的一个例子的电路块图。
图43是表示在I/O电路中使用了厚栅极绝缘膜的反相器的一个例子的等效电路图。
图44是表示在主电路中使用了薄栅极绝缘膜的反相器的一个例子的等效电路图。
图45表示构成存储单元阵列的存储单元的一个例子的等效电路图。
具体实施方式
以下，根据附图详细地说明本发明的实施方式。另外，在用来说明实施方式的全部附图中，对于那些具有同一的功能的构件，赋予同一标号，省略重复的说明。
用图1～40所示的半导体衬底主要部分剖面图，按照工序顺序说明作为本发明一个实施方式的半导体集成电路器件的制造方法。图中，区域A是形成实效膜厚厚的栅极绝缘膜的区域，区域B是形成实效膜厚薄的栅极绝缘膜的区域。此外，在区域A、B，分别形成阈值电压(以下，记为Vth)低的n沟道MIS晶体管(以下，记为低VthNMOS)、Vth低的p沟道MIS晶体管(以下，记为低VthPMOS)、Vth高的n沟道MIS晶体管(以下，记为低VthNMOS)、Vth高的p沟道MIS晶体管(以下，记为高VthPMOS)，即，在同一衬底上形成8种MIS晶体管。
首先，如图1所示，准备例如包含p型单晶硅的半导体衬底1。其次，对该半导体衬底1进行热氧化，在其表面形成厚度0.01μm左右的薄硅氧化膜2，接着在其上层用CVD(化学气相淀积，ChemicalVapor Deposition)法淀积厚度0.1μm左右的硅氮化膜3。
然后，如图2所示，在硅氮化膜3上形成抗蚀剂图形RP1。该抗蚀剂图形RP1，可以用通常的光刻技术形成。即，抗蚀剂图形RP1，在把光致抗蚀剂膜涂敷到半导体衬底1上后，通过对该光致抗蚀剂膜进行曝光和显影处理而形成。
其次，如图3所示，在以抗蚀剂图形RP1为掩膜对硅氮化膜3进行刻蚀后，除去抗蚀剂图形RP1。接着，如图4所示，通过以形成了图形的硅氮化膜3为掩膜依次对硅氧化膜2和半导体衬底1进行干法刻蚀，在元件隔离区域的半导体衬底1上形成深度0.35μm左右的元件隔离沟4a。
其次，在对半导体衬底1施行热氧化处理形成了硅氧化膜(未示出)后，如图5所示，用CVD法在半导体衬底1上淀积硅氧化膜4b。
其次，如图6所示，用CMP(化学机械研磨，Chemical MechanicalPolishing)法研磨硅氧化膜4b，通过使硅氧化膜4b残留在元件隔离沟4a的内部形成元件隔离区域。然后，对半导体衬底1施行约1000℃的热处理，使已埋入到元件隔离沟4a内的硅氧化膜4b致密化。其次，在用热磷酸除去了硅氮化膜3，接着用氟酸类的水溶液除去半导体衬底1表面的硅氧化膜2之后，使半导体衬底1热氧化，在半导体衬底1的表面形成保护膜5。
其次，如图7所示，以抗蚀剂图形RP2为掩膜向半导体衬底1离子注入n型杂质，例如磷，形成深阱6。上述磷，例如以注入能量1～3MeV、剂量1×1012～5×1012cm-2注入。
其次，在除去了抗蚀剂图形RP2后，如图8所示，用抗蚀剂图形RP3覆盖区域A、B的NMOS形成区域，并向区域A、B的PMOS形成区域离子注入n型杂质，例如磷，形成n阱7。上述磷，例如以注入能量500～100keV、剂量5×1011～5×1012cm-2注入，通过改变能量并连续2、3次左右进行离子注入，形成反向阱。
其次，在除去了抗蚀剂图形RP3之后，如图9所示，用抗蚀剂图形RP4覆盖区域A、B的PMOS形成区域，向区域A、B的NMOS形成区域离子注入p型杂质，例如硼或氟化硼，形成n阱8。上述硼或氟化硼，例如以注入能量500～100keV、剂量5×1011～5×1012cm-2注入，通过改变能量并连续2、3次左右进行离子注入，形成反向阱。
其次，在除去了抗蚀剂图形RP4之后，向n阱7和p阱8的各自的沟道区域离子注入用于调整MIS晶体管的Vth的杂质。向沟道区域进行的离子注入，例如，如下所述地进行。
首先，如图10所示，以抗蚀剂图形RP5为掩膜向区域B的高VthNMOS形成区域的沟道区域离子注入p型杂质，例如氟化硼。上述氟化硼，例如以注入能量25keV、剂量2.5×1013cm-2注入。
接着，在除去了抗蚀剂图形RP5之后，如图11所示，以抗蚀剂图形RP6为掩膜向区域B的高VthPMOS形成区域的沟道区域离子注入n型杂质，例如磷。上述磷，例如以注入能量20keV、剂量1.1×1013cm-2注入。
接着，在除去了抗蚀剂图形RP6之后，如图12所示，以抗蚀剂图形RP7为掩膜向区域A的高VthNMOS形成区域的沟道区域离子注入p型杂质，例如氟化硼。上述氟化硼，例如以注入能量25keV、剂量8×1012cm-2注入。
接着，在除去了抗蚀剂图形RP7之后，如图13所示，以抗蚀剂图形RP8为掩膜向区域A的高VthPMOS形成区域的沟道区域离子注入n型杂质，例如磷。上述磷，例如用注入能量20keV、剂量1×1013cm-2注入。
接着，在除去了抗蚀剂图形RP8之后，如图14所示，以抗蚀剂图形RP9为掩膜向区域A的低VthNMOS形成区域的沟道区域离子注入p型杂质，例如氟化硼。上述氟化硼，例如以注入能量25keV、剂量2×1012cm-2注入。
接着，在除去了抗蚀剂图形RP9之后，如图15所示，以抗蚀剂图形RP10为掩膜向区域A的低VthPMOS形成区域的沟道区域离子注入n型杂质，例如磷。上述磷，例如用注入能量20keV、剂量5×1012cm-2注入。
其次，在除去了抗蚀剂图形RP10后，如图16所示，除去保护膜5，以例如4～5nm左右的厚度在半导体衬底1的表面形成硅氧化膜9。硅氧化膜9，例如可以用热CVD法或热氧化法形成。另外，也可以对半导体衬底1施行热氮化处理，使上述硅氧化膜9成为硅氧氮化膜。上述热氮化处理，例如通过在含有用等离子体放电自由基化的氮的减压气氛中保持加热到了900℃左右的半导体衬底1进行。
其次，如图17所示，在用抗蚀剂图形RP11覆盖区域A后，如图18所示，以抗蚀剂图形RP11为掩膜，用例如氟酸类的水溶液除去区域B的硅氧化膜9。然后，如图19所示，除去抗蚀剂图形RP11。
其次，如图20所示，在半导体衬底1上形成高介电常数绝缘膜10，例如形成氧化铝膜。高介电常数绝缘膜10，例如可以用溅射法进行淀积。在半导体衬底1上形成的高介电常数绝缘膜10的厚度被设定为实效膜厚为5nm左右，例如，在氧化铝膜的情况下，考虑到相对介电常数，而淀积10nm左右。据此，在区域B形成包括高介电常数绝缘膜10的、实效膜厚为5nm左右的栅极绝缘膜11，在区域A形成包括高介电常数绝缘膜10和硅氧化膜9的叠层膜的、实效膜厚9～10nm左右的栅极绝缘膜12。
另外，在半导体衬底1上形成上述高介电常数绝缘膜10之前，为了使与半导体衬底1的界面实现稳定化，也可以形成小于或等于1nm的硅氧化膜、硅氮化膜或硅氧氮化膜。
其次，如图21所示，用CVD法在半导体衬底1上淀积厚度为例如200nm左右的硅膜13。
其次，如图22所示，在区域A、B的NMOS形成区域形成了抗蚀剂图形RP12后，以该抗蚀剂图形RP12为掩膜向区域A、B的PMOS形成区域的硅膜13离子注入p型杂质，例如硼。
其次，除去抗蚀剂图形RP12，接着，如图23所示，在区域A、B的PMOS形成区域形成了抗蚀剂图形RP13后，以抗蚀剂图形RP13为掩膜向区域A、B的NMOS形成区域的硅膜13离子注入n型杂质，例如磷。
接着，在除去了抗蚀剂图形RP13后，对半导体衬底1实行例如950℃、60秒左右的热处理，使已注入到硅膜13的上述n型杂质和p型杂质激活，再使区域A、B的NMOS形成区域的硅膜13变为n型多晶硅膜，使区域A、B的PMOS形成区域的硅膜13变为p型多晶硅膜。
其次，如图24所示，在用CVD法在半导体衬底1上淀积了硅氧化膜14后，如图25所示，形成用于形成n沟道或p沟道MIS晶体管的栅极电极的抗蚀剂图形RP14。
其次，如图26所示，在以抗蚀剂图形RP14为掩膜对硅氧化膜14进行了刻蚀后，除去抗蚀剂图形RP14。接着，如图27所示，以形成了图形的硅氧化膜14为掩膜刻蚀硅膜13，在区域A、B的NMOS形成区域形成包括n型多晶硅膜的栅极电极(导体片)15n，在区域A、B的PMOS形成区域形成包括p型多晶硅膜的栅极电极(导体片)15p。
其次，如图28所示，在除去了硅氧化膜14后，对半导体衬底1施行例如800℃左右的干法氧化处理。
其次，如图29所示，以抗蚀剂图形RP15为掩膜，向区域A的PMOS形成区域的n阱7离子注入p型杂质，例如氟化硼，在栅极电极15p的两侧的n阱7形成p型扩展区16a，接着离子注入n型杂质，例如磷，形成起击穿阻挡层作用的晕圈(Halo)层。上述氟化硼，例如以注入能量2～3keV、剂量1×1015cm-2注入，上述磷，例如以注入能量55keV、剂量4×1012cm-2注入。
其次，在除去了抗蚀剂图形RP15后，如图30所示，以抗蚀剂图形RP16为掩膜向区域A的NMOS形成区域的p阱8离子注入n型杂质，例如砷，在栅极电极15n的两侧的p阱8形成n型扩展区域17a，接着，离子注入p型杂质，例如硼，形成晕圈层。上述砷，例如以注入能量5keV、剂量2×1015cm-2注入，上述硼，例如以注入能量20keV、剂量6×1012cm-2注入。
其次，在除去了抗蚀剂图形RP16后，如图31所示，以抗蚀剂图形RP17为掩膜向区域B的PMOS形成区域的n阱7离子注入p型杂质，例如氟化硼，在栅极电极15p的两侧的n阱7形成p型扩展区域16b，接着，离子注入n型杂质，例如磷，形成晕圈层。上述氟化硼，例如以注入能量2～3keV、剂量1×1015cm-2注入，上述磷，例如用注入能量55keV、剂量1×1013cm-2注入。
其次，在除去了抗蚀剂图形RP17后，如图32所示，以抗蚀剂图形RP18为掩膜，向区域B的NMOS形成区域的p阱8离子注入n型杂质，例如砷，在栅极电极15n的两侧的p阱8形成n型扩展区域17b，接着，离子注入p型杂质，例如硼，形成晕圈层。上述砷，例如以注入能量3keV、剂量2×1015cm-2注入，上述硼，例如以注入能量55keV、剂量1×1013cm-2注入。
其次，在除去了抗蚀剂图形RP18后，如图33所示，用CVD法在半导体衬底1上淀积硅氧化膜，接着，通过对该硅氧化膜进行各向异性刻蚀，在栅极电极15n、15p的侧壁形成侧壁(侧壁绝缘膜)18。在上述各向异性刻蚀中，通过使高介电常数绝缘膜10起到刻蚀止挡层的作用，可以防止对半导体衬底1的损伤。
其次，如图34所示，用例如溅射刻蚀法除去被侧壁18和元件隔离区域夹持的区域露出的高介电常数绝缘膜10。接着，如图35所示，在区域A，用例如湿法刻蚀除去被侧壁18和元件隔离区域夹持的区域露出的硅氧化膜9。
其次，如图36所示，以抗蚀剂图形RP19为掩膜向区域A、B的NMOS形成区域的p阱8离子注入n型杂质，例如砷，在栅极电极15n的两侧的p阱8形成n型扩散区域19。n型扩散区域19，相对于栅极电极15n和侧壁18自对准地形成，起到n沟道MIS晶体管的源极、漏极的作用。
其次，在除去了抗蚀剂图形RP19后，如图37所示，以抗蚀剂图形RP20为掩膜向区域A、B的PMOS形成区域的n阱7离子注入p型杂质，例如氟化硼，在栅极电极15p的两侧的n阱9形成p型扩散区域20。p型扩散区域20，相对于栅极电极15p和侧壁18自对准地形成，起到p沟道MIS晶体管的源极、漏极的作用。
其次，在除去了抗蚀剂图形RP20后，如图38所示，用例如溅射法在半导体衬底1上淀积高熔点金属膜，例如厚度10～20nm左右的钴膜。接着，对半导体衬底1施行500～600℃左右的热处理，在n沟道MIS晶体管的栅极电极15n的表面和n型扩散区域19的表面，以及p沟道MIS晶体管的栅极电极15p的表面和p型扩散区域20的表面选择性地形成厚度30nm左右、电阻率4Ωcm左右的硅化物层21。然后，用湿法刻蚀除去未反应的钴膜，接着，为了使硅化物层21实现低电阻化，对半导体衬底1施行700～800℃左右的热处理。
其次，如图39所示，在半导体衬底1上形成了硅氧化膜22后，通过用CMP法对该硅氧化膜22进行研磨，使表面实现平坦化。硅氧化膜22，由把例如TEOS(原硅酸四乙酯，Si(OC2H5))和臭氧(O3)用做源气体的等离子体CVD法淀积的TEOS氧化膜构成。
其次，如图40所示，通过以抗蚀剂图形为掩膜的刻蚀，在硅氧化膜22上形成连接孔23。该连接孔23，在n型扩散区域19或p型扩散区域20上等的必要部分上形成。
接着，例如用CVD法在包括连接孔23的内部的半导体衬底1的整个面上淀积钛氮化膜，再用例如CVD法淀积埋入连接孔23的钨膜。然后，用例如CMP法除去连接孔23以外的区域的钛氮化膜和钨膜，在连接孔23的内部形成插针24。
接着，在半导体衬底1上淀积，例如钨膜后，用以抗蚀剂图形为掩膜的干法刻蚀加工钨膜，形成第1布线层的布线25。钨膜可以用CVD法或溅射法形成。
然后，再在形成了上层布线后，用钝化膜覆盖半导体衬底1的整个面，这样，作为本发明一个实施方式的半导体集成电路器件大致完成。
这样，根据本实施方式，在半导体衬底1的表面形成了硅氧化膜9后，用氟酸水溶液除去区域B(形成实效膜厚薄的栅极绝缘膜的区域)的硅氧化膜9，然后，通过在半导体衬底1上形成高介电常数绝缘膜10，可以抑制对半导体衬底1的表面造成的损伤或污染，可以在同一半导体衬底1上形成包括高介电常数绝缘膜10和硅氧化膜9的栅极绝缘膜12，以及包括高介电常数绝缘膜10的栅极绝缘膜11的2种栅极绝缘膜。
此外，区域A的栅极绝缘膜12，由于包括高介电常数绝缘膜10和硅氧化膜9的叠层膜，因此与重叠了2层高介电常数绝缘膜的叠层膜相比，可以减小区域A与区域B之间的高度差。
此外，与只由硅氧化膜构成区域A的栅极绝缘膜12的情况相比，由于可以使硅氧化膜9的厚度变薄，因此可以减少元件隔离沟4a的内部的氧化，可以减小元件隔离沟4a的端部的应力。
其次，图41示出了使用本发明一个实施方式的反相器电路的一个例子。
图中用虚线围起来的区域是CMOS反相器，Tkp和Tnp是p沟道晶体管，Tkn和Tnn是n沟道MIS晶体管。此外，构成CMOS反相器的MIS晶体管Tnp、Tnn的栅极绝缘膜的厚度，比MIS晶体管Tkp、Tkn的栅极绝缘膜的厚度薄。例如构成CMOS反相器的MIS晶体管Tnp、Tnn的栅极绝缘膜由高介电常数绝缘膜构成，其实效膜厚例如为3.5nm左右，MIS晶体管Tkp、Tkn的栅极绝缘膜由包括高介电常数绝缘膜和硅氧化膜的叠层膜构成，其实效膜厚例如为6nm左右。
在CMOS反相器和第1电源Vdd、第2电源Vss间插入有栅极绝缘膜的厚度厚的MIS晶体管Tkp、Tkn。在使用该电路进行信号处理时(正常时)使控制信号CS为“H”。通过该信号，MIS晶体管Tkp、Tkn导通，第1电源Vdd和第2电源Vss被直接连接到CMOS反相器。
在不使用该电路时，即，在等待时，使控制信号为“L”。这时，MIS晶体管Tkp、Tkn截止，第1电源Vdd、第2电源Vss与CMOS反相器分离。构成CMOS反相器的MIS晶体管Tnp、Tnn的栅极-源极间和栅极-漏极间的漏电流，由于MIS晶体管Tkp、Tkn截止而不会在第1电源Vdd和第2电源Vss之间流动。此外，由于未提供第1电源Vdd和第2电源Vss，CMOS反相器不作为反相器起作用，但是，通过MIS晶体管Tkp、Tkn可以防止因漏电流而产生的功耗的增加。
其次，用图42所示的电路块说明使用本发明一个实施方式的集成电路器件的一个例子。作为该集成电路，例示出了把存储器电路和逻辑电路设置在同一衬底上的逻辑混载型存储器，可以粗分为主电路、I/O(输入输出接口)电路、存储器直接外围电路、存储单元阵列和电源控制电路。
主电路(在图中，用实线围起电路块来表示)，是MIS晶体管的有源区域的面积比率，主要由使用了薄栅极绝缘膜的MIS晶体管构成，I/O电路、存储器直接控制电路和电源控制电路(在图中，用实线和虚线围起电路块来表示)由使用了薄栅极绝缘膜的MIS晶体管和使用了厚栅极绝缘膜的MIS晶体管构成，存储单元阵列(在图中，用虚线围起电路块来表示)主要由使用了厚栅极绝缘膜的MIS晶体管构成。在此，所谓薄栅极绝缘膜就是包括高介电常数绝缘膜的绝缘膜(与上述栅极绝缘膜11构造相同)，所谓厚栅极绝缘膜，就是包括高介电常数绝缘膜和硅氧化膜的叠层绝缘膜(与上述栅极绝缘膜12构造相同)。
主电路，包括CPU(Central Processing Unit，中央运算处理器)芯核等，例如通过I/O电路与外部进行输入输出信号的授受，此外，还通过存储器直接外围电路与存储单元进行信号的授受。主电路，由于包含许多逻辑元件而且要求高速动作，因此使用了薄栅极绝缘膜的MIS晶体管所占比率多。
图43示出了主电路中使用了薄栅极绝缘膜的反相器的等效电路的一个例子。主电路连接有电压相对较低的电源Vdd1。
I/O电路、存储器直接外围电路和电源控制电路，虽然主要使用使用了薄栅极绝缘膜的MIS晶体管，但是为了降低功耗，作为对电源的开关MIS晶体管也使用使用了厚栅极绝缘膜的MIS晶体管。此外，来自I/O电路的外部的大信号直接施加的部分，也使用使用了厚栅极绝缘膜的MIS晶体管。
图44示出了I/O电路中使用了厚栅极绝缘膜的反相器的等效电路的一个例子。I/O电路连接有电压相对较高的电源Vdd2。
存储单元阵列，由于如果漏电流大，则存储信息消失，因此在存储单元中使用使用了厚栅极绝缘膜的MIS晶体管。
图45示出了构成存储单元阵列的存储单元的等效电路的一个例子。所例示的存储单元，是DRAM(Dynamic Random Access Memory)单元，由起开关作用的选择用MIS晶体管Q和存储信息电荷的电容C构成，选择用MIS晶体管Q使用使用了厚栅极绝缘膜的MIS晶体管。
这样，在要求高速动作的电路等中，由于要求遵循MIS晶体管的高速化趋势的性能，因此在MIS晶体管中使用薄栅极绝缘膜。另一方面，在要求与电源的匹配性的电路或要求降低漏电流的存储单元等中，在MIS晶体管中使用厚栅极绝缘膜。
以上虽然根据发明的实施方式具体地对由本发明者完成的发明进行了说明，但是，本发明并不限于上述实施方式，当然可以在不脱离其要旨的范围内进行种种的变更。
例如，在上述实施方式中，虽然用氧化铝膜做高介电常数绝缘膜，但是并不限于此，也可以用钛氧化膜(TiOx)、锆氧化膜(ZrOx)、铪氧化膜(HfOx)、钽氧化膜(TaOx)、或钌氧化膜(RuOx)等构成高介电常数绝缘膜。
工业可利用性
由于可以抑制对半导体衬底的表面造成的损伤或污染，而且可以在同一半导体衬底上形成包括高介电常数绝缘膜和硅氧化膜的叠层膜的栅极绝缘膜、以及包括高介电常数绝缘膜的栅极绝缘膜，因此可以形成厚度彼此不同的、可靠性高的多个栅极绝缘膜。此外，实效膜厚厚的栅极绝缘膜，由于包括高介电常数绝缘膜和硅氧化膜的叠层膜，因此与重叠了2层高介电常数绝缘膜的叠层膜相比，还可以减小形成实效膜厚厚的栅极绝缘膜的区域和形成实效膜厚薄的栅极绝缘膜的区域之间的高度差，可以使其后的MIS晶体管的制造变得容易。

Claims (19)

1.一种半导体集成电路器件，其特征在于：具有
半导体衬底；
第1MIS晶体管，具有在上述半导体衬底内形成的一对第1半导体区域，以及在上述一对第1半导体区域之间的区域的、上述半导体衬底上中间隔着第1栅极绝缘膜形成的第1导体片；
第2MIS晶体管，具有在上述半导体衬底内形成的一对第2半导体区域，以及在上述一对第2半导体区域之间的区域的、上述半导体衬底上中间隔着第2栅极绝缘膜形成的第2导体片；
上述第1栅极绝缘膜的厚度比上述第2栅极绝缘膜的厚度大，
上述第1栅极绝缘膜包括位于上述半导体衬底上的第1绝缘膜和位于上述第1绝缘膜上的第2绝缘膜，
上述第2栅极绝缘膜包括位于上述半导体衬底上的第3绝缘膜，
上述第2和第3绝缘膜的相对介电常数比上述第1绝缘膜的相对介电常数大。
2.根据权利要求1所述的半导体集成电路器件，其特征在于：
上述第2绝缘膜的厚度和上述第3绝缘膜的厚度相等。
3.根据权利要求1所述的半导体集成电路器件，其特征在于：
上述第2绝缘膜的厚度比上述第1绝缘膜的厚度大。
4.根据权利要求1所述的半导体集成电路器件，其特征在于：
上述第1绝缘膜包括硅氧化膜。
5.根据权利要求1所述的半导体集成电路器件，其特征在于：
上述第2和第3绝缘膜包括氧化铝膜、钛氧化膜、锆氧化膜、铪氧化膜、钽氧化膜或钌氧化膜。
6.根据权利要求1所述的半导体集成电路器件，其特征在于：
上述第1绝缘膜包括硅氧氮化膜。
7.一种半导体集成电路器件，具有
第1MIS晶体管，具有在半导体衬底内形成的第1源极、漏极区域，以及在上述半导体衬底上中间隔着第1栅极绝缘膜形成的第1栅极电极；
第2MIS晶体管，具有在半导体衬底内形成的第2源极、漏极区域，以及在上述半导体衬底上中间隔着第2栅极绝缘膜形成的第2栅极电极；
其特征在于：
上述第1栅极绝缘膜的厚度比上述第2栅极绝缘膜的厚度大，
上述第1栅极绝缘膜包括位于上述半导体衬底上的第1绝缘膜，以及位于上述第1绝缘膜上的第2绝缘膜，
上述第2栅极绝缘膜包括位于上述半导体衬底上的第3绝缘膜，以及位于上述第3绝缘膜上的第4绝缘膜，
上述第2和第4绝缘膜的相对介电常数比上述第1绝缘膜的相对介电常数大，
上述第1绝缘膜的厚度比上述第3绝缘膜的厚度大。
8.根据权利要求7所述的半导体集成电路器件，其特征在于：
上述第2绝缘膜的厚度和上述第4绝缘膜的厚度相等。
9.根据权利要求7所述的半导体集成电路器件，其特征在于：
上述第2和第4绝缘膜的厚度比上述第1绝缘膜的厚度大。
10.根据权利要求7所述的半导体集成电路器件，其特征在于：
上述第1绝缘膜包括硅氧化膜。
11.根据权利要求7所述的半导体集成电路器件，其特征在于：
上述第3绝缘膜包括硅氧化膜、硅氮化膜或硅氧氮化膜。
12.一种半导体集成电路器件的制造方法，其特征在于：包括
(a)在半导体衬底的第1区域和与第1区域不同的第2区域，在上述半导体衬底的表面形成第1绝缘膜的步骤；
(b)在上述第1区域的上述第1绝缘膜残留下来的状态下，选择性地除去上述第2区域的上述第1绝缘膜的步骤；
(c)在上述第1区域的上述第1绝缘膜上和上述第2区域的上述半导体衬底上形成第2绝缘膜的步骤；
(d)在上述第2绝缘膜上形成第1导体层的步骤；
(e)通过使上述第1导体层形成图形，在上述第1区域形成第1导体片，在上述第2区域形成第2导体片的步骤；
(f)在上述第1和第2区域，为了在上述第1和第2导体片的两侧的上述半导体衬底的表面形成第1半导体区域，导入第1导电型的第1杂质的步骤。
13.根据权利要求12所述的半导体集成电路器件的制造方法，其特征在于：接着步骤(f)，还具有
(g)在上述第1和第2导体片之上和侧壁形成第3绝缘膜的步骤；
(h)对上述第3绝缘膜施行各向异性刻蚀，在上述第1导体片的侧壁形成第1侧壁绝缘膜，在上述第2导体片的侧壁形成第2侧壁绝缘膜的步骤；
(i)在上述第1和第2区域，为了在上述第1和第2侧壁绝缘膜的两侧的上述半导体衬底的表面形成第2导体区域，导入第1导电型的第2杂质的步骤。
14.根据权利要求13所述的半导体集成电路器件的制造方法，其特征在于：接着步骤(i)，还具有
(j)与上述第2半导体区域相连接地在上述半导体衬底上形成高熔点金属膜的步骤；
(k)对上述半导体衬底施行热处理，在上述半导体区域的表面形成硅化物层的步骤。
15.根据权利要求13所述的半导体集成电路器件的制造方法，其特征在于：
上述第2绝缘膜的厚度比上述第1绝缘膜的厚度大。
16.根据权利要求13所述的半导体集成电路器件的制造方法，其特征在于：在步骤(a)之后，还具有
(l)在含氮的气氛中对上述第1绝缘膜施行热处理的步骤。
17.根据权利要求13所述的半导体集成电路器件的制造方法，其特征在于：在步骤(a)之前，还具有
(m)在半导体衬底的表面形成多个沟的步骤；
(n)用第4绝缘膜埋入上述沟内的步骤。
18.根据权利要求13所述的半导体集成电路器件的制造方法，其特征在于：在步骤(b)之后，还具有
在上述第2区域，在上述半导体衬底的表面形成厚度比上述第1绝缘膜小的第5绝缘膜的步骤。
19.一种半导体集成电路器件的制造方法，其特征在于：包括
(a)在半导体衬底的第1区域和与上述第1区域不同的第2区域，在上述半导体衬底的表面形成第1绝缘膜的步骤；
(b)在上述第1区域的上述第1绝缘膜残留下来的状态下，选择性地除去上述第2区域的上述第1绝缘膜的步骤；
(c)在上述第1区域的上述第1绝缘膜上和上述第2区域的上述半导体衬底上形成第2绝缘膜的步骤；
(d)在上述第2绝缘膜上形成第1导体层的步骤；
(e)通过使上述第1导体层形成图形，在上述第1区域形成第1导体片和第2导体片，在上述第2区域形成第3导体片和第4导体片的步骤；
(f)在上述第1和第2区域，为了在上述第1、第2、第3和第4导体片的两侧的上述半导体衬底的表面形成第1半导体区域，导入第1导电型的第1杂质的步骤；
在步骤(a)之前，还具有以下步骤
向位于上述第1导体片的下方的上述半导体衬底导入用于形成第1沟道区域的第2杂质，
向位于上述第2导体片的下方的上述半导体衬底导入用于形成第2沟道区域的第3杂质，
向位于上述第3导体片的下方的上述半导体衬底导入用于形成第3沟道区域的第4杂质，
向位于上述第4导体片的下方的上述半导体衬底导入用于形成第4沟道区域的第5杂质。
CNB018238378A 2001-11-30 2001-11-30 半导体集成电路器件及其制造方法 Expired - Fee Related CN100334732C (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2001/010492 WO2003049188A1 (fr) 2001-11-30 2001-11-30 Dispositif de circuit integre semi-conducteur et procede de fabrication correspondant

Publications (2)

Publication Number Publication Date
CN1620727A true CN1620727A (zh) 2005-05-25
CN100334732C CN100334732C (zh) 2007-08-29

Family

ID=11737988

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB018238378A Expired - Fee Related CN100334732C (zh) 2001-11-30 2001-11-30 半导体集成电路器件及其制造方法

Country Status (6)

Country Link
US (4) US7335561B2 (zh)
JP (1) JPWO2003049188A1 (zh)
KR (1) KR100683104B1 (zh)
CN (1) CN100334732C (zh)
TW (1) TW522553B (zh)
WO (1) WO2003049188A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109997215A (zh) * 2017-01-24 2019-07-09 新电元工业株式会社 半导体装置的制造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7186604B2 (en) 2002-08-15 2007-03-06 Renesas Technology Corp. Semiconductor integrated circuit device and method for fabricating the same
JP4938262B2 (ja) * 2004-08-25 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4846272B2 (ja) 2005-06-07 2011-12-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20070018253A1 (en) * 2005-07-21 2007-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell and manufacturing methods
JP4832069B2 (ja) * 2005-12-06 2011-12-07 パナソニック株式会社 半導体装置及びその製造方法
US8148223B2 (en) 2006-05-22 2012-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. 1T MIM memory for embedded ram application in soc
US7709331B2 (en) * 2007-09-07 2010-05-04 Freescale Semiconductor, Inc. Dual gate oxide device integration
KR100937659B1 (ko) * 2007-12-04 2010-01-19 주식회사 동부하이텍 반도체 소자의 제조 방법
JP5211689B2 (ja) * 2007-12-28 2013-06-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8853701B2 (en) * 2010-04-28 2014-10-07 Sharp Kabushiki Kaisha Semiconductor device, display device, and production method for semiconductor device and display device
US9147613B2 (en) * 2010-05-07 2015-09-29 Intersil Americas LLC Method of forming an insulator layer in a semiconductor structure and structures resulting therefrom
JP5778900B2 (ja) * 2010-08-20 2015-09-16 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5592210B2 (ja) * 2010-09-09 2014-09-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5758744B2 (ja) * 2011-08-25 2015-08-05 株式会社日立製作所 相変化メモリ
JP6917737B2 (ja) * 2017-03-13 2021-08-11 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置の製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
US4477310A (en) * 1983-08-12 1984-10-16 Tektronix, Inc. Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas
JP2635809B2 (ja) * 1990-09-12 1997-07-30 株式会社東芝 半導体装置及びその製造方法
US5162884A (en) * 1991-03-27 1992-11-10 Sgs-Thomson Microelectronics, Inc. Insulated gate field-effect transistor with gate-drain overlap and method of making the same
JP3025385B2 (ja) * 1993-01-21 2000-03-27 シャープ株式会社 半導体装置
JPH08250742A (ja) * 1995-03-14 1996-09-27 Toshiba Corp 半導体装置
JP4122063B2 (ja) 1996-10-10 2008-07-23 ティコ テレコミュニケーションズ（ユーエス） インコーポレイティド 負荷支持するケースとの海底光ファイバケーブル継手
US5723355A (en) * 1997-01-17 1998-03-03 Programmable Microelectronics Corp. Method to incorporate non-volatile memory and logic components into a single sub-0.3 micron fabrication process for embedded non-volatile memory
JP3304803B2 (ja) * 1997-02-07 2002-07-22 ヤマハ株式会社 多電源半導体装置の製造方法
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100253394B1 (ko) * 1997-12-29 2000-04-15 김영환 듀얼 게이트절연막을 가지는 게이트전극의 제조방법
EP1024524A2 (en) * 1999-01-27 2000-08-02 Matsushita Electric Industrial Co., Ltd. Deposition of dielectric layers using supercritical CO2
JP4149095B2 (ja) 1999-04-26 2008-09-10 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2000349285A (ja) * 1999-06-04 2000-12-15 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6262455B1 (en) * 1999-11-02 2001-07-17 Philips Semiconductor, Inc. Method of forming dual gate oxide layers of varying thickness on a single substrate
US6541829B2 (en) * 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6856307B2 (en) * 2000-02-01 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and method of driving the same
JP2001237324A (ja) * 2000-02-22 2001-08-31 Nec Corp 半導体装置の製造方法
JP2001257344A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2001284463A (ja) * 2000-03-30 2001-10-12 Nec Corp 半導体装置およびその製造方法
JP2001298085A (ja) 2000-04-12 2001-10-26 Sony Corp ヒューズ溶断装置及びヒューズ溶断方法
JP2001298095A (ja) * 2000-04-13 2001-10-26 Nec Corp Ｍｏｓ型半導体装置の製造方法
JP2001298096A (ja) * 2000-04-17 2001-10-26 Nec Corp 半導体装置の製造方法
JP4078014B2 (ja) * 2000-05-26 2008-04-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びその製造方法
JP3746669B2 (ja) * 2000-10-17 2006-02-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3732098B2 (ja) * 2001-02-19 2006-01-05 株式会社ルネサステクノロジ 半導体装置
JP2003069011A (ja) * 2001-08-27 2003-03-07 Hitachi Ltd 半導体装置とその製造方法
JP4257055B2 (ja) * 2001-11-15 2009-04-22 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109997215A (zh) * 2017-01-24 2019-07-09 新电元工业株式会社 半导体装置的制造方法

Also Published As

Publication number Publication date
US20100227446A1 (en) 2010-09-09
CN100334732C (zh) 2007-08-29
US20090273037A1 (en) 2009-11-05
WO2003049188A1 (fr) 2003-06-12
US20050045959A1 (en) 2005-03-03
US20080105923A1 (en) 2008-05-08
US7741677B2 (en) 2010-06-22
KR20040071148A (ko) 2004-08-11
US7560772B2 (en) 2009-07-14
TW522553B (en) 2003-03-01
US7897467B2 (en) 2011-03-01
KR100683104B1 (ko) 2007-02-15
US7335561B2 (en) 2008-02-26
JPWO2003049188A1 (ja) 2005-04-21

Similar Documents

Publication Publication Date Title
CN1251316C (zh) 半导体器件及其制造方法
CN1317772C (zh) 半导体器件及其制造方法
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
CN1301549C (zh) 半导体集成电路器件的制造方法
TWI429025B (zh) 製造半導體元件的方法與半導體元件
CN1620727A (zh) 半导体集成电路器件及其制造方法
TWI416603B (zh) 半導體裝置及其製造方法
CN1725507A (zh) 半导体装置及其制造方法
CN1641854A (zh) 制造半导体器件的方法
CN1560926A (zh) 场效应晶体管及其制造方法
CN1450658A (zh) 半导体器件和半导体器件的制造方法
US20130052781A1 (en) Method of Forming Non-planar FET
CN1893085A (zh) 半导体装置及其制造方法
CN1825566A (zh) 半导体装置的制造方法
CN1467824A (zh) 半导体器件及其制造方法
US20110284971A1 (en) Semiconductor device and manufacturing method thereof
CN1841739A (zh) 半导体器件及其制造方法
CN1532916A (zh) 设有电容器的半导体装置的制造方法
CN1574293A (zh) 半导体集成电路器件的制造方法和半导体集成电路器件
US8569136B2 (en) Manufacturing method of semiconductor device
CN1320653C (zh) 半导体集成电路器件
CN1574276A (zh) 有沟槽隔离的半导体装置
CN1253945C (zh) 半导体器件及其制造方法
CN1848392A (zh) 半导体器件及其制造方法
JP4588483B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA PREFECTURE, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20101020

Address after: Kanagawa

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Renesas Technology Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070829

Termination date: 20181130

CF01 Termination of patent right due to non-payment of annual fee