CN1841739A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法，其中每个沟道区(2b)和(3b)从其顶面到沿x方向的两个侧面经由栅极绝缘膜(5)被栅电极(6)并被侧壁间隔层(9)覆盖。换句话说，在每个沟道区(2b)和(3b)沿x方向的两个侧面上没有STI元件隔离结构(4)的绝缘材料(处于非接触状态)，由此，防止STI元件隔离结构(4)对每个沟道区(2b)和(3b)施加z方向的应力。

Description

半导体器件及其制造方法
相关申请的交叉参考
本申请基于并要求2005年3月29日提交的在先日本专利申请No.2005-096093的优先权，在此通过参考援引其全部内容。
技术领域
本发明涉及一种具有通过STI(浅槽隔离)方法形成的元件隔离结构的半导体器件及其制造方法。
背景技术
通常，作为元件隔离结构，已经使用有通过STI方法形成的元件隔离结构(下文简称为STI元件隔离结构)，其中，通过将绝缘材料嵌入到元件隔离区内形成的沟槽中来确保有源区内的绝缘。由于这种STI元件隔离结构能够确保元件隔离，而不会像通过所谓的LOCOS方法形成的场氧化膜等那样从衬底表面突出，所以期望STI元件隔离结构能有助于近年来对半导体器件微型化的需求。
(专利文献1)日本特开平No.2000-22141；
(专利文献2)日本特开平No.2004-55640；
(非专利文献1)Y.Kumagai等人，“由于0.13μm节点的MOSFET中的应力引起的漏电流改变的计算(Evaluation of change in drain current due tostrain in 0.13-μm-node MOSFETs)”，SSDM，第14-15页，2003。
但是，由于从STI元件隔离结构施加到有源区上的应力，使得STI元件隔离结构的使用会收到导通电流下降的损害。
因此，人们提出了以下技术，作为减弱施加到有源区的应力的技术。
对于N型MOS晶体管，采用的方法是形成一种材料的栅电极，且该栅电极在底层对有源区施加张应力等。另一方面，对于P型MOS晶体管，采用的方法是使用SiGe形成源极/漏极区，以增加流经沟道区等的电流的绝对值。
但是，在这种情况下，N型MOS晶体管和P型MOS晶体管通过不同的工艺形成，因此，必然导致工艺和工艺复杂度的增加，此外，它们需要使用不常用的材料来形成，从而为了实现这些晶体管，在技术和制造成本上会面临许多困难。
此外，当采用STI元件隔离结构时，由STI元件隔离结构产生的应力很大程度地取决于有源区的宽度(栅极宽度方向)、长度(栅极长度方向)等，尤其是宽度，而呈现不同的值。作为具体的实例，在图8中示出了使用STI元件隔离结构的N型和P型MOS晶体管中有源区宽度(W(nm)与导通电流(ΔIon(％))的变化之间的关系。ΔIon为0％的情况，其表示沟道区根本没有应变的情况，即应力被完全释放的状态。如图中所示，在N型和P型MOS晶体管中，随着栅极宽度的增加，STI元件隔离结构产生的应力的影响增加(当N型和P型MOS晶体管都被比较时，P型MOS晶体管受应力的影响比N型MOS晶体管更显著)并且导通电流下降。如上所述，随着器件被进一步微型化，尤其是导通电流对有源区宽度的依赖性(下文称为栅极宽度方向依赖性)会变得更加严重。即使在使用STI元件隔离结构的情况下应用上述方法，栅极宽度方向依赖性的问题仍不能得到解决。
作为针对STI元件隔离结构问题的对策，例如，产生了多种途径，例如寻求一种施加较少应力的新材料作为STI元件隔离结构的绝缘材料，在STI元件隔离结构的沟槽中形成称为衬垫(liner)的缓冲材料膜以减弱应力，等等。但是，这种情况也需要不常用的材料。此外，STI元件隔离结构的绝缘材料的改变或者衬垫的插入远远不能充分地释放应力。
如上所述，当采用STI元件隔离结构时，需要一种具有较小应力的栅极宽度方向依赖性的器件结构，以减弱施加到有源区的应力并有效减少应力，以提高导通电流。目前，有一种技术受到瞩目，其能够容易且确定地满足这两项需求，而不会引起工艺和工艺复杂度的增加。
发明内容
针对上述问题研发出本发明，并且本发明的目的是提供一种可靠的半导体器件及其制造方法，该半导体器件在包括STI元件隔离结构的半导体器件中具有良好电流特性，在该STI元件隔离结构中，应力的栅极宽度方向依赖性被显著降低并且施加到有源区的应力被容易且确定地减弱，而不会引起工艺和工艺复杂度的增加。
本发明的半导体器件包括：元件隔离结构，其通过在半导体衬底的元件隔离区内形成的沟槽中嵌入绝缘材料而形成；有源区，其通过元件隔离结构而被限定在半导体衬底中；栅电极，其经由栅极绝缘膜图案化形成在有源区上；以及晶体管结构，其具有在栅电极两侧的有源区内形成的一对杂质扩散层，其中，元件隔离结构至少与沿沟道区的栅极长度方向的两个侧面处于非接触的状态，该沟道区构成形成于有源区内的杂质扩散层之间的基本电流通过区。
本发明的半导体器件的制造方法，包括以下步骤：在半导体衬底的元件隔离区内形成沟槽；将绝缘材料嵌入到沟槽中，以形成元件隔离结构，由此将有源区限定在半导体衬底上；部分去除元件隔离结构的绝缘材料，以露出有源区的表面层部分；以这样一种方式图案化形成栅电极，即，使其经由栅极绝缘膜从表面层部分的顶面到两个侧面覆盖该表面层部分；以及将杂质引入到栅电极两侧的有源区中，以形成一对杂质扩散层。
本发明的半导体器件的制造方法，包括以下步骤：在半导体衬底的元件隔离区中形成沟槽；将绝缘材料嵌入到沟槽中，以形成元件隔离结构，由此以具有分别从矩形的一对侧边突出的突出部分的形状将有源区限定在半导体衬底上；经由栅极绝缘膜在有源区上以沿突出部分的顶部延伸的形状图案化形成栅电极；以及将杂质引入到栅电极两侧的有源区中，以形成一对杂质扩散层。
附图说明
图1A和1B为采用N型和P型MOS晶体管作为模型来增加沟道区中的导通电流所需的应力的表格和公式；
图2为示出具有典型的STI元件隔离结构的MOS晶体管结构的示意性透视图及其横截面图；
图3A至3C为示出根据仅为P型MOS晶体管选择的第一实施例的CMOS晶体管制造方法中的主要工艺的示意图；
图4A至4F为以工艺顺序示出根据第一实施例的CMOS晶体管制造方法的示意性横截面图；
图5A和5B为示出第一实施例的修改实例中添加到第一实施例的工艺的示意图；
图6A至6C为示出根据仅为P型MOS晶体管选择的第二实施例的CMOS晶体管制造方法中的主要工艺的示意图；
图7A至7E为以工艺顺序示出根据第二实施例的CMOS晶体管的制造方法的示意性横截面图；以及
图8为示出使用STI元件隔离结构的N型和P型MOS晶体管中有源区的宽度与导通电流的变化之间的关系的特性图。
具体实施方式
-本发明的基本要旨-
图1A和图1B示出采用N型和P型MOS晶体管作为模型来增加沟道区中的导通电流所需的应力。图1A为一个表格，其示出表示x、y和z方向的应力的符号(压缩或者扩张)，其为增加在<110>方向的沟道区中的导通电流所需的应力，<110>为通常采用的半导体衬底的平面方位(参见非专利文献1)。此外，图1B为一个计算公式，其示出在这些模型中电流变化与应力之间的关系。这里，εxx、εyy和εzz分别表示在x、y和z方向上的应力，而ΔIon_N和ΔIon_P分别表示N型MOS晶体管和P型MOS晶体管中导通电流的变化值。
这里，N型晶体管和P型晶体管在x方向(沟道长度方向)和y方向(衬底深度方向)具有相反符号的应力来增加导通电流，但是它们在z方向(沟道宽度方向)具有相同符号的应力。本发明人注意到在N型晶体管和P型晶体管中z方向的应力呈现相同的特性，并且实际上对z方向的应力进行设计。这能够减弱使导通电流降低的压应力，以同时在N型和P型MOS晶体管中提高性能并抑制器件的栅极宽度方向依赖性。
具有STI元件隔离结构的MOS晶体管通常采取图2所示的结构。图2示出了MOS晶体管的示意性透视图以及沿该MOS晶体管的z-y平面和x-y平面的示意性横截面图。这里，数字101表示在硅衬底100的元件隔离区中形成的STI元件隔离结构，数字102表示由STI元件隔离结构101限定的有源区，数字103表示经由栅极绝缘膜104在有源区102上图案化形成(pattern-formed)的栅电极，数字105表示在栅电极的任一侧上形成的侧壁间隔层，以及数字106表示有源区102中位于侧壁间隔层105的任一侧部分的源极/漏极区。顺便提及的是，可以形成与源极/漏极区106部分交叠的浅延伸区。
STI元件隔离结构101这样形成：将绝缘材料填充到在元件隔离区内形成的沟槽中且使其表面平坦化，然后其表面层在侧壁间隔层105的形成中在蚀刻的影响下从以上状态被轻微去除，从而露出有源区102的表面层。但是，因为从沟道区102a的上方延伸的栅电极103和侧壁间隔层105用作为所谓的掩模，因此STI元件隔离结构101的绝缘材料仍然保留在与有源区102的源极/漏极区106之间(如过形成延伸区，则在延伸区之间)的沟道区102a内沿x方向的两个侧面相接触的部分中。剩余部分由标号101a表示。
剩余部分101a以沿z方向将沟道区102a夹在中间的方式形成，从而将z方向的压应力施加到沟道区102a。因此，仅需要减弱在z方向由剩余部分101a施加给沟道区102a的压应力。在本发明中，STI元件隔离结构101类似剩余部分101a而形成，从而它们的绝缘材料至少不与沟道区102a沿x方向的两个侧面相接触。特别地，如将在以下实施例中更详细地描述的那样，可构思出的结构例如为：剩余部分101a中的一个在栅电极103形成之前被去除，以及剩余部分101a中的一个与沟道区102a分离，该沟道区102a构成源极/漏极区106之间实际的电流通过区(passing region)。采用这样的结构来减弱z方向的压应力。此外，在这种情况下，z方向压应力的减弱，即在栅极宽度方向也降低了栅极宽度方向依赖性，以恢复导通电流的减少量，如图8中的特性图所示，由此允许器件进一步微型化而不损失导通电流。换句话说，根据本发明，能够显著降低栅极宽度方向依赖性，以防止N型和P型MOS晶体管中导通电流的降低，而与其导电类型无关。
应注意，如图1B中的计算公式所示，ΔIon_P中的系数εzz大约是ΔIon_N中的系数的四倍，这表明z方向的应力会更显著地影响导通电流的变化。因此，本发明尤其为P型MOS晶体管以及N型MOS晶体管提供了显著的效果。
顺便提及的是，如在专利文献1和2中所公开的，通过设计具有STI元件隔离结构的MOS晶体管中STI元件隔离结构的形式等，来限制阈值电压、限制寄生晶体管等，但是其中没有公开也没有教导以减弱沟道区内的应力为目的而具有本发明的形式的STI元件隔离结构。
-应用本发明的实施例-
下面，将参考附图详细描述将本发明应用到CMOS晶体管的具体实施例。要注意的是，为了方便说明，将结合其制造方法来描述CMOS晶体管的结构。
-第一实施例-
图3A至3C为示出根据仅为P型MOS晶体管选择的第一实施例的CMOS晶体管制造方法中的主要工艺的示意性透视图，并且图3C为P型MOS晶体管的全貌，其附加地示出了沿晶体管的z-y平面和x-y平面的示意性横截面图。图4A至4F为以工艺顺序示出根据第一实施例的CMOS晶体管制造方法的示意性横截面图，每幅图都对应于图3C中所示的沿x-y平面的示意性横截面图。
首先，如图3A和图4A所示，在硅衬底1上，分别限定P型MOS晶体管的有源区2和N型MOS晶体管的有源区3。
更具体地，在半导体衬底上，即硅衬底1上，分别于P型MOS晶体管的元件隔离区和N型MOS晶体管的元件隔离区中形成元件隔离结构，以限定矩形的有源区2和有源区3。作为元件隔离结构，采用STI方法，用诸如氧化硅等的绝缘材料填充通过光刻和干法蚀刻在元件隔离区中形成的沟槽4a，然后，例如，采用CMP(化学机械研磨)方法进行研磨，以使绝缘材料的表面平坦化，来形成STI元件隔离结构4。
随后，如图3B和4B所示，其分别露出了有源区2和3的表面层2a和3a。
更具体地，选择性去除STI元件隔离结构4的绝缘材料的蚀刻溶液，例如HF溶液等，被用于湿法蚀刻STI元件隔离结构4的绝缘材料的表面层，以进行去除。这次湿法蚀刻分别露出例如约30nm厚的有源区2和3的表面层2a和3a。如下文中将描述的，在表面层2a和3a中将形成沟道区。
随后，如图4C所示，图案化形成栅电极6，其经由栅极绝缘膜5从有源区2和3的表面层2a和3a延伸到STI元件隔离结构4。
更具体地，首先，例如，通过热氧化方法在有源区2和3上形成膜厚约为1nm、由例如氧化硅膜制成的栅极绝缘膜5。
接下来，例如，通过CVD方法，在包括栅极绝缘膜5的整个表面上沉积膜厚约为100nm的多晶硅膜(未示出)。然后，通过光刻和干法蚀刻图案化多晶硅膜和栅极绝缘膜5，由此图案化形成栅电极6，其分别覆盖各个有源区2和3的表面层2a和3a的顶面和两个侧面，并分别在STI元件隔离结构4上延伸。
还优选在以下条件下形成栅电极6，即当形成栅电极6时，栅电极6减弱施加到将成为有源区2和3的部分的压应力，或者对这些部分施加张应力。例如，当形成将成为栅电极6的多晶硅膜时，其形成温度为例如700至1000℃，更例如850℃。以上述方式形成的栅电极6减弱了施加到将成为沟道区的部分的压应力(或者对该部分施加张应力)，因此，进一步有利于提高导通电流。
随后，如图4D所示，分别在P型MOS晶体管的有源区2和N型MOS晶体管的有源区3中形成延伸区7和延伸区8。
更具体地，首先，形成仅覆盖有源区3这一侧的抗蚀掩模(未示出)，在加速能量为1KeV且剂量为1×1015/cm2的条件下，对有源区2进行P型杂质的离子注入，该P型杂质在这里为硼(B)。在注入期间，在有源区2内以栅电极6作为掩模于栅电极6的两侧形成P型延伸区7。
接下来，在通过灰化等处理去除抗蚀掩模之后，形成仅覆盖有源区2这一侧的抗蚀掩模(未示出)。然后，使用这层掩模，在加速能量为1KeV且剂量为2×1015/cm2的条件下，对有源区3进行N型杂质的离子注入，该N型杂质在这里为磷(P)。在注入期间，在有源区3内以栅电极6作为掩模于栅电极6的两侧形成N型延伸区8。然后，通过灰化等处理去除抗蚀掩模。
随后，如图4E所示，在每个栅电极6的两个侧面上形成侧壁间隔层9。
更具体地，在整个表面上沉积绝缘膜，这里为氧化硅膜(未示出)，以覆盖栅电极6。然后，对氧化硅膜的整个表面进行各向异性蚀刻(回蚀)，从而仅留下栅电极6的两个侧面上的氧化硅膜，由此分别形成侧壁间隔层9。
随后，如图3C和4F所示，分别在P型MOS晶体管的有源区2和N型MOS晶体管的有源区3中形成源极/漏极区11和源极/漏极区12。
更具体地，首先，形成覆盖有源区3这一侧的抗蚀掩模(未示出)，在加速能量为40KeV且剂量为5×1015/cm2的条件下，对有源区2进行P型杂质的离子注入，该P型杂质在这里为硼(B)。在注入期间，在有源区2内以栅电极6和侧壁间隔层9作为掩模于侧壁间隔层9的两侧，以与P型延伸区7部分交叠的方式，形成比延伸区7更深的P型源极/漏极区11。
接下来，在通过灰化等处理去除抗蚀掩模之后，形成覆盖有源区2这一侧的抗蚀掩模(未示出)。使用这层掩模，在加速能量为40KeV且剂量为5×1015/cm2的条件下，对有源区3进行N型杂质的离子注入，该N型杂质在这里为磷(P)。在注入期间，在有源区3内以栅电极6和侧壁间隔层9作为掩模于侧壁间隔层9的两侧，以与N型延伸区8部分交叠的方式，形成比延伸区8更深的N型源极/漏极区12。
然后，在通过灰化等处理去除抗蚀掩模之后，在1050℃下，对硅衬底1进行大约10秒的退火处理。这次退火处理激活离子注入的、用于形成延伸区7和8以及源极/漏极区11和12的各种杂质。
之后，通过形成层间绝缘膜、各种连接孔、布线等等，来完成CMOS晶体管，其包括有源区2中的P型MOS晶体管和有源区3中的N型MOS晶体管。
在本实施例中，如图3C所示，延伸区7之间的矩形区域成为有源区2内的沟道区2b，而延伸区8之间的矩形区域成为有源区3内的沟道区3b。每个沟道区2b和3b从其顶面起到沿x方向的两个侧面经由栅极绝缘膜5被栅电极6和侧壁间隔层9覆盖。换句话说，在每个沟道区2b和3b沿x方向的两个侧面上并没有STI元件隔离结构4的绝缘材料(处于非接触状态)，因此相应地防止了来自STI元件隔离结构4沿z方向的应力被施加到每个沟道区2b和3b。在这种情况下，它们几乎不受栅极宽度方向依赖性限制的影响。这种结构能够防止在P型和N型MOS晶体管中导通电流的下降，具有很小或者没有栅极宽度方向依赖性，且与其导电类型无关。
如上所述，根据本实施例，可以显著降低应力的栅极宽度方向依赖性并容易且确定地减弱施加到有源区的应力，而不会引起包括STI元件隔离结构4的CMOS晶体管中的工艺或者工艺复杂度的增加，从而实现具有良好电流特性的、可靠的CMOS晶体管。
-修改实例-
这里，将描述第一实施例的修改实例。在本修改实例中，如第一实施例那样制造CMOS晶体管，但其不同之处在于：添加一道工艺，通过引入一种元素来减弱STI元件隔离结构4的应力。
图5A和5B为示出在本修改实例中添加到第一实施例的工艺的示意图，其中图5A为示意性俯视图，而图5B为图5A中沿虚线I-I的示意性横截面图。
首先，进行图4A和4B(图3A和3B)中的工艺。
随后，如图5A和5B，仅在P型MOS晶体管的有源区2内形成覆盖有源区2且沿x方向延伸的抗蚀掩模13。
更具体地，在整个表面上涂覆抗蚀剂，并通过光刻对其进行处理，由此仅在有源区2上形成抗蚀掩模13，其覆盖有源区2且在STI元件隔离结构4上延伸，并在z方向具有与有源区2几乎相同的宽度。这里，有源区2沿z方向的两个侧面被抗蚀掩模13覆盖，而有源区2沿x方向的两个侧面则未被抗蚀掩模13覆盖而是露出来的。
然后，在图5A和5B所示的状态下，使用比较重的元素，例如Ge、Si等，这里为Ge，对STI元件隔离结构4的表面层进行离子注入。在有源区2的这一侧，通过Ge的离子注入，使被抗蚀掩模13露出的STI元件隔离结构4的部分，即与有源区2沿x方向的两个端面2c相接触的部分成为非晶态。另一方面，在有源区3的这一侧，通过Ge的离子注入，使STI元件隔离结构4的整个表面成为非晶态。
应该注意，尽管通过上述Ge的离子注入，使有源区3也成为非晶态，但是通过后面描述的退火处理会使其再结晶，因而不会引发问题。当然，也可以与抗蚀掩模13一起形成仅覆盖有源区3的抗蚀掩模，由此防止Ge进入有源区3。
随后，进行图4C至4F(图3C)的处理。
然后，在通过灰化等处理去除抗蚀掩模之后，在1050℃下，对硅衬底1进行大约10秒的退火处理。这次退火处理激活离子注入的、用于形成延伸区7和8以及源极/漏极区11和12的各种杂质。此时，退火处理同时使STI元件隔离结构4引入Ge的部分(以及有源区3)重新结晶。这次再结晶减弱了由STI元件隔离结构4施加到有源区2和3的压应力。换句话说，在有源区2的这一侧，减弱了由区域R施加到有源区2的两个端面2c的沿z方向的压应力。另一方面，在有源区3的这一侧，减弱了由STI元件隔离结构4施加到有源区3的四个端面的压应力，所述四个端面即沿x方向的两个端面和沿z方向的两个端面。
为了增加导通电流，对于图1所示的P型MOS晶体管，这里只需要在x方向施加压应力以及在z方向施加张应力。不同的是，对于N型MOS晶体管，只需要在x方向和Z方向都施加张应力。在本修改实例中，上述再结晶在P型MOS晶体管的有源区2内沿x方向施加压应力且沿z方向施加张应力，而在N型MOS晶体管的有源区3内在x方向和z方向上都施加张应力。这分别在每个P型和N型MOS晶体管的最佳条件下增加了导通电流。
之后，通过形成层间绝缘膜、各种连接孔、布线等等，完成CMOS晶体管，其包括有源区2内的P型MOS晶体管和有源区3内的N型MOS晶体管。
如上所述，根据该修改实例，在包括STI元件隔离结构4的CMOS晶体管中，在P型和N型MOS晶体管的最佳条件下，可以显著降低应力的栅极宽度方向依赖性并容易且确定地减弱施加到有源区的应力，从而实现具有良好电流特性的、可靠的CMOS晶体管。
-第二实施例-
图6A至6C为示出根据仅为P型MOS晶体管选择的第二实施例的CMOS晶体管制造方法中的主要工艺的示意图。在图6A和6B中，左图为示意性透视图，而右图为示意性俯视图，图6C为P型MOS晶体管全貌的示意性透视图，示出了其中栅极绝缘膜、栅电极及侧壁间隔层被去除的状态。在图6A至6C的附图中，与N型MOS晶体管相关的部件等的数字和标号在括号中示出。图7A至7E为以工艺顺序示出根据第二实施例的CMOS晶体管的制造方法的示意性横截面图，每幅图均对应于图6A至6C所示沿x-y平面的示意性横截面图。要注意的是，为了方便说明，对于相应于第一实施例的部件等表示为相同的数字和标号。
首先，如图6A和7A所示，在硅衬底1上，分别限定P型MOS晶体管的有源区21和N型MOS晶体管的有源区22。
更具体地，在半导体衬底上，即硅衬底1上，分别于P型MOS晶体管的元件隔离区和N型MOS晶体管的元件隔离区内形成元件隔离结构，以限定有源区21和有源区22。就元件隔离结构而言，采用STI方法，用诸如氧化硅等的绝缘材料填充通过光刻和干法蚀刻在元件隔离区内形成的沟槽23a，然后，例如，采用CMP(化学机械研磨)方法进行研磨，以使绝缘材料的表面平坦化，从而形成STI元件隔离结构23。
在本实施例中，沟槽23a形成的形状为：每个有源区21和22具有从矩形的一对侧边突出的突出部分21a或22a，换句话说，近似为十字形状，并且绝缘材料被嵌入到沟槽23a中并被平坦化，以形成STI元件隔离结构23。
随后，如图7B所示，经由栅极绝缘膜5在有源区21和22上，以沿突出部分21a和22a的顶部延伸的形式，图案化形成栅电极6。
更具体地，首先，例如，通过热氧化方法在有源区21和22上形成膜厚约为1nm、由例如氧化硅膜制成的栅极绝缘膜5。
接下来，例如，通过CVD方法，在包括栅极绝缘膜5的整个表面上沉积膜厚约为100nm的多晶硅膜(未示出)。然后，通过光刻和干法蚀刻图案化多晶硅膜和栅极绝缘膜5，由此图案化形成分别经由栅极绝缘膜5在有源区21和22上沿各个突出部分21a和22a延伸的栅电极6。
要注意的是，还优选在以下条件下形成栅电极6，即当形成栅电极6时，栅电极6减弱施加到将成为有源区21和22的部分的压应力，或者对这些部分施加张应力。例如，当形成将成为栅电极6的多晶硅膜时，其形成温度为例如700℃至1000℃，更例如850℃。以上述方式形成的栅电极6减弱了施加到将成为沟道区的部分的压应力(或者对这些部分施加张应力)，因此，进一步有利于提高导通电流。
随后，如图7C所示，分别在P型MOS晶体管的有源区21和N型MOS晶体管的有源区22内形成延伸区7和延伸区8。
更具体地，首先，形成仅覆盖有源区22这一侧的抗蚀掩模(未示出)，在加速能量为1KeV且剂量为1×1015/cm2的条件下，对有源区21进行P型杂质的离子注入，该P型杂质在这里为硼(B)。在注入期间，在有源区21内以栅电极6作为掩模于栅电极6的两侧形成P型延伸区7。
接下来，在通过灰化等处理去除抗蚀掩模之后，形成仅覆盖有源区21这一侧的抗蚀掩模(未示出)。然后，使用这层抗蚀掩模，在加速能量为1KeV且剂量为2×1015/cm2的条件下，对有源区22进行N型杂质的离子注入，该N型杂质在这里为磷(P)。在注入期间，在有源区22内以栅电极6作为掩模于栅电极6的两侧形成N型延伸区8。然后，通过灰化等处理去除抗蚀掩模。
随后，如图7D所示，在每个栅电极6的两个侧面上形成侧壁间隔层9。
更具体地，在整个表面上沉积绝缘膜，这里为氧化硅膜(未示出)，以覆盖栅电极6。然后，对氧化硅膜的整个表面进行各向异性蚀刻(回蚀)，仅留下栅电极6两个侧面上的氧化硅膜，由此分别形成侧壁间隔层9。
主要由于形成侧壁间隔层9时对整个表面的各向异性蚀刻，这里，除了栅电极6和侧壁间隔层9下面的部分之外，STI元件隔离结构23的表面层被蚀刻。
随后，如图7E和6B所示，分别在P型MOS晶体管的有源区21和N型MOS晶体管的有源区22内形成源极/漏极区11和源极/漏极区12。
更具体地，首先，形成覆盖有源区22这一侧的抗蚀掩模(未示出)，在加速能量为40KeV且剂量为5×1015/cm2的条件下，对有源区22进行P型杂质的离子注入，该P型杂质在这里为硼(B)。在注入期间，在有源区21内以栅电极6和侧壁间隔层9作为掩模于侧壁间隔层9的两侧以与P型延伸区7部分交叠的方式，形成比延伸区7更深的P型源极/漏极区11。
接下来，在通过灰化等处理去除抗蚀掩模之后，形成覆盖有源区21这一侧的抗蚀掩模(未示出)。使用这层抗蚀掩模，在加速能量为40KeV且剂量为5×1015/cm2的条件下，对有源区22进行N型杂质的离子注入，该N型杂质在这里为磷(P)。在注入期间，在有源区22内以栅电极6和侧壁间隔层9作为掩模于侧壁间隔层9的两侧，以与N型延伸区8部分交叠的方式，形成比延伸区8更深的N型源极/漏极区12。
然后，在通过灰化等处理去除抗蚀掩模之后，在1050℃下，对硅衬底1进行大约10秒的退火处理。这次退火处理激活离子注入的、用于形成延伸区7和8以及源极/漏极区11和12的各种杂质。
之后，通过形成层间绝缘膜、各种连接孔、布线等等，完成CMOS晶体管，其包括分别在有源区21内的P型MOS晶体管和有源区22内的N型MOS晶体管。
在本实施例中，如图6B和6C所示，除了突出部分21a之外，源极/漏极区11之间的矩形区域成为有源区21内的沟道区21b；而除了突出部分22a之外，源极/漏极区12之间的矩形区域成为有源区22内的沟道区22b。每个沟道区21b和22b通过突出部分21a或22a以突出部分21a或22a的距离量与STI元件隔离结构23的绝缘材料的剩余部分23a分离，因此达到与剩余部分23a的所谓非接触状态。因此，减少了由STI元件隔离结构23施加到每个沟道区21b和22b在z方向的压应力。此外，有源区21和22的宽度(栅极宽度方向)通过突出部分21a和22a的距离而增加，这减弱了栅极宽度方向依赖性，从而增加导通电流，如图8中的特性图所示。这种结构能够防止在P型和N型MOS晶体管中导通电流的下降，具有非常小的栅极宽度方向依赖性，并且与其导电类型无关。
如上所述，根据本实施例，可以显著降低应力的栅极宽度方向依赖性并容易且确定地减弱施加到有源区的应力，而不会引起具有STI元件隔离结构23的CMOS晶体管中工艺和工艺复杂度的增加，从而实现具有良好电流特性的、可靠的CMOS晶体管。
要注意的是，在第二实施例中，还优选添加如第一实施例的修改实例中的工艺，其通过引入Ge等来减弱STI元件隔离结构4的应力。
根据本发明，可以显著降低应力的栅极宽度方向依赖性并容易且确定地减弱施加到有源区的应力，而不会引起包括STI元件隔离结构的半导体器件中的工艺和工艺复杂度的增加，从而实现具有良好电流特性的、可靠的半导体器件。

Claims (13)

1.一种半导体器件，包括：
元件隔离结构，该结构是通过在半导体衬底的元件隔离区内形成的沟槽中嵌入绝缘材料形成的；
有源区，其通过所述元件隔离结构而被限定在该半导体衬底中；
栅电极，其经由栅极绝缘膜图案化形成在所述有源区；以及
晶体管结构，其具有在所述栅电极两侧的所述有源区内形成的一对杂质扩散层，
其中，所述元件隔离结构至少与沿沟道区的栅极长度方向的两个侧面处于非接触的状态，所述沟道区构成形成于所述有源区内的所述杂质扩散层之间的基本电流通过区。
2.如权利要求1所述的半导体器件，其中所述栅电极形成为经由所述栅极绝缘膜从所述沟道区的顶面到两个侧面覆盖所述沟道区。
3.如权利要求1所述的半导体器件，其中所述有源区具有沿栅极宽度方向从所述沟道区前后突出的一对突出部分；并且所述突出部分沿栅极宽度方向将所述沟道区与所述元件隔离结构分开。
4.如权利要求1所述的半导体器件，其中所述栅电极形成为对所述沟道区施加张应力。
5.如权利要求1所述的半导体器件，其中至少所述元件隔离结构与所述有源区平行于栅极长度方向的端面相接触的部分被再结晶，从而减弱了通过所述元件隔离结构沿栅极宽度方向对所述有源区施加的压应力。
6.如权利要求1所述的半导体器件，其中在同一个半导体衬底上形成N型晶体管结构与P型晶体管结构，其中在所述N型晶体管结构中通过引入N型杂质来形成所述杂质扩散层，而在所述P型晶体管结构中通过引入P型杂质来形成所述杂质扩散层。
7.一种半导体器件的制造方法，包括以下步骤：
在半导体衬底的元件隔离区内形成沟槽；
将绝缘材料嵌入到该沟槽中，以形成元件隔离结构，由此在该半导体衬底上限定有源区；
部分去除该元件隔离结构的绝缘材料，以露出该有源区的表面层部分；
图案化形成栅电极，使其经由栅极绝缘膜从表面层部分的顶面到两个侧面来覆盖该表面层部分；以及
在该栅电极两侧的有源区中引入杂质，以形成一对杂质扩散层。
8.一种半导体器件的制造方法，包括以下步骤：
在半导体衬底的元件隔离区内形成沟槽；
将绝缘材料嵌入到该沟槽中，以形成元件隔离结构，由此在该半导体衬底上以具有分别从矩形的一对侧边突出的突出部分的形状来限定有源区；
经由在该有源区上的栅极绝缘膜以沿所述突出部分的顶部延伸的形式图案化形成栅电极；以及
在该栅电极两侧的有源区内引入杂质，以形成一对杂质扩散层。
9.如权利要求7所述的半导体器件的制造方法，其中在该栅电极对沟道区施加张应力的条件下形成该栅电极。
10.如权利要求7所述的半导体器件的制造方法，其中所述制造方法进一步包括以下步骤：
在形成该栅极绝缘膜之前，使该元件隔离结构的表面层成为非晶态；以及
在形成该对杂质扩散层之后，进行退火处理以激活杂质并使已成为非晶态的元件隔离结构的表面层再结晶。
11.如权利要求10所述的半导体器件的制造方法，其中在制造P型MOS晶体管的情况下，在形成该栅极绝缘膜之前，形成一层掩模，该掩模露出所述元件隔离结构与所述有源区平行于栅极长度方向的端面相接触的部分，并且使用该掩模，使该元件隔离结构的表面层的露出部分成为非晶态。
12.如权利要求10所述的半导体器件的制造方法，其中在制造N型MOS晶体管的情况下，使该元件隔离结构的整个表面层成为非晶态。
13.如权利要求7所述的半导体器件的制造方法，其中在同一个半导体衬底上形成N型晶体管结构与P型晶体管结构，其中在所述N型晶体管结构中通过引入N型杂质来形成所述杂质扩散层，而在所述P型晶体管结构中通过引入P型杂质来形成所述杂质扩散层。
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