CN1224101C - 电子静电放电保护器件及其制造方法 - Google Patents
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Abstract
ESD保护器件具有场效应晶体管。该场效应晶体管具有在半导体区域中形成的源/漏扩散层、在上述源/漏扩散层间的沟道区上形成的栅绝缘膜和在上述栅绝缘膜上形成的栅电极。在上述源/漏扩散层的一部分区域上形成了硅化物层。在上述源/漏扩散层中未形成上述硅化物层的区域的半导体区域中形成扩散层。该扩散层的结深度比上述源/漏扩散层的结深度浅。
Description
(一)技术领域
本发明涉及半导体器件及其制造方法，更详细地说，涉及保护半导体器件的内部电路使之免受过大浪涌电流影响的ESD(静电放电)保护器件及其制造方法。
(二)背景技术
一般来说，在半导体器件中设置了保护内部电路使之免受从已带电的金属、人体或封装体等放电的过大浪涌电流影响的ESD保护器件。
但是，近年来，在半导体器件中广泛地使用了自对准硅化物工艺。由于该自对准硅化物工艺中具有能减少寄生电阻的优点，故对于构成内部电路的半导体元件来说，成为必要的不可缺少的技术。但是对于ESD保护器件来说，上述自对准硅化物工艺会导致抗破坏性能下降这样的不良影响。
作为该问题的对策，已知有被称为硅化物保护工艺的技术。在该工艺中，只使ESD保护器件的源/漏扩散层的一部分区域成为非硅化物区域。在该工艺中，成为非硅化物区域的部位的扩散层的电阻值比已被硅化的部位的扩散层的电阻值高。因此，在非硅化物区域中引起浪涌电压的电压降，从而提高了抗破坏性能。
图1A至1H分别示出使用了硅化物保护工艺的ESD保护器件的制造工序的一例。在此，以应用于N沟道MOS(金属氧化物半导体)型场效应晶体管的情况为例来说明。
首先，如图1A中所示，在N型硅衬底101的主表面部中形成P型阱区102。然后，在形成了该P型阱区102的上述硅衬底101的主表面上形成栅绝缘膜103，在该栅绝缘膜103上形成栅电极104。
其后，如图1B中所示，以上述栅电极104为掩模，注入杂质离子，在上述P型阱区102的表面部中形成用来形成LDD(轻掺杂漏)结构的低杂质浓度的扩散层(LDD区)105。
然后，如图1C中所示，在所得到的半导体结构上淀积形成薄的绝缘膜106。该绝缘膜106用来防止为形成侧壁衬垫进行回刻(etchback)时衬底101的主表面被刻蚀。
接着，为了形成侧壁衬垫108，如图1D中所示，在上述薄的绝缘膜106上淀积形成厚的绝缘膜107。
其后，如图1E中所示，进行上述厚绝缘膜107的回刻。由此，在上述栅电极104的侧壁部分上形成侧壁衬垫108。
然后，如图1F中所示，以上述栅电极104和侧壁衬垫108为掩模，在上述P型阱区102的表面部中进行形成源/漏扩散层109用的离子注入和激活已注入的杂质离子用的热处理。
其次，在所得到的半导体结构上淀积形成TEOS(四乙氧基硅烷)等的绝缘膜。使用未图示的光致抗蚀剂掩模刻蚀该绝缘膜，只留下硅化物保护区。利用该工序，如图1G中所示，与不形成硅化物层的区域(非硅化物区域)对应地形成硅化物保护掩模110。
其后，通过进行自对准硅化物工艺，如图1H中所示，除了上述硅化物保护掩模110的形成部位(非硅化物区域)外，在上述源/漏扩散层109和上述栅电极104上分别形成硅化物层111。
通过这样做，可分开地形成硅化物区域(硅化物层111的形成区域)和非硅化物区域(不形成硅化物层111的区域)112。
但是，在这样的制造方法中，必须附加形成硅化物保护掩模110的工艺，存在制造工序变得复杂的缺点。此外，成为非硅化物区域112的部位的薄层电阻依赖于上述源/漏扩散层109的形成条件。不能独立地只控制非硅化物区域112的薄层电阻，不能进一步提高薄层电阻。
因此，作为使成为非硅化物区域112的部位的薄层电阻增加的方法，已知有加长非硅化物区域112的方法。但是，如果使硅化物保护区增加，则由于ESD保护器件的面积与其成比例地增加，故存在导致成本增加的弊病。
此外，作为解决必须附加用于形成硅化物保护掩模110的工艺这一问题的对策，提出了通过在侧壁衬垫108的形成时实施硅化物保护掩模110的形成来减少制造工艺数的方法。
图2A至图2G分别示出在侧壁衬垫108形成的同时进行硅化物保护掩模的形成的情况的例子。在该方法中，如图2D中所示，通过在厚的绝缘膜107上形成光致抗蚀剂掩模114，在侧壁衬垫108的形成时也进行硅化物保护掩模110′的形成。因此，可不再附加淀积形成绝缘膜的工序和刻蚀工序。而且，在该方法的情况下，在成为非硅化物区域112的部位中只进行LDD区105用的离子注入。因此，可提高成为非硅化物区域112的部位的薄层电阻。
但是，如果打算提高非硅化物区域112的薄层电阻，则发生过分地提高LDD区105的薄层电阻的附加问题。因此，在大电流流过源/漏扩散层109间时，在成为非硅化物区域112的LDD区105的部位中增加过大的焦耳热。其结果，在LDD区105中的发热占支配地位，它成为使抗破坏性能下降的主要原因。
(三)发明内容
如上所述，在现有的ESD保护器件及其制造方法中，存在非硅化物区域中扩散层形成的控制性差、抗破坏性能起因于此而下降的不良情况。
按照本发明的一个方面，提供一种ESD保护器件，包括：场效应晶体管，具有在半导体区域中形成的源/漏扩散层、在上述源/漏扩散层间的沟道区上形成的栅绝缘膜和在上述栅绝缘膜上形成的栅电极；第1硅化物层，在上述源/漏扩散层的一部分的区域上形成；以及扩散层，在上述源/漏扩散层中未形成上述第1硅化物层的区域的上述半导体区域中形成，上述扩散层的结深度比上述源/漏扩散层的结深度浅。
按照本发明的另一个方面，提供一种KSD保护器件的制造方法，包括下述步骤：在半导体衬底的主表面部中形成半导体区域；在上述半导体区域的表面上形成栅绝缘膜；在上述栅绝缘膜上形成栅电极；通过以上述栅电极为掩模在上述半导体区域的表面部中导入杂质，形成具有第1结深度的LDD区；在上述栅电极上形成侧壁衬垫；通过以上述栅电极和上述侧壁衬垫为掩模在上述半导体区域的表面部中导入杂质，在上述半导体区域的表面部中形成具有比上述第1结深度深的第2结深度的第1扩散层；在上述第1扩散层的一部分的区域上形成掩模层；通过以上述栅电极、上述侧壁衬垫和上述掩模层为掩模在上述半导体区域的表面部中导入杂质，在上述半导体区域的表面部中形成具有比上述第2结深度深的第3结深度的、起到源/漏作用的第2扩散层；以及利用自对准硅化物工艺在露出的上述半导体区域的表面部中形成硅化物层。
(四)附图说明
图1A至1H分别用来说明现有的ESD保护器件及其制造方法，是示出使用了硅化物保护工艺的ESD保护器件的制造工序的一例的工序剖面图；
图2A至2G分别用来说明现有的已被改良的ESD保护器件及其制造方法，是示出与侧壁衬垫同时地形成硅化物保护掩模的情况的ESD保护器件的制造工序的一例的工序剖面图；
图3用来说明按照本发明的第1实施例的半导体器件及其制造方法，是抽出ESD保护器件和内部电路的一部分来示出的电路图；
图4A至4H分别用来说明按照本发明的第1实施例的半导体器件及其制造方法，是依次示出制造工序的工序剖面图；
图5是示出对按照本发明的第1实施例的ESD保护器件中的ESD耐压相对于硅化物区宽度的依存性进行了模拟的结果的特性图；
图6A至6I分别用来说明按照本发明的第2实施例的ESD保护器件及其制造方法，是依次示出制造工序的工序剖面图；
图7A至7H分别用来说明按照本发明的第3实施例的半导体器件及其制造方法，是依次示出制造工序的工序剖面图；以及
图8A至8E分别用来说明按照本发明的第4实施例的ESD保护器件及其制造方法，是依次示出制造工序的工序剖面图。
(五)具体实施方式
〔第1实施例〕
图3用来说明按照本发明的第1实施例的半导体器件及其制造方法，抽出ESD保护器件和内部电路的一部分来示出。具有P沟道MOS场效应晶体管Q1、N沟道MOS场效应晶体管Q2和电阻R的ESD保护器件2连接到输入焊盘(PAD)1上。上述晶体管Q1的源和栅连接到电源VDD上，漏连接到输入焊盘1上。上述晶体管Q2的源和栅连接到电源(接地点)VSS上，漏连接到输入焊盘1上。上述电阻R的一端连接到输入焊盘1上，另一端连接到内部电路3上。在上述内部电路3的输入级中设置了由P沟道MOS场效应晶体管Q3和N沟道MOS场效应晶体管Q4构成的CMOS倒相器4。上述电阻R的另一端连接到该CMOS倒相器4的输入端上，其输出端连接到未图示的各种电路上。
在上述那样的结构中，在通常工作时晶体管Q1、Q2处于关断状态，对输入焊盘1供给的信号经电阻R供给内部电路3中的CMOS倒相器4的输入端。
而且，如果对输入焊盘1施加过大的浪涌电压，则晶体管Q1或Q2导通，将浪涌电流引导到电源VDD或VSS上。由此，保护设置在内部电路3的输入级中的晶体管Q3、Q4使其栅免受破坏。
图4A至4H分别用来说明按照本发明的第1实施例的半导体器件及其制造方法，依次示出了制造工序。本第1实施例的半导体器件在1个半导体芯片中混合装载了用LDD结构的MOS场效应晶体管形成的ESD保护器件和用LDD结构的MOS场效应晶体管形成的内部电路。在此，为了说明简单起见，着眼于图3中示出的电路中的N沟道MOS场效应晶体管Q2和Q4来说明制造工序，但通过改变各部分的导电类型，也可同样地形成P沟道MOS场效应晶体管Q1和Q3。
首先，如图4A中所示，在N型硅衬底(半导体衬底)11的主表面部中形成P型阱区(半导体区域)12。然后，在分别与ESD保护器件2的形成区域(第1元件形成区)和构成内部电路3的半导体元件的形成区域(第2元件形成区)对应的上述硅衬底11的主表面上形成厚度约为6nm的绝缘膜。其后，在上述绝缘膜上淀积形成了多晶硅层后，进行刻蚀和构图，形成栅绝缘膜13a、13b(第1、第2栅绝缘膜)和栅电极(第1、第2栅电极)14a、14b。
其次，如图4B中所示，在分别与ESD保护器件2的形成区域和构成内部电路3的半导体元件的形成区域对应的上述P型阱区12的主表面中进行砷等的离子注入，进行激活已注入的杂质离子用的热处理，形成用来形成LDD结构的N型低杂质浓度的扩散层(LDD区)15a、15b。此时离子的加速能量为5～10keV，剂量为5×1014cm-2。
其次，如图4C中所示，在所得到的半导体结构上淀积形成厚度约为30nm的薄的绝缘膜16。该绝缘膜16用来防止在形成侧壁衬垫用的回刻时衬底11的主表面被刻蚀。
其次，如图4D中所示，用掩模层覆盖上述半导体元件的形成区3，只在上述ESD保护器件2的形成区中进行砷等的离子注入。由此，形成其后成为非硅化物区域(硅化物保护区)部位的N型扩散层17。将此时的离子加速能量和剂量定为使上述N型扩散层17的结深度ΔD2比上述扩散层15a、15b的结深度ΔD1深、且比后述的源/漏扩散层的结深度ΔD3浅的值。满足这样条件的离子加速能量约为20～30kev，剂量约为2×1015cm-2。
其次，除去上述光致抗蚀剂30，为了形成侧壁衬垫，如图4E中所示，在上述薄的绝缘膜16上淀积形成厚的绝缘膜18。再有，该厚的绝缘膜18的种类与上述薄的绝缘膜16的种类不同。例如，在用SiN形成薄的绝缘膜16的情况下，使用TEOS-O3类等离子体CVD氧化膜等的不同材料作为厚的绝缘膜18。
接着，在上述ESD保护器件2的形成区中成为非硅化物区域的部位上形成光致抗蚀剂掩模19，进行上述绝缘膜18的刻蚀(回刻)。由此，如图4F中所示，在侧壁衬垫20a、20b形成的同时，形成硅化物保护掩模21(绝缘膜16、18)。
其次，如图4G中所示，将上述栅电极14a、14b、侧壁衬垫20a、20b和硅化物保护掩模21用作掩模，在衬底11的主表面部(P型阱区12的表面部)中进行砷等的离子注入。然后，通过进行热处理来激活杂质离子，形成结深度为ΔD3(ΔD3＞ΔD2＞ΔD1)的源/漏扩散层22a、22b。此时的离子加速能量约为50～60kev，剂量约为5×1015cm-2。
其后，进行自对准硅化物工艺。即，淀积形成钛或镍等的金属层，进行热处理。由此，如图4H中所示，进行上述栅电极14a、14b和上述源/漏扩散层22a、22b的各表面的硅化。其结果，在上述栅电极14a、14b上和上述源/漏扩散层22a、22b上分别形成硅化物层23a、23b。
此时，在形成了上述硅化物保护掩模21的非硅化物区域24中不引起硅化。于是，在源/漏扩散层22a、22b中分开地形成硅化物区域(硅化物层23a的形成区域)和非硅化物区域24。
这样，在单一的硅衬底11中形成混合装载了ESD保护器件2和构成内部电路3的N沟道MOS场效应晶体管Q2、Q4的半导体器件。
如上所述，由于在非硅化物区域24中形成可独立控制的N型扩散层17，故通过调整形成该N型扩散层17时的离子加速能量或剂量，可自由地设定薄层电阻。而且，通过只增加离子注入工序，可容易地实现上述N型扩散层17的形成。
这样，通过能独立地控制在成为非硅化物区域24的部位上的N型扩散层17的形成，可控制在非硅化物区域24中的浪涌电压的电压降，可提高抗破坏的性能。
再有，在使成为非硅化物区域24的部位的N型扩散层17的结深度ΔD2过分浅的情况下，薄层电阻提高，抗破坏性能下降。在这样的情况下，通过缩短非硅化物区域24的长度来降低薄层电阻，可提高ESD耐压。
图5是示出对按照上述的本发明的第1 实施例的ESD保护器件中的ESD耐压相对于硅化物区宽度(非硅化物区域24的长度)的依存性进行了模拟的结果的图。图中的横轴是非硅化物区域的长度Lsb，纵轴是将Lsb＝1微米时的耐压定为1时的耐压的相对值Vesd。
从该图5可明白，通过使非硅化物区域24的长度比0.5微米短，可提高ESD耐压。此外，缩短非硅化物区域24的长度这一点，可实现ESD保护器件2面积的缩小。作为结果，使硅化物区宽度比0.5微米短的做法，对于提高ESD耐压来说，是有效的。
再有，在上述的第1实施例中，说明了在N型硅衬底上形成了N沟道MOS场效应晶体管的情况，但当然也可在P型硅衬底上形成。
〔第2实施例〕
图6A至6I分别示出按照本发明的第2实施例的ESD保护器件的制造工序。在此，为了说明简单起见，以使用上述的硅化物保护工艺(参照图4A至4H)形成N沟道MOS场效应晶体管Q2为例来说明，但通过改变各部分的导电类型，也可同样地形成P沟道MOS场效应晶体管Q1。
首先，如图6A中所示，在N型硅衬底(半导体衬底)11的主表面部中形成P型阱区(半导体区域)12。然后，在形成了该P型阱区12的上述硅衬底11的主表面上形成厚度约为6nm的绝缘膜。其后，通过在上述绝缘膜上淀积形成多晶硅层并进行刻蚀和构图，形成栅电极14和栅绝缘膜13。
其次，如图6B中所示，以上述栅电极14为掩模，在上述P型阱区12的主表面中进行砷等的离子注入，进行激活已注入的杂质离子用的热处理，形成用来形成LDD结构的N型的低杂质浓度的扩散层(LDD区)15。此时的离子加速能量为5～10keV，剂量为5×1014cm-2。
其次，如图6C中所示，在所得到的半导体结构上淀积形成厚度约为30nm的薄的绝缘膜16。该绝缘膜16用来防止在形成侧壁衬垫用的回刻时衬底11的主表面被刻蚀。
其次，为了形成侧壁衬垫，如图6D中所示，在上述薄的绝缘膜16上淀积形成厚的绝缘膜18。再有，该厚的绝缘膜18的种类与上述薄的绝缘膜16的种类不同。例如，在用SiN形成薄的绝缘膜16的情况下，使用TEOS-O3类等离子体CVD氧化膜等的不同的材料作为厚的绝缘膜18。
接着，进行上述绝缘膜18的刻蚀(回刻)。由此，如图6E中所示，形成侧壁衬垫20。
其次，如图6F中所示，以上述栅电极14和侧壁衬垫20为掩模，在衬底11的主表面部中进行砷等的离子注入。由此，形成以后成为非硅化物区域(硅化物保护区)的部位的N型扩散层17。将此时的离子加速能量和剂量定为使上述N型扩散层17的结深度ΔD2比上述LDD区15的结深度ΔD1深、且比后述的源/漏扩散层的结深度ΔD3浅的值。满足这样的条件的离子加速能量约为20～30keV，剂量约为2×1015cm-2。
其次，在所得到的半导体结构上淀积形成了TEOS等的绝缘膜后，使用光致抗蚀剂掩模进行刻蚀，只在硅化物保护区上残留上述绝缘膜。这样，如图6G中所示，在成为上述非硅化物区域的部位上形成硅化物保护掩模21。
其次，如图6H中所示，以上述栅电极14、侧壁衬垫20和硅化物保护掩模21为掩模，在P型阱区12的表面部中进行砷等的离子注入。然后，通过进行热处理来激活已注入的杂质离子，形成结深度为ΔD3(ΔD3＞ΔD2＞ΔD1)的源/漏扩散层22。此时的离子加速能量为50～60kev，剂量为5×1015cm-2。
其后，进行自对准硅化物工艺。即，淀积形成钛或镍等的金属层，进行热处理。由此，如图6I中所示，进行上述栅电极14和上述源/漏扩散层22的各表面的硅化。这样，在上述栅电极14上和上述源/漏扩散层22上分别形成硅化物层23。
此时，在形成了上述硅化物保护掩模21的非硅化物区域24中不进行硅化。于是，在源/漏扩散层22中分开地形成硅化物区域(硅化物层23的形成区域)和非硅化物区域(不形成硅化物层23的区域)24。
这样，即使在使用了硅化物保护工艺的ESD保护器件中也可独立地控制在非硅化物区域24中的N型扩散层17的形成。于是，通过调整形成该N型扩散层17时的离子的加速能量或剂量，可自由地设定薄层电阻。
再有，在上述的第2实施例中，说明了在N型硅衬底上形成了N沟道MOS场效应晶体管的情况，但当然也可在P型硅衬底上形成。
〔第3实施例〕
图7A至7H分别依次示出按照本发明的第3实施例的半导体器件及其制造方法。本第3实施例的半导体器件在1个半导体芯片中混合装载了用不是LDD结构的MOS场效应晶体管形成的ESD保护器件和用LDD结构的MOS场效应晶体管形成的内部电路。在此，为了说明简单起见，着眼于图3中示出的电路中的N沟道MOS场效应晶体管Q2和Q4来说明制造工序，但通过改变各部分的导电类型，也可同样地形成P沟道MOS场效应晶体管Q1和Q3。
首先，如图7A中所示，在N型硅衬底(半导体衬底)11的主表面部中形成P型阱区(半导体区域)12。然后，在分别与ESD保护器件2的形成区域(第1元件形成区)和构成内部电路3的半导体元件的形成区域3(第2元件形成区)对应的上述硅衬底11的主表面上形成厚度约为6nm的绝缘膜。其后，在上述绝缘膜上淀积形成了多晶硅层后，进行刻蚀和构图，形成栅绝缘膜13a、13b(第1、第2栅绝缘膜)和栅电极(第1、第2栅电极)14a、14b。
其次，如图7B中所示，在用掩模层31覆盖了ESD保护器件2的形成区域的状态下，在上述P型阱区12的主表面中进行砷等的离子注入。然后，进行激活已注入的杂质离子用的热处理，形成N型的低杂质浓度的扩散层(LDD区)15，该扩散层15用来形成构成内部电路3的晶体管的LDD结构。此时的离子加速能量为5～10kev，剂量为5×1014cm-2。
其次，如图7C中所示，在除去了上述光致抗蚀剂膜31后，在所得到的半导体结构上淀积形成厚度约为30nm的薄的绝缘膜16。该绝缘膜16用来防止在形成侧壁衬垫用的回刻时衬底11的主表面被刻蚀。
其次，如图7D中所示，在用掩模层32覆盖了半导体元件的形成区3的状态下，只在上述ESD保护器件2的形成区中进行砷等的离子注入。由此，形成其后成为非硅化物区域(硅化物保护区)的部位的N型扩散层17。将此时的离子加速能量和剂量定为使上述N型扩散层17的结深度ΔD2比上述LDD区15的结深度ΔD1深、且比后述的源/漏扩散层的结深度ΔD3浅的值。满足这样的条件的离子加速能量约为20～30kev，剂量约为2×1015cm-2。
其次，为了形成侧壁衬垫，如图7E中所示，在上述薄的绝缘膜16上淀积形成厚的绝缘膜18。再有，该厚的绝缘膜18的种类与上述薄的绝缘膜16的种类不同。例如，在用SiN形成薄的绝缘膜16的情况下，使用TEOS-O3类等离子CVD氧化膜等的不同的材料作为厚的绝缘膜18。
接着，在上述ESD保护器件2的形成区中的成为非硅化物区域的部位上形成光致抗蚀剂掩模19，进行上述绝缘膜18的刻蚀(回刻)。由此，如图7F中所示，在侧壁衬垫20a、20b的形成的同时，形成硅化物保护掩模21(绝缘膜16、18)。
其次，如图7G中所示，在上述衬底11的主表面部中进行砷等的离子注入。然后，通过进行热处理来激活杂质离子，形成结深度为ΔD3(ΔD3＞ΔD2＞ΔD1)的源/漏扩散层22a、22b。此时的离子加速能量为50～60kev，剂量为5×1015cm-2。
其后，进行自对准硅化物工艺。即，淀积形成钛或镍等的金属层，进行热处理。由此，如图7H中所示，进行上述栅电极14a、14b和上述源/漏扩散层22a、22b的各表面的硅化。其结果，在上述栅电极14a、14b上和上述源/漏扩散层22a、22b上分别形成硅化物层23a、23b。
此时，在形成了上述硅化物保护掩模21的非硅化物区域24中不引起硅化。于是，在源/漏扩散层22a、22b中分开地形成硅化物区域(硅化物层23a的形成区域)和非硅化物区域24。
这样，在单一的硅衬底11中形成混合装载了没有LDD区的N沟道MOS场效应晶体管Q2和具有LDD区15的N沟道MOS场效应晶体管Q4的半导体器件。
即使在按照该第3实施例的器件的情况下，也与上述的第1实施例的情况相同，由于在非硅化物区域24中形成可独立地控制结深度或杂质浓度的N型扩散层17，故可利用该N型扩散层17自由地设定薄层电阻。
再有，在上述的第3实施例中，说明了在N型硅衬底上形成了N沟道MOS场效应晶体管的情况，但当然也可在P型硅衬底上形成。
〔第4实施例〕
图8A至8E分别依次示出按照本发明的第4实施例的ESD保护器件及其制造方法。在此，以将按照上述的第2实施例的ESD保护器件的制造方法应用于没有LDD区的N沟道MOS场效应晶体管的情况为例来说明。
首先，如图8A中所示，在N型硅衬底(半导体衬底)11的主表面部中形成P型阱区(半导体区域)12。然后，在形成了该P型阱区12的上述硅衬底11的主表面上形成厚度约为6nm的绝缘膜。其后，通过在上述绝缘膜上淀积形成多晶硅层并进行刻蚀和构图，形成栅电极14和栅绝缘膜13。
其次，如图8B中所示，以上述栅电极14为掩模，在上述P型阱区12的主表面中进行砷等的离子注入。形成其后成为非硅化物区域(硅化物保护区)的部位的N型扩散层17。将此时的离子加速能量和剂量定为使上述N型扩散层17的结深度ΔD2比后述的源/漏扩散层的结深度ΔD3浅的值。满足这样的条件的离子的加速能量约为20～30keV，剂量约为2×1015cm-2。
其次，在所得到的半导体结构上淀积形成了TEOS等的绝缘膜后，使用光致抗蚀剂掩模进行刻蚀，只在硅化物保护区上残留上述绝缘膜。这样，如图8C中所示，在成为上述非硅化物区域的部位上形成硅化物保护掩模21。
其次，在上述衬底11的表面部中进行砷等的离子注入，通过进行热处理来激活已注入的杂质离子，形成结深度为ΔD3(ΔD3＞ΔD2)的源/漏扩散层22。此时的离子的加速能量为50～60kev，剂量为5×1015em-2。
其后，进行自对准硅化物工艺。即，淀积形成钛或镍等的金属层，进行热处理。由此，如图8E中所示，进行上述栅电极14和上述源/漏扩散层22的各表面的硅化。这样，在上述栅电极14上和上述源/漏扩散层22上分别形成硅化物层23。
此时，在形成了上述硅化物保护掩模21的非硅化物区域24中不进行硅化。于是，在源/漏扩散层22中分开地形成硅化物区域(硅化物层23的形成区域)和非硅化物区域(不形成硅化物层23的区域)24。
这样，即使在没有LDD区的MOS场效应晶体管中，也可独立地控制在成为非硅化物区域24的部位上的N型扩散层17的形成。此外，由于形成可独立地控制结深度或杂质浓度的N型扩散层17，故可自由地设定薄层电阻。
再有，在上述的第4实施例中，说明了在N型硅衬底上形成了N沟道MOS场效应晶体管的情况，但当然也可在P型硅衬底上形成。
此外，在上述的第1至第4实施例中，以在源扩散层和漏扩散层这两者中形成LDD区的情况为例进行了说明。但是，在进一步要求集成度的情况下，也可只在一方的扩散层一侧、例如与漏扩散层相接地设置LDD区。
如上所述，按照本发明的一个方面，可提供能控制在非硅化物区域中的电压降、能提高抗破坏性能的半导体器件及其制造方法。
对于本领域的专业人员来说，可容易地实现本发明的附加的优点和变型。因而，本发明在其更宽的方面不限于在这里示出的和描述的特定的细节和代表性的实施例。因此，在不偏离由后附的权利要求及其等效内容所限定的本发明的普遍性概念的精神和范围的情况下，可作各种各样的修正。
Claims (23)
1.一种静电放电保护器件，包括：
场效应晶体管，具有在半导体区域中形成的源/漏扩散层、在上述源/漏扩散层间的沟道区上形成的栅绝缘膜和在上述栅绝缘膜上形成的栅电极；
第1硅化物层，在上述源/漏扩散层的一部分区域上形成；
其特征在于进一步包括：
在上述源/漏扩散层中未形成上述第1硅化物层的区域的上述半导体区域中形成的扩散层；
上述扩散层的结深度比上述源/漏扩散层的结深度浅。
2.如权利要求1中所述的静电放电保护器件，其特征在于：
在上述源/漏扩散层间的上述沟道区中还具备与上述源/漏扩散层的至少一方相接地设置且结深度比上述源/漏扩散层和上述扩散层浅的轻掺杂漏区。
3.如权利要求1中所述的静电放电保护器件，其特征在于：
上述半导体区域是在半导体衬底的主表面部中形成的阱区。
4.如权利要求1中所述的静电放电保护器件，其特征在于：
还具备在上述栅电极上形成的第2硅化物层。
5.如权利要求1中所述的静电放电保护器件，其特征在于：
未形成上述第1硅化物层的区域的长度比0.5微米短。
6.一种静电放电保护器件，包括：
半导体衬底；
在上述半导体衬底的主表面部中设置的阱区；
在上述阱区的表面上形成的栅绝缘膜；
在上述栅绝缘膜上设置的栅电极；
在上述阱区的表面部中以第1结深度设置的、起到源/漏作用且夹住上述栅电极的第1、第2扩散层；
在上述第1扩散层的一部分区域上设置的第1硅化物层；
在上述第2扩散层上设置的第2硅化物层；
其特征在于进一步包括：
在与未形成上述第1硅化物层的区域对应的上述阱区的表面部中以比上述第1结深度浅的第2结深度设置的第3扩散层。
7.如权利要求6中所述的静电放电保护器件，其特征在于：
在上述阱区的表面部中还具备与上述第1、第2扩散层的至少一方相接地设置的、具有比上述第2结深度浅的第3结深度的轻掺杂漏区。
8.如权利要求6中所述的静电放电保护器件，其特征在于：
还具备在上述栅电极上形成的第3硅化物层。
9.如权利要求6中所述的静电放电保护器件，其特征在于：
未形成上述硅化物层的区域的长度比0.5微米短。
10.一种半导体器件，包括：
第1场效应晶体管，被设置在半导体区域中，构成内部电路的至少一部分，具有轻掺杂漏区；以及
第2场效应晶体管，被设置在上述半导体区域中，构成保护上述内部电路的静电放电保护器件的至少一部分，
其中，上述第2场效应晶体管具备：
源/漏扩散层；
在上述源/漏扩散层间的沟道区上形成的栅绝缘膜；
在上述栅绝缘膜上形成的栅电极；
第1硅化物层，在上述源/漏扩散层的一部分区域上形成；
其特征在于进一步包括：
在未形成上述第1硅化物层的区域的上述半导体区域中形成的扩散层，
其中，上述扩散层的结深度比上述源/漏扩散层的结深度浅且比上述第1场效应晶体管的轻掺杂漏区的结深度深。
11.如权利要求10中所述的半导体器件，其特征在于：
上述第2场效应晶体管还具备轻掺杂漏区，上述轻掺杂漏区的结深度比上述扩散层的结深度浅。
12.如权利要求10中所述的半导体器件，其特征在于：
上述半导体区域是在半导体衬底的主表面部中形成的阱区。
13.如权利要求10中所述的半导体器件，其特征在于：
还具备在上述第2场效应晶体管的栅电极上形成的第2硅化物层。
14.如权利要求10中所述的半导体器件，其特征在于：
还具备在上述第1场效应晶体管的源/漏扩散层上形成的第3硅化物层和在上述第1场效应晶体管的栅电极上形成的第4硅化物层。
15.如权利要求10中所述的半导体器件，其特征在于：
未形成上述第1硅化物层的区域的长度比0.5微米短。
16.一种静电放电保护器件的制造方法，其特征在于，包括下述步骤：
在半导体衬底的主表面部中形成半导体区域；
在上述半导体区域的表面上形成栅绝缘膜；
在上述栅绝缘膜上形成栅电极；
通过以上述栅电极为掩模在上述半导体区域的表面部中导入杂质，形成具有第1结深度的轻掺杂漏区；
在上述栅电极上形成侧壁衬垫；
通过以上述栅电极和上述侧壁衬垫为掩模在上述半导体区域的表面部中导入杂质，在上述半导体区域的表面部中形成具有比上述第1结深度深的第2结深度的第1扩散层；
在上述第1扩散层的一部分区域上形成掩模层；
通过以上述栅电极、上述侧壁衬垫和上述掩模层为掩模在上述半导体区域的表面部中导入杂质，在上述半导体区域的表面部中形成具有比上述第2结深度深的第3结深度的、起到源/漏作用的第2扩散层；以及
利用自对准硅化物工艺在露出的上述半导体区域的表面部中形成硅化物层。
17.如权利要求16中所述的静电放电保护器件的制造方法，其特征在于：
在上述的自对准硅化物工艺中还在上述栅电极上形成硅化物层。
18.一种静电放电保护器件的制造方法，其特征在于，包括下述步骤：
在半导体衬底的主表面部中形成半导体区域；
在上述半导体区域的表面上形成栅绝缘膜；
在上述栅绝缘膜上形成栅电极；
通过以上述栅电极为掩模在上述半导体区域的表面部中导入杂质，在上述半导体区域的表面部中形成具有第1结深度的第1扩散层；
在上述第1扩散层的一部分区域上形成掩模层；
通过以上述栅电极和上述掩模层为掩模在上述半导体区域的表面部中导入杂质，在上述半导体区域的表面部中形成具有比上述第1结深度深的第2结深度的、起到源/漏作用的第2扩散层；以及
利用自对准硅化物工艺在露出的上述半导体区域的表面部中形成硅化物层。
19.如权利要求18中所述的静电放电保护器件的制造方法，其特征在于：
在上述的自对准硅化物工艺中还在上述栅电极上形成硅化物层。
20.一种半导体器件的制造方法，其特征在于，包括下述步骤：
在半导体衬底的主表面部中形成半导体区域；
在分别与第1、第2元件形成区对应的上述半导体区域的表面上形成第1、第2栅绝缘膜；
在上述第1、第2栅绝缘膜上形成第1、第2栅电极；
通过以上述第1、第2栅电极为掩模在上述半导体区域的表面部中导入杂质，形成具有第1结深度的第1、第2轻掺杂漏区；
在上述半导体区域和上述第1、第2栅电极上形成第1绝缘膜；
通过以上述第1栅电极为掩模在上述第1元件形成区的上述半导体区域的表面部中导入杂质，形成具有比第1结深度深的第2结深度的第1扩散层；
在上述第1绝缘膜上形成第2绝缘膜；
在上述第1元件形成区中的上述轻掺杂漏区的一部分上的上述第2绝缘膜上形成掩模层；
通过经上述掩模层对上述第2绝缘膜进行回刻，在上述第1、第2栅电极上形成第1、第2侧壁衬垫且在上述掩模层下残留上述第2绝缘膜的一部分；
通过以上述第1、第2栅电极、第1、第2侧壁衬垫和上述残留的第2绝缘膜的一部分为掩模在上述第1、第2元件形成区中导入杂质，在上述第1、第2元件形成区的表面部中形成具有比上述第2结深度深的第3结深度的、起到源/漏作用的第2扩散层；以及
利用自对准硅化物工艺在露出的上述半导体区域的表面部中形成硅化物层。
21.如权利要求20中所述的半导体器件的制造方法，其特征在于：
在上述的自对准硅化物工艺中还在上述第1、第2栅电极上形成硅化物层。
22.一种半导体器件的制造方法，其特征在于，包括下述步骤：
在半导体衬底的主表面部中形成半导体区域；
在分别与第1、第2元件形成区对应的上述半导体区域的表面上形成第1、第2栅绝缘膜；
在上述第1、第2栅绝缘膜上形成第1、第2栅电极；
通过以上述第2栅电极为掩模在上述第2元件形成区中的半导体区域的表面部中导入杂质形成具有第1结深度的轻掺杂漏区；
在上述半导体区域和上述第1 、第2栅电极上形成第1绝缘膜；
通过以上述第1栅电极为掩模在上述第1元件形成区的半导体区域的表面部中导入杂质、形成具有比上述第1结深度深的第2结深度的第1扩散层；
在上述第1绝缘膜上形成第2绝缘膜；
在上述第1元件形成区中的上述第1扩散层的一部分上的上述第2绝缘膜上形成掩模层；
通过经上述掩模层对上述第2绝缘膜进行回刻，在上述第1、第2栅电极上形成第1、第2侧壁衬垫且在上述掩模层下残留上述第2绝缘膜的一部分；
通过以上述第1、第2栅电极、第1、第2侧壁衬垫和上述残留的第2绝缘膜的一部分为掩模在上述第1、第2元件形成区中导入杂质，在上述第1、第2元件形成区的表面部中形成具有比上述第2结深度深的第3结深度的、起到源/漏作用的第2扩散层；以及
利用自对准硅化物工艺在露出的上述半导体区域的表面部中形成硅化物层。
23.如权利要求22中所述的半导体器件的制造方法，其特征在于：
在上述的自对准硅化物工艺中还在上述第1、第2栅电极上形成硅化物层。
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