KR20030034014A - Ｅｓｄ 방지 디바이스 및 그 제조 방법 - Google Patents

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Abstract

ESD 방지 디바이스는 전계 효과 트랜지스터를 구비하고 있다. 이 전계 효과 트랜지스터는 반도체 영역 내에 형성된 소스/드레인 확산층, 상기 소스/드레인 확산층 사이의 채널 영역 위에 형성된 게이트 절연막, 및 상기 게이트 절연막 위에 형성된 게이트 전극을 갖는다. 상기 소스/드레인 확산층의 일부 영역 위에는 실리사이드층이 형성되어 있다. 상기 소스/드레인 확산층에서의, 상기 실리사이드층의 비형성 영역의 반도체 영역 내에는 확산층이 형성되어 있다. 이 확산층의 접합 깊이는, 상기 소스/드레인 확산층의 접합 깊이보다도 얕다.

Description

ＥＳＤ 방지 디바이스 및 그 제조 방법{ESD PROTECTION DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 장치의내부 회로를 과대한 서지 전류로부터 보호하는 ESD(Electro Static Discharge) 방지 디바이스 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치에는 대전한 금속, 인체, 혹은 패키지등으로부터 방전되는 과대한 서지 전류로부터 내부 회로를 보호하기 위한 ESD 방지 디바이스가 설치되어 있다.
그런데, 최근 반도체 장치에서는 살리사이드(self aligned silicide) 프로세스가 널리 이용되고 있다. 이 살리사이드 프로세스에는, 기생 저항을 저감시킬 수 있는 장점이 있기 때문에, 내부 회로를 구성하는 반도체 소자에서는 필요 불가결한 기술로 되어있다. 그러나, 상기 살리사이드 프로세스는 ESD 방지 디바이스에 있어서는 파괴 내성의 저하라는 악영향을 초래한다.
이러한 문제의 대책으로서, 실리사이드 보호 프로세스라고 하는 기술이 알려져 있다. 이 프로세스는 ESD 방지 디바이스의 소스/드레인 확산층의 일부 영역만을 비실리사이드 영역으로 하는 것이다. 이 프로세스에 의해 비실리사이드 영역으로 된 부위의 확산층은, 실리사이드화된 부위의 확산층보다도 저항값이 높아진다. 그 때문에, 비실리사이드 영역에서 서지 전압의 전압 강하가 발생하여, 파괴 내성이 향상된다.
도 1a 내지 도 1h는 각각 종래의 실리사이드 보호 프로세스를 이용한 ESD 방지 디바이스의 제조 공정의 일례를 도시한 것이다. 여기서는, N 채널 MOS (Metal Oxide Semiconductor)형 전계 효과 트랜지스터에 적용한 경우를 예로 들어 설명한다.
우선, 도 1a에 도시한 바와 같이 N형 실리콘 기판(101)의 주 표면부 내에 P형의 웰 영역(102)이 형성된다. 그리고, 그 웰 영역(102)이 형성된 상기 실리콘 기판(101)의 주 표면 위에 게이트 절연막(103)이 형성되고, 이 게이트 절연막(103) 위에 게이트 전극(104)이 형성된다.
그 후, 도 1b에 도시한 바와 같이, 상기 게이트 전극(104)을 마스크로 하여 불순물이 이온 주입되고, 상기 웰 영역(102)의 표면부에, LDD(Lightly Doped Drain) 구조를 형성하기 위한 저불순물 농도의 확산층(LDD 영역 : 105)이 형성된다.
그리고, 도 1c에 도시한 바와 같이 얻어진 반도체 구조 상에, 얇은 절연막(106)이 퇴적 형성된다. 이 절연막(106)은, 측벽 스페이서를 형성하기 위한 에치백시에, 기판(101)의 주 표면이 에칭되는 것을 방지하기 위한 것이다.
이어서, 측벽 스페이서(108)를 형성하기 위해, 도 1d에 도시한 바와 같이 상기 얇은 절연막(106) 위에 두꺼운 절연막(107)이 퇴적 형성된다.
이 후, 도 1e에 도시한 바와 같이 상기 두꺼운 절연막(107)의 에치백이 행해진다. 이에 따라, 상기 게이트 전극(104)의 측벽 부분에 측벽 스페이서(108)가 형성된다.
그리고, 도 1f에 도시한 바와 같이, 상기 게이트 전극(104)과 측벽 스페이서(108)를 마스크로 하여, 상기 P형 웰 영역(102)의 표면부에, 소스/드레인 확산층(109)을 형성하기 위한 이온 주입과, 주입한 불순물 이온을 활성화하기 위한 열 처리가 행해진다.
계속해서, 얻어진 반도체 구조 상에, TEOS(Tetra Ethoxy Silane) 등의 절연막이 퇴적 형성된다. 그 절연막이, 도시하지 않은 포토레지스트 마스크를 이용하여, 실리사이드 보호 영역만을 남기고 에칭된다. 이 공정에 의해, 도 1g에 도시한 바와 같이, 실리사이드층을 형성하지 않은 영역(비실리사이드 영역) 위에 대응하여, 실리사이드 보호 마스크(110)가 형성된다.
그 후, 살리사이드 프로세스가 행해짐에 의해, 도 1h에 도시한 바와 같이 상기 실리사이드 보호 마스크(110)의 형성 부위(비실리사이드 영역)를 제외한, 상기 소스/드레인 확산층(109) 위 및 상기 게이트 전극(104) 위에 각각 실리사이드층(111)이 형성된다.
이렇게 함으로써, 실리사이드 영역(실리사이드층(111)의 형성 영역)과 비실리사이드 영역(실리사이드층(111)을 형성하지 않은 영역 : 112)을 분리하여 형성할 수 있다.
그러나, 이러한 제조 방법에서는 실리사이드 보호 마스크(110)를 형성하기 위한 프로세스를 추가해야 하며, 제조 공정이 복잡해지는 결점이 있다. 또한, 비실리사이드 영역(112)으로 된 부위의 시트 저항은, 상기 소스/드레인 확산층(109)의 형성 조건에 의존한다. 그 때문에, 비실리사이드 영역(112)의 시트 저항만을 독립적으로 제어할 수 없어, 시트 저항을 더 높일 수 없다.
따라서, 상기 비실리사이드 영역(112)으로 된 부위의 시트 저항을 증대시키는 방법으로서, 비실리사이드 영역(112)을 길게 하는 방법이 알려져 있다. 그러나, 실리사이드 보호 영역을 증가시키면, 그에 비례하여 ESD 방지 디바이스의 면적이 증가하기 때문에, 비용의 증가를 초래하는 폐해가 있다.
또한, 실리사이드 보호 마스크(110)의 형성을 위한 프로세스를 추가해야하는 문제의 해결책으로서, 실리사이드 보호 마스크(110)의 형성을, 측벽 스페이서(108)의 형성 시에 실시함으로써, 제조 프로세스 수를 줄이는 방법이 제안되고 있다.
도 2a 내지 도 2g는 각각 실리사이드 보호 마스크의 형성을, 측벽 스페이서(108)의 형성과 동시에 행하도록 한 경우의 예를 도시한 것이다. 이 방법에서는, 도 2d에 도시한 바와 같이, 두꺼운 절연막(107) 위에 포토레지스트 마스크(114)가 형성됨으로써, 측벽 스페이서(108)의 형성 시에, 실리사이드 보호 마스크(110')의 형성도 행해진다. 그 때문에, 새롭게 절연막을 퇴적 형성하는 공정이나 에칭 공정을 추가하지 않아도 된다. 또한, 이 방법의 경우, 비실리사이드 영역(112)으로 되는 부위에는 LDD 영역(105)을 위한 이온 주입만 행해지고 있다. 그 때문에, 비실리사이드 영역(112)으로 되는 부위의 시트 저항을 높일 수 있다.
그러나, 비실리사이드 영역(112)의 시트 저항을 높이려면, LDD 영역(105)의 시트 저항이 너무 높아지는 다른 문제가 발생한다. 그 때문에, 대전류가 소스/드레인 확산층(109) 사이에 흘렀을 때에, 비실리사이드 영역(112)이 되는 LDD 영역(105)의 부위에서 과대한 쥴 열이 증가한다. 그 결과, LDD 영역(105)에서의 발열이 지배적으로 되어, 이것이 파괴 내성을 저하시키는 요인이 된다.
상기한 바와 같이, 종래의 ESD 방지 디바이스 및 그 제조 방법에서는 비실리사이드 영역에서의 확산층의 형성의 제어성이 나빠, 이것에 기인하여 파괴 내성이저하한다는 문제점이 있었다.
도 1a 내지 도 1h는 각각 종래의 ESD 방지 디바이스 및 그 제조 방법에 대하여 설명하기 위한 것으로, 실리사이드 보호 프로세스를 이용한 ESD 방지 디바이스의 제조 공정의 일례를 도시한 공정 단면도.
도 2a 내지 도 2g는 각각 종래의 개량된 ESD 방지 디바이스의 제조 방법에 대하여 설명하기 위한 것으로, 실리사이드 보호 마스크를 측벽 스페이서와 동시에 형성하도록 한 경우의 ESD 방지 디바이스의 제조 공정의 일례를 도시한 공정 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 설명하기 위한 것으로, ESD 방지 디바이스와 내부 회로의 일부를 추출하여 도시한 회로도.
도 4a 내지 도 4h는 각각 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 설명하기 위한 것으로, 제조 공정을 순차적으로 도시한 공정 단면도.
도 5는 본 발명의 제1 실시예에 따른 ESD 방지 디바이스에서의, ESD 내압의 실리사이드 블록 폭에 대한 의존성을 시뮬레이션한 결과를 도시한 특성도.
도 6a 내지 도 6i는 각각 본 발명의 제2 실시예에 따른 ESD 방지 디바이스 및 그 제조 방법에 대하여 설명하기 위한 것으로, 제조 공정을 순차적으로 도시한 공정 단면도.
도 7a 내지 도 7h는 각각 본 발명의 제3 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 설명하기 위한 것으로, 제조 공정을 순차적으로 나타내는 공정 단면도.
도 8a 내지 도 8e는 각각 본 발명의 제4 실시예에 따른 ESD 방지 디바이스 및 그 제조 방법에 대하여 설명하기 위한 것으로, 제조 공정을 순차적으로 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 실리콘 기판
102 : 웰 영역
103 : 게이트 절연막
104 : 게이트 전극
105 : LDD 영역
106 : 절연막
본 발명의 하나의 특징에 따른 ESD 방지 디바이스는, 반도체 영역 내에 형성된 소스/드레인 확산층, 상기 소스/드레인 확산층 사이의 채널 영역 위에 형성된 게이트 절연막, 및 상기 게이트 절연막 위에 형성된 게이트 전극을 갖는 전계 효과형 트랜지스터, 상기 소스/드레인 확산층의 일부 영역 위에 형성된 제1 실리사이드층, 및 상기 소스/드레인 확산층에서의, 상기 제1 실리사이드층의 비형성 영역의 상기 반도체 영역 내에 형성된 확산층을 포함하며, 상기 확산층의 접합 깊이는 상기 소스/드레인 확산층의 접합 깊이보다도 얕다.
본 발명의 또 하나의 특징에 따른 ESD 방지 디바이스의 제조 방법은, 반도체 기판의 주 표면부 내에 반도체 영역을 형성하고, 상기 반도체 영역의 표면 위에 게이트 절연막을 형성하며, 상기 게이트 절연막 위에 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 상기 반도체 영역의 표면부에 불순물을 도입함으로써, 제1 접합 깊이를 갖는 LDD 영역을 형성하고, 상기 게이트 전극에 측벽 스페이서를 형성하며, 상기 게이트 전극 및 상기 측벽 스페이서를 마스크로 하여 상기 반도체 영역의 표면부에 불순물을 도입함으로써, 상기 반도체 영역의 표면부에, 상기 제1 접합 깊이보다도 깊은 제2 접합 깊이를 갖는 제1 확산층을 형성하고, 상기 제1 확산층의 일부 영역 위에 마스크층을 형성하며, 상기 게이트 전극, 상기 측벽 스페이서 및 상기 마스크층을 마스크로 하여 상기 반도체 영역의 표면부에 불순물을 도입함으로써, 상기 반도체 영역의 표면부에, 상기 제2 접합 깊이보다도 깊은 제3 접합 깊이를 가지며, 소스/드레인으로서 기능하는 제2 확산층을 형성하고, 및 살리사이드 프로세스에 의해, 노출되어 있는 상기 반도체 영역의 표면부에 실리사이드층을 형성하는 것이다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
[제1 실시예]
도 3은 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 설명하기 위한 것으로, ESD 방지 디바이스와 내부 회로의 일부를 추출하여 도시하고 있다. 입력 패드(PΔD : 1)에는 P 채널 MOS형 전계 효과 트랜지스터 Q1, N 채널 MOS형 전계 효과 트랜지스터 Q2 및 저항 R을 갖는 ESD 방지 디바이스(2)가 접속되어 있다. 상기 트랜지스터 Q1의 소스 및 게이트는 전원 VDD에 접속되고, 드레인은 입력 패드(1)에 접속된다. 상기 트랜지스터 Q2의 소스 및 게이트는 전원(접지점) VSS에 접속되고, 드레인은 입력 패드(1)에 접속된다. 상기 저항 R의 일단은 입력 패드(1)에 접속되고, 타단은 내부 회로(3)에 접속된다. 상기 내부 회로(3)의 입력단에는, P 채널 MOS형 전계 효과 트랜지스터 Q3과 N 채널 MOS형 전계 효과 트랜지스터 Q4로 구성된 CMOS 인버터(4)가 형성되어 있다. 이 CMOS 인버터(4)의 입력단에는 상기 저항 R의 타단이 접속되고, 그 출력단이 도시하지 않은 다양한 회로에 접속되어 있다.
상기한 바와 같은 구성에서, 통상 동작 시에는 트랜지스터 Q1, Q2는 오프 상태이며, 입력 패드(1)에 공급된 신호가 저항 R을 통해 내부 회로(3) 내의 CMOS 인버터(4)의 입력단에 공급된다.
그리고, 입력 패드(1)에 과대한 서지 전압이 인가되면, 트랜지스터 Q1 또는 Q2가 온 상태가 되며, 서지 전류를 전원 VDD 또는 VSS로 유도한다. 이에 따라, 내부 회로(3)의 입력단에 형성된 트랜지스터 Q3, Q4를 게이트 파괴로부터 보호한다.
도 4a 내지 도 4h는 각각 본 발명의 제1 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여 설명하기 위한 것으로, 제조 공정을 순차적으로 도시하고 있다. 본 제1 실시예의 반도체 장치는, 하나의 반도체 칩 내에 LDD 구조의 MOS형 전계 효과 트랜지스터로 형성된 ESD 방지 디바이스와, LDD 구조의 MOS형 전계 효과 트랜지스터로 형성된 내부 회로를 혼재하고 있다. 여기서는, 설명을 간단히 하기 위해, 도 3에 도시한 회로에서의 N 채널 MOS형 전계 효과 트랜지스터 Q2와 Q4의 제조 공정에 주목하여 제조 공정을 설명하지만, P 채널 MOS형 전계 효과 트랜지스터 Q1과 Q3도 각 부의 도전형을 바꿈으로써 마찬가지로 형성할 수 있다.
우선, 도 4a에 도시한 바와 같이 N형 실리콘 기판(반도체 기판 : 11)의 주 표면부 내에, P형 웰 영역(반도체 영역 : 12)을 형성한다. 그리고, ESD 방지 디바이스(2)의 형성 영역(제1 소자 형성 영역) 및 내부 회로(3)를 구성하는 반도체 소자의 형성 영역(제2 소자 형성 영역)에 각각 대응하는 상기 실리콘 기판(11)의 주 표면 위에, 두께가 약 6㎚의 절연막을 형성한다. 그 후, 상기 절연막 위에 폴리실리콘층을 퇴적 형성한 후, 에칭하여 패터닝하고, 게이트 절연막(13a, 13b)(제1, 제2 게이트 절연막)과 게이트 전극(제1, 제2 게이트 전극 : 14a, 14b)을 형성한다.
이어서, 도 4b에 도시한 바와 같이 상기 ESD 방지 디바이스(2)의 형성 영역 및 상기 반도체 소자의 형성 영역(3)에 각각 대응하는 상기 P형 웰 영역(12)의 표면부 내에, 비소 등의 이온 주입을 행하고, 주입한 불순물 이온을 활성화하기 위한 열처리를 행하고, LDD 구조를 형성하기 위한 N형의 저불순물 농도의 확산층(LDD 영역 : 15a, 15b)을 형성한다. 이 때의 이온의 가속 에너지는 5∼10keV 정도이고, 도우즈량은 약 5×1014㎝-2이다.
이어서, 도 4c에 도시한 바와 같이, 얻어진 반도체 구조 상에, 30㎚ 두께 정도의 얇은 절연막(16)을 퇴적 형성한다. 이 절연막(16)은 측벽 스페이서를 형성하기 위한 에치백 시에, 기판(11)의 주 표면이 에칭되는 것을 방지하기 위한 것이다.
이어서, 도 4d에 도시한 바와 같이 상기 반도체 소자의 형성 영역(3) 위를 마스크층(30)으로 피복하고, 상기 ESD 방지 디바이스(2)의 형성 영역에만 비소 등의 이온 주입을 행한다. 이에 따라, 나중에 비실리사이드 영역(실리사이드 보호 영역)으로 되는 부위의 N형 확산층(17)이 형성된다. 이 때의 이온의 가속 에너지 및 도우즈량은, 상기 N형 확산층(17)의 접합 깊이 ΔD2가, 상기 확산층(15a, 15b)의 접합 깊이 ΔD1보다도 깊고, 또한 후술하는 소스/드레인 확산층의 접합 깊이 ΔD3보다도 얕아지는 값으로 한다. 이러한 조건을 충족시키는 이온의 가속 에너지는 20∼30keV 정도, 도우즈량은 약 2×1015㎝-2이다.
이어서, 상기 포토레지스트(30)를 제거하고, 측벽 스페이서를 형성하기 위해 도 4e에 도시한 바와 같이, 상기 얇은 절연막(16) 위에 두꺼운 절연막(18)을 퇴적 형성한다. 또, 이 두꺼운 절연막(18)은, 상기 얇은 절연막(16)과는 다른 종류로 한다. 예를 들면, 얇은 절연막(16)을 SiN으로 형성한 경우에는, 두꺼운절연막(18)에는 TEOS-O3계 플라즈마 CVD 산화막 등의 다른 재료를 이용한다.
이어서, 상기 ESD 방지 디바이스(2)의 형성 영역에서의 비실리사이드 영역으로 되는 부위에 포토레지스트 마스크(19)를 형성하고, 상기 절연막(18)의 에칭(에치백)을 행한다. 이에 따라, 도 4f에 도시한 바와 같이, 측벽 스페이서(20a, 20b)의 형성과 동시에, 실리사이드 보호 마스크(21)(절연막: 16, 18)가 형성된다.
이어서, 도 4g에 도시한 바와 같이 상기 게이트 전극(14a, 14b), 측벽 스페이서(20a, 20b) 및 실리사이드 보호 마스크(21)를 마스크로 이용하며, 기판(11)의 주 표면부(P형 웰 영역(12)의 표면부) 내에 비소 등의 이온 주입을 행한다. 그리고, 열 처리를 실시하여 주입한 불순물 이온을 활성화함으로써, 접합 깊이가 ΔD3 (ΔD3>ΔD2>ΔD1)의 소스/드레인 확산층(22a, 22b)을 형성한다. 이 때의 이온의 가속 에너지는 약 50∼60keV, 도우즈량은 약 5×1015㎝-2이다.
그 후, 살리사이드 프로세스를 행한다. 즉, 티탄 혹은 니켈 등의 금속층을 퇴적 형성하고, 열 처리를 행한다. 이에 따라, 도 4h에 도시한 바와 같이, 상기 게이트 전극(14a, 14b) 및 상기 소스/드레인 확산층(22a, 22b)의 각 표면의 실리사이드화가 행해진다. 그 결과, 상기 게이트 전극(14a, 14b) 상 및 상기 소스/드레인 확산층(22a, 22b) 상에, 각각 실리사이드층(23a, 23b)이 형성된다.
이 때, 상기 실리사이드 보호 마스크(21)가 형성되어 있는 비실리사이드 영역(24)에서는 실리사이드화는 발생하지 않는다. 따라서, 소스/드레인 확산층(22a, 22b)에서, 실리사이드 영역(실리사이드층(23a)의 형성 영역)과 비실리사이드영역(24)의 분리 형성이 행해진다.
이와 같이 하여, 단일 실리콘 기판(11) 내에, ESD 방지 디바이스(2)와 내부 회로(3)를 구성하는 N 채널 MOS형 전계 효과 트랜지스터 Q2, Q4를 혼재하여 이루어지는 반도체 장치가 형성된다.
상기한 바와 같이, 비실리사이드 영역(24)에, 독립하여 제어 가능한 N형 확산층(17)을 형성하므로, 이 N형 확산층(17)을 형성할 때의 이온의 가속 에너지나 도우즈량을 조정함으로써, 시트 저항을 자유롭게 설정할 수 있다. 또한, 상기 N형 확산층(17)의 형성을, 이온 주입 공정만의 증가에 의해 용이하게 실현할 수 있다.
이렇게 해서, 비실리사이드 영역(24)으로 되는 부위에서의 N형 확산층(17)의 형성을 독립하여 제어할 수 있도록 함으로써, 비실리사이드 영역(24)에서의 서지 전압의 전압 강하를 제어하는 것이 가능해지고, 파괴 내성을 향상시킬 수 있다.
또, 비실리사이드 영역(24)으로 되는 부위의 N형 확산층(17)의 접합 깊이 ΔD2를 너무 얕게 한 경우에는, 시트 저항이 높아져, 파괴 내성이 저하한다. 이러한 경우에는, 비실리사이드 영역(24)의 길이를 짧게 하고, 시트 저항을 저하시킴으로써, ESD 내압을 향상시킬 수 있다.
도 5는 상술한 본 발명의 제1 실시예에 따른 ESD 방지 디바이스에서의, ESD 내압의 실리사이드 블록폭(비실리사이드 영역(24)의 길이)에 대한 의존성을 시뮬레이션한 결과를 도시한 것이다. 도 5의 횡축이 비실리사이드 영역의 길이 Lsb이고, 종축이 Lsb=1㎛일 때의 내압을 1로 할 때의 내압의 상대값 Vesd이다.
이 도 5에서도 알 수 있듯이, 비실리사이드 영역(24)의 길이를 0.5㎛보다도짧게 함으로써, ESD 내압이 향상되는 것을 알 수 있다. 또한, 비실리사이드 영역(24)의 길이를 짧게 하는 것은, ESD 방지 디바이스(2) 면적의 축소화를 실현한다. 결과적으로, 실리사이드 블록폭은 0.5㎛보다도 짧게 한 편이, ESD 내압의 향상 면에서는 유효하다.
또, 상술한 제1 실시예에서는, N형 실리콘 기판 위에 N 채널 MOS형 전계 효과 트랜지스터를 형성한 경우에 대해 설명했지만, P형 실리콘 기판 위에 형성해도 되는 것은 물론이다.
「제2 실시예]
도 6a 내지 도 6i는 각각 본 발명의 제2 실시예에 따른 ESD 방지 디바이스의 제조 공정을 도시한 것이다. 여기서는, 설명을 간단히 하기 위해, 상술한 실리사이드 보호 프로세스(도 4a 내지 도 4h 참조)를 이용하여 N 채널 MOS형 전계 효과 트랜지스터 Q2를 형성하는 경우를 예로 설명하지만, P 채널 MOS형 전계 효과 트랜지스터 Q1도 각 부의 도전형을 바꿈으로써 마찬가지로 형성할 수 있다.
우선, 도 6a에 도시한 바와 같이, N형 실리콘 기판(반도체 기판 : 11)의 주 표면부 내에, P형 웰 영역(반도체 영역 : 12)을 형성한다. 그리고, 그 P 형 웰 영역(12)이 형성된 상기 실리콘 기판(11)의 주 표면 위에, 두께가 약 6㎚의 절연막을 형성한다. 그 후, 상기 절연막 위에 폴리실리콘층을 퇴적 형성하고, 에칭하여 패터닝함으로써, 게이트 전극(14)과 게이트 절연막(13)을 형성한다.
이어서, 도 6b에 도시한 바와 같이, 상기 게이트 전극(14)을 마스크로 하여 상기 P형 웰 영역(12)의 표면부 내에, 비소 등의 이온 주입을 행한다. 그 후, 주입한 불순물 이온을 활성화하기 위한 열처리를 행하고, LDD 구조를 형성하기 위한 N형의 저불순물 농도의 확산층(LDD 영역 : 15)을 형성한다. 이 때의 이온의 가속 에너지는 5∼10keV 정도이며, 도우즈량은 약 5×1014㎝-2이다.
이어서, 도 6c에 도시한 바와 같이, 얻어진 반도체 구조 상에, 30㎚ 두께 정도의 얇은 절연막(16)을 퇴적 형성한다. 이 절연막(16)은 측벽 스페이서를 형성하기 위한 에치백 시에, 기판(11)의 주 표면이 에칭되는 것을 방지하기 위한 것이다.
이어서, 측벽 스페이서를 형성하기 위해, 도 6d에 도시한 바와 같이 상기 얇은 절연막(16) 위에 두꺼운 절연막(18)을 퇴적 형성한다. 또, 이 두꺼운 절연막(18)은 상기 얇은 절연막(16)과는 다른 종류로 한다. 예를 들면, 얇은 절연막(16)을 SiN으로 형성한 경우에는, 두꺼운 절연막(18)에는 TEOS-O3계 플라즈마 CVD 산화막 등의 다른 재료를 이용한다.
이어서, 상기 절연막(18)의 에칭(에치백)을 행한다. 이에 따라, 도 6e에 도시한 바와 같이, 측벽 스페이서(20)가 형성된다.
이어서, 도 6f에 도시한 바와 같이, 상기 게이트 전극(14)과 측벽 스페이서(20)를 마스크로 하여, 기판(11)의 주 표면부 내에 비소 등의 이온 주입을 행한다. 이에 따라, 나중에 비실리사이드 영역(실리사이드 보호 영역)으로 되는 부위의 N형 확산층(17)이 형성된다. 이 때의 이온의 가속 에너지 및 도우즈량은 상기 N형 확산층(17)의 접합 깊이 ΔD2가 상기 LDD 영역(15)의 접합 깊이 ΔD1보다도 깊고, 또한 후술하는 소스/드레인 확산층의 접합 깊이 ΔD3보다도 얕아지는 값으로 한다. 이러한 조건을 충족시키는 이온의 가속 에너지는 20∼30keV 정도, 도우즈량은 약 2×1015㎝-2이다.
이어서, 얻어진 반도체 구조 상에, TEOS 등의 절연막을 퇴적 형성한 후, 포토레지스트 마스크를 이용하여 에칭하고, 실리사이드 보호 영역에만 상기 절연막을 잔존시킨다. 이렇게 해서, 도 6g에 도시한 바와 같이, 상기 비실리사이드 영역으로 되는 부위에 실리사이드 보호 마스크(21)를 형성한다.
이어서, 도 6h에 도시한 바와 같이, 상기 게이트 전극(14), 측벽 스페이서(20) 및 실리사이드 보호 마스크(21)를 마스크로 하여 P형 웰 영역(12)의 표면부에, 비소 등의 이온 주입을 행한다. 그리고, 열 처리를 실시하여 주입한 불순물 이온을 활성화함으로써, 접합 깊이가 ΔD3(ΔD3>ΔD2>ΔD1)의 소스/드레인 확산층(22)을 형성한다. 이 때의 이온의 가속 에너지는 약 50∼60keV, 도우즈량은 약 5×1015㎝-2이다.
그 후, 살리사이드 프로세스를 행한다. 즉, 티탄 혹은 니켈 등의 금속층을 퇴적 형성하여, 열 처리를 행한다. 이에 따라, 도 6i에 도시한 바와 같이 상기 게이트 전극(14) 및 상기 소스/드레인 확산층(22)의 각 표면의 실리사이드화가 행해진다. 이렇게 해서, 상기 게이트 전극(14) 위 및 상기 소스/드레인 확산층(22) 위에 각각 실리사이드층(23)이 형성된다.
이 때, 상기 실리사이드 보호 마스크(21)가 형성되어 있는 비실리사이드 영역(24)에서는 실리사이드화는 행해지지 않는다. 그 결과, 소스/드레인 확산층(22)에서, 실리사이드 영역(실리사이드층(23)의 형성 영역)과 비실리사이드 영역(실리사이드층(23)을 형성하지 않은 영역 : 24)의 분리 형성이 행해진다.
이와 같이 하여, 실리사이드 보호 프로세스를 이용한 ESD 방지 디바이스에서도 비실리사이드 영역(24)에서의 N형 확산층(17)의 형성을 독립하여 제어하는 것이 가능해진다. 따라서, N형 확산층(17)을 형성할 때의 이온의 가속 에너지나 도우즈량을 조정함으로써, 시트 저항을 자유롭게 설정할 수 있다.
또, 상술한 제2 실시예에서는 N형 실리콘 기판 위에 N 채널 MOS형 전계 효과 트랜지스터를 형성한 경우에 대해 설명했지만, P형 실리콘 기판 위에 형성해도 된다.
[제3 실시예]
도 7a 내지 도 7h는 각각 본 발명의 제3 실시예에 따른 반도체 장치의 제조 공정을 순차적으로 도시한 것이다. 본 제3 실시예의 반도체 장치는, 하나의 반도체 칩 내에, LDD 구조가 아닌 MOS형 전계 효과 트랜지스터로 형성된 ESD 방지 디바이스와, LDD 구조의 MOS형 전계 효과 트랜지스터로 형성된 내부 회로를 혼재하고 있다. 여기서는, 설명을 간단히 하기 위해, 도 3에 도시한 회로에서의 N 채널 MOS형 전계 효과 트랜지스터 Q2와 Q4의 제조 공정에 주목하여 설명하지만, P 채널 MOS형 전계 효과 트랜지스터 Q1과 Q3도 각 부의 도전형을 바꿈으로써 마찬가지로 형성할 수 있다.
우선, 도 7a에 도시한 바와 같이, N형 실리콘 기판(반도체 기판 : 11)의 주 표면부 내에, P형 웰 영역(반도체 영역 : 12)을 형성한다. 그리고, ESD 방지 디바이스(2)의 형성 영역(제1 소자 형성 영역) 및 내부 회로(3)를 구성하는 반도체 소자의 형성 영역(3)(제2 소자 형성 영역)에 각각 대응하는 상기 실리콘 기판(11)의 주 표면 위에, 두께가 약 6㎚의 절연막을 형성한다. 그 후, 상기 절연막 위에 폴리실리콘층을 퇴적 형성한 후, 에칭하여 패터닝하고, 게이트 절연막(13a, 13b)(제1, 제2 게이트 절연막)과 게이트 전극(제1, 제2 게이트 전극 : 14a, 14b)을 형성한다.
이어서, 도 7b에 도시한 바와 같이 ESD 방지 디바이스(2)의 형성 영역을 마스크층(31)으로 피복한 상태에서, 상기 P형 웰 영역(12)의 표면부 내에 비소 등의 이온 주입을 행한다. 그리고, 주입한 불순물 이온을 활성화하기 위한 열처리를 행하고, 내부 회로(3)를 구성하는 트랜지스터의 LDD 구조를 형성하기 위한 N형의 저불순물 농도의 확산층(LDD 영역 : 15)을 형성한다. 이 때의 이온의 가속 에너지는 5∼10keV 정도이며, 도우즈량은 약 5×1014㎝-2이다.
이어서, 도 7c에 도시한 바와 같이, 상기 포토레지스트(31)를 제거한 후, 얻어진 반도체 구조상에, 30㎚ 두께 정도의 얇은 절연막(16)을 퇴적 형성한다. 이 절연막(16)은 측벽 스페이서를 형성하기 위한 에치백 시에, 기판(11)의 주 표면이 에칭되는 것을 방지하기 위한 것이다.
이어서, 도 7d에 도시한 바와 같이, 반도체 소자의 형성 영역(3)을 마스크층(32)으로 피복한 상태에서, 상기 ESD 방지 디바이스(2)의 형성 영역에만, 비소 등의 이온 주입을 행한다. 이에 따라, 나중에 비실리사이드 영역(실리사이드보호 영역)으로 되는 부위의 N형 확산층(17)이 형성된다. 이 때의 이온의 가속 에너지 및 도우즈량은 상기 N형 확산층(17)의 접합 깊이 ΔD2가 상기 LDD 영역(15)의 접합 깊이 ΔD1보다도 깊고, 또한 후술하는 소스/드레인 확산층의 접합 깊이 ΔD3보다도 얕아지는 값으로 한다. 예를 들면, 이온의 가속 에너지는 20∼30 keV 정도, 도우즈량은 약 2×1015㎝-2이다.
이어서, 측벽 스페이서를 형성하기 위해, 도 7e에 도시한 바와 같이, 상기 얇은 절연막(16) 위에 두꺼운 절연막(18)을 퇴적 형성한다. 또, 이 두꺼운 절연막(18)은, 상기 얇은 절연막(16)과는 다른 종류로 한다. 예를 들면, 얇은 절연막(16)을 SiN으로 형성한 경우에는, 두꺼운 절연막(18)에는 TEOS-O3계 플라즈마 CVD 산화막 등의 다른 재료를 이용한다.
이어서, 상기 ESD 방지 디바이스(2)의 형성 영역에서의 비실리사이드 영역이 되는 부위에 포토레지스트 마스크(19)를 형성하고, 상기 절연막(18)의 에칭(에치백)을 행한다. 이에 따라, 도 7f에 도시한 바와 같이, 측벽 스페이서(20a, 20b)의 형성과 동시에, 실리사이드 보호 마스크(21)(절연막 : 16, 18)가 형성된다.
이어서, 도 7g에 도시한 바와 같이, 상기 기판(11)의 주 표면부 내에 비소 등의 이온 주입을 행하고, 열 처리를 실시하여 주입한 불순물 이온을 활성화함으로써, 접합 깊이가 ΔD3(ΔD3>ΔD2>ΔD1)의 소스/드레인 확산층(22a, 22b)을 형성한다. 이 때의 이온의 가속 에너지는 약 50∼60keV, 도우즈량은 약 5×1015㎝-2이다.
그 후, 살리사이드 프로세스를 실행한다. 즉, 티탄 혹은 니켈 등의 금속층을 퇴적 형성하여, 열 처리를 행한다. 이에 따라, 도 7h에 도시한 바와 같이, 상기 게이트 전극(14a, 14b) 및 상기 소스/드레인 확산층(22a, 22b)의 각 표면의 실리사이드화가 행해진다. 이렇게 해서, 상기 게이트 전극(14a, 14b) 상 및 상기 소스/드레인 확산층(22a, 22b) 위에 각각 실리사이드층(23a, 23b)이 형성된다.
이 때, 상기 실리사이드 보호 마스크(21)가 형성되어 있는 비실리사이드 영역(24)에서는 실리사이드화는 발생하지 않는다. 그 결과, 소스/드레인 확산층(22a, 22b)에서, 실리사이드 영역(실리사이드층(23a)의 형성 영역)과 비실리사이드 영역(24)의 분리 형성이 행해진다.
이와 같이 하여, 단일의 실리콘 기판(11) 내에, LDD 영역을 갖지 않은 N 채널 MOS형 전계 효과 트랜지스터 Q2와, LDD 영역(15)을 갖는 N 채널 MOS형 전계 효과 트랜지스터 Q4를 혼재하여 이루어지는 반도체 장치가 형성된다.
이 제3 실시예에 따른 장치의 경우에서도, 상술한 제1 실시예의 경우와 같이, 비실리사이드 영역(24)에서는 접합 깊이나 불순물 농도를 독립하여 제어 가능한 N형 확산층(17)을 형성하므로, 이 N형 확산층(17)에 의해 시트 저항을 자유롭게 설정할 수 있다.
또, 상술한 제3 실시예에서는 N형 실리콘 기판 위에 N 채널 MOS형 전계 효과 트랜지스터를 형성한 경우에 대해 설명했지만, P형 실리콘 기판 위에 형성해도 된다.
[제4 실시예]
도 8a 내지 도 8e는 각각 본 발명의 제4 실시예에 따른 ESD 방지 디바이스의제조 공정을 순차적으로 도시한 것이다. 여기서는, 상술한 제2 실시예에 따른 ESD 방지 디바이스의 제조 방법을, LDD 영역을 갖지 않은 N 채널 MOS형 전계 효과 트랜지스터에 적용하는 경우를 예로 들어 설명한다.
우선, 도 8a에 도시한 바와 같이, N형 실리콘 기판(반도체 기판 : 11)의 주 표면 영역부 내에, P형 웰 영역(반도체 영역 : 12)을 형성한다. 그리고, 그 P형 웰 영역(12)이 형성된 상기 실리콘 기판(11)의 주 표면 위에, 두께가 약 6㎚의 절연막을 형성한다. 그 후, 상기 절연막 위에 폴리실리콘층을 퇴적 형성하고, 에칭하여 패터닝함으로써, 게이트 절연막(13)과 게이트 전극(14)을 형성한다.
이어서, 도 8b에 도시한 바와 같이, 상기 게이트 전극(14)을 마스크로 하여, 상기 웰 영역의 표면부 내에 비소 등의 이온 주입을 행한다. 이에 따라, 나중에 비실리사이드 영역(실리사이드 보호 영역)으로 되는 부위의 N형 확산층(17)이 형성된다. 이 때의 이온의 가속 에너지 및 도우즈량은 상기 N형 확산층(17)의 접합 깊이 ΔD2가, 후술하는 소스/드레인 확산층의 접합 깊이 ΔD3보다도 얕아지는 값으로 한다. 예를 들면, 이온의 가속 에너지는 20∼30keV 정도, 도우즈량은 약 2×1015㎝-2이다.
이어서, 얻어진 반도체 구조 상에, TEOS 등의 절연막을 퇴적 형성한 후, 포토레지스트 마스크를 형성하여 에칭하고, 실리사이드 보호 영역에만 상기 절연막을 잔존시킨다. 이렇게 해서, 도 8c에 도시한 바와 같이, 상기 비실리사이드 영역으로 되는 부위에 실리사이드 보호 마스크(21)를 형성한다.
이어서, 도 8d에 도시한 바와 같이, 상기 기판(11)의 주 표면부 내에 비소 등의 이온 주입을 행하고, 열 처리를 실시하여 주입한 불순물 이온을 활성화함으로써, 접합 깊이가 ΔD3(ΔD3>ΔD2)의 소스/드레인 확산층(22)을 형성한다. 이 때의 이온의 가속 에너지는 약 50∼60keV, 도우즈량은 약 5×1015㎝-2이다.
그 후, 살리사이드 프로세스를 실시한다. 즉, 티탄 혹은 니켈 등의 금속층을 퇴적 형성하여, 열 처리를 행한다. 이에 따라, 도 8e에 도시한 바와 같이, 상기 게이트 전극(14) 및 상기 소스/드레인 확산층(22)의 각 표면의 실리사이드화가 행해진다. 이렇게 해서, 상기 게이트 전극(14) 위 및 상기 소스/드레인 확산층(22) 위에 각각 실리사이드층(23)이 형성된다.
이 때, 상기 실리사이드 보호 마스크(21)가 형성되어 있는 비실리사이드 영역(24)에서는 실리사이드화는 행해지지 않는다. 그 결과, 소스/드레인 확산층(22)에서, 실리사이드 영역(실리사이드층(23)의 형성 영역)과 비실리사이드 영역(24)의 분리 형성이 행해진다.
이와 같이 하여, LDD 영역을 갖지 않는 MOS형 전계 효과 트랜지스터에서도, 비실리사이드 영역(24)에서의 N형 확산층(17)의 형성을 독립하여 제어하는 것이 가능해진다. 또한, 접합 깊이나 불순물 농도를 독립하여 제어하는 것이 가능한 N형 확산층(17)을 형성하므로, 시트 저항을 자유롭게 설정할 수 있다.
또, 상술한 제4 실시예에서는, N형 실리콘 기판 위에 N 채널 MOS형 전계 효과 트랜지스터를 형성한 경우에 대해 설명했지만, P형 실리콘 기판 위에 형성해도된다.
또한, 상술한 제1 내지 제4 실시예에서는, 소스 확산층과 드레인 확산층의 양방에 LDD 영역을 형성하는 경우를 예로 들어 설명하였다. 그러나, 보다 집적성이 요구되는 경우에는 한쪽의 확산층측에만, 예를 들면 드레인 확산층에 접하여 LDD 영역을 형성해도 된다.
이상, 실시예들을 통하여 본 발명을 설명하였지만, 추가의 장점 및 변경이 가능하다는 것은 본 기술 분야에 숙련된 자에게는 자명한 것이다.
따라서, 본 발명은 모든 점에서 상술한 설명 및 실시예안으로 제한되지 않으며, 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야한다.
이상, 본 발명에 따르면, 비실리사이드 영역에서의 전압 강하를 제어할 수 있고, 파괴 내성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (23)

  1. 반도체 영역 내에 형성된 소스/드레인 확산층, 상기 소스/드레인 확산층 사이의 채널 영역 위에 형성된 게이트 절연막, 및 상기 게이트 절연막 위에 형성된 게이트 전극을 갖는 전계 효과형 트랜지스터,
    상기 소스/드레인 확산층의 일부 영역 위에 형성된 제1 실리사이드층, 및
    상기 소스/드레인 확산층에서의, 상기 제1 실리사이드층의 비형성 영역의 상기 반도체 영역 내에 형성된 확산층을 포함하며,
    상기 확산층의 접합 깊이는, 상기 소스/드레인 확산층의 접합 깊이보다도 얕은 ESD 방지 디바이스.
  2. 제1항에 있어서, 상기 소스/드레인 확산층 사이의 상기 채널 영역 내에, 상기 소스/드레인 확산층 중 적어도 한쪽에 접하여 형성되고, 접합 깊이가 상기 소스/드레인 확산층 및 상기 확산층보다도 얕은 LDD 영역을 더 포함하는 ESD 방지 디바이스.
  3. 제1항에 있어서, 상기 반도체 영역은 반도체 기판의 주 표면부 내에 형성된 웰 영역인 ESD 방지 디바이스.
  4. 제1항에 있어서, 상기 게이트 전극 위에 형성되는 제2 실리사이드층을 더 포함하는 ESD 방지 디바이스.
  5. 제1항에 있어서, 상기 제1 실리사이드층의 비형성 영역은 길이가 0.5㎛보다도 짧은 ESD 방지 디바이스.
  6. 반도체 기판,
    상기 반도체 기판의 주 표면부 내에 형성된 웰 영역,
    상기 웰 영역의 표면 위에 형성된 게이트 절연막,
    상기 게이트 절연막 위에 형성된 게이트 전극,
    상기 웰 영역의 표면부에, 상기 게이트 전극을 사이에 두고, 제1 접합 깊이로 형성되고, 소스/드레인으로서 기능하는 제1, 제2 확산층,
    상기 제1 확산층의 일부 영역 위에 형성된 제1 실리사이드층,
    상기 제2 확산층 위에 형성된 제2 실리사이드층, 및
    상기 제1 실리사이드층의 비형성 영역에 대응하는 상기 웰 영역의 표면부에, 상기 제1 접합 깊이보다 얕은 제2 접합 깊이로 형성된 제3 확산층
    을 포함하는 ESD 방지 디바이스.
  7. 제6항에 있어서, 상기 웰 영역의 표면부에, 상기 제1, 제2 확산층 중 적어도 한쪽과 접하여 형성되고, 상기 제2 접합 깊이보다도 얕은 제3 접합 깊이의 LDD 영역을 더 포함하는 ESD 방지 디바이스.
  8. 제6항에 있어서, 상기 게이트 전극 위에 형성된 제3 실리사이드층을 더 포함하는 ESD 방지 디바이스.
  9. 제6항에 있어서, 상기 실리사이드층의 비형성 영역은 길이가 0.5㎛보다도 짧은 ESD 방지 디바이스.
  10. 반도체 영역 내에 형성되며, 내부 회로의 적어도 일부를 구성하고, LDD 영역을 갖는 제1 전계 효과 트랜지스터, 및
    상기 반도체 영역 내에 형성되며, 상기 내부 회로를 보호하기 위한 ESD 방지 디바이스의 적어도 일부를 구성하는 제2 전계 효과 트랜지스터-상기 제2 전계 효과 트랜지스터는, 소스/드레인 확산층, 상기 소스/드레인 확산층 사이의 채널 영역 위에 형성된 게이트 절연막, 및 상기 게이트 절연막 위에 형성된 게이트 전극을 포함함-,
    상기 소스/드레인 확산층의 일부 영역 위에 형성된 제1 실리사이드층, 및
    상기 제1 실리사이드층의 비형성 영역에서의 상기 반도체 영역 내에 형성된 확산층을 포함하며,
    상기 확산층의 접합 깊이는, 상기 소스/드레인 확산층의 접합 깊이보다도 얕고, 또한 상기 제1 전계 효과 트랜지스터의 LDD 영역의 접합 깊이보다도 깊은 반도체 장치.
  11. 제10항에 있어서, 상기 제2 전계 효과 트랜지스터는 LDD 영역을 더 포함하고, 상기 LDD 영역의 접합 깊이는 상기 확산층의 접합 깊이보다도 얕은 반도체 장치.
  12. 제10항에 있어서, 상기 반도체 영역은 반도체 기판의 주 표면부 내에 형성된 웰 영역인 반도체 장치.
  13. 제10항에 있어서, 상기 제2 전계 효과 트랜지스터의 게이트 전극 위에 형성되는 제2 실리사이드층을 더 포함하는 반도체 장치.
  14. 제10항에 있어서, 상기 제1 전계 효과 트랜지스터의 소스/드레인 확산층 위에 형성되는 제3 실리사이드층과, 상기 제1 전계 효과 트랜지스터의 게이트 전극 위에 형성되는 제4 실리사이드층을 더 포함하는 반도체 장치.
  15. 제10항에 있어서, 상기 제1 실리사이드층의 비형성 영역은 길이가 0.5㎛보다도 짧은 반도체 장치.
  16. 반도체 기판의 주 표면부 내에 반도체 영역을 형성하고,
    상기 반도체 영역의 표면 위에 게이트 절연막을 형성하며,
    상기 게이트 절연막 위에 게이트 전극을 형성하고,
    상기 게이트 전극을 마스크로 하여 상기 반도체 영역의 표면부에 불순물을 도입함으로써, 제1 접합 깊이를 갖는 LDD 영역을 형성하며,
    상기 게이트 전극에 측벽 스페이서를 형성하고,
    상기 게이트 전극 및 상기 측벽 스페이서를 마스크로 하여 상기 반도체 영역의 표면부에 불순물을 도입함으로써, 상기 반도체 영역의 표면부에, 상기 제1 접합 깊이보다도 깊은 제2 접합 깊이를 갖는 제1 확산층을 형성하며,
    상기 제1 확산층의 일부 영역 위에 마스크층을 형성하고,
    상기 게이트 전극, 상기 측벽 스페이서 및 상기 마스크층을 마스크로 하여 상기 반도체 영역의 표면부에 불순물을 도입함으로써, 상기 반도체 영역의 표면부에, 상기 제2 접합 깊이보다도 깊은 제3 접합 깊이를 갖고, 소스/드레인으로서 기능하는 제2 확산층을 형성하고,
    살리사이드 프로세스에 의해, 노출되어 있는 상기 반도체 영역의 표면부에 실리사이드층을 형성하는 ESD 방지 디바이스의 제조 방법.
  17. 제16항에 있어서, 상기 살리사이드 프로세스에서, 또한 상기 게이트 전극 위에 실리사이드층이 형성되는 ESD 방지 디바이스의 제조 방법.
  18. 반도체 기판의 주 표면부 내에 반도체 영역을 형성하고,
    상기 반도체 영역의 표면 위에 게이트 절연막을 형성하며,
    상기 게이트 절연막 위에 게이트 전극을 형성하며,
    상기 게이트 전극을 마스크로 하여 상기 반도체 영역의 표면부에 불순물을 도입함으로써, 상기 반도체 영역의 표면부에, 제1 접합 깊이를 갖는 제1 확산층을 형성하며,
    상기 제1 확산층의 일부 영역 위에 마스크층을 형성하고,
    상기 게이트 전극 및 상기 마스크층을 마스크로 하여 상기 반도체 영역의 표면부에 불순물을 도입함으로써, 상기 반도체 영역의 표면부에, 상기 제1 접합 깊이보다도 깊은 제2 접합 깊이를 갖고, 소스/드레인으로서 기능하는 제2 확산층을 형성하며,
    살리사이드 프로세스에 의해, 노출되어 있는 상기 반도체 영역의 표면부에 실리사이드층을 형성하는 ESD 방지 디바이스의 제조 방법.
  19. 제18항에 있어서, 상기 살리사이드 프로세스에서, 또한 상기 게이트 전극 위에 실리사이드층이 형성되는 ESD 방지 디바이스의 제조 방법.
  20. 반도체 기판의 주 표면부 내에 반도체 영역을 형성하고,
    제1, 제2 소자 형성 영역에 각각 대응하는 상기 반도체 영역의 표면 위에 제1, 제2 게이트 절연막을 형성하고,
    상기 제1, 제2 게이트 절연막 위에 제1, 제2 게이트 전극을 형성하고,
    상기 제1, 제2 게이트 전극을 마스크로 하여 상기 반도체 영역의 표면부에불순물을 도입함으로써, 제1 접합 깊이를 갖는 제1, 제2 LDD 영역을 형성하며,
    상기 반도체 영역 및 상기 제1, 제2 게이트 전극 위에 제1 절연막을 형성하고,
    상기 제1 게이트 전극을 마스크로 하여 상기 제1 소자 형성 영역의 상기 반도체 영역의 표면부에 불순물을 도입함으로써, 상기 제1 접합 깊이보다 깊은 제2 접합 깊이를 갖는 제1 확산층을 형성하며,
    상기 제1 절연막 위에 제2 절연막을 형성하고,
    상기 제1 소자 형성 영역에서의 상기 LDD 영역의 일부 상의 상기 제2 절연막 위에 마스크층을 형성하며,
    상기 제2 절연막을 상기 마스크층을 통해 에치 백함으로써, 상기 제1, 제2 게이트 전극에 제1, 제2 측벽 스페이서를 형성하고, 또한 상기 마스크층 아래에 상기 제2 절연막의 일부를 잔존시키고,
    상기 제1, 제2 게이트 전극, 제1, 제2 측벽 스페이서 및 상기 잔존된 제2 절연막의 일부를 마스크로 하여 상기 제1, 제2 소자 형성 영역에 불순물을 도입하고, 상기 제1, 제2 소자 형성 영역의 표면부에, 상기 제2 접합 깊이보다도 깊은, 제3 접합 깊이를 갖고, 소스/드레인으로서 기능하는 제2 확산층을 형성하며,
    살리사이드 프로세스에 의해, 노출되어 있는 상기 반도체 영역의 표면부에 실리사이드층을 형성하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 살리사이드 프로세스에서, 또한 상기 제1, 제2 게이트 전극 위에 실리사이드층이 형성되는 반도체 장치의 제조 방법.
  22. 반도체 기판의 주 표면부 내에 반도체 영역을 형성하고,
    제1, 제2 소자 형성 영역에 각각 대응하는 상기 반도체 영역의 표면 위에, 제1, 제2 게이트 절연막을 형성하며,
    상기 제1, 제2 게이트 절연막 위에 제1, 제2게이트 전극을 형성하고,
    상기 제2 게이트 전극을 마스크로 하여 상기 제2 소자 형성 영역에서의 반도체 영역의 표면부에 불순물을 도입함으로써, 제1 접합 깊이를 갖는 LDD 영역을 형성하며,
    상기 반도체 영역 및 상기 제1, 제2 게이트 전극 위에 제1 절연막을 형성하고,
    상기 제1 게이트 전극을 마스크로 하여 상기 제1 소자 형성 영역에서의 반도체 영역의 표면부에 불순물을 도입함으로써, 상기 제1 접합 깊이보다 깊은 제2 접합 깊이를 갖는 제1 확산층을 형성하고,
    상기 제1 절연막 위에 제2 절연막을 형성하며,
    상기 제1 소자 형성 영역에서의 상기 제1 확산층의 일부 위의 상기 제2 절연막 위에 마스크층을 형성하고,
    상기 제2 절연막을 상기 마스크층을 통해 에치백함으로써, 상기 제1, 제2 게이트 전극에 제1, 제2 측벽 스페이서를 형성하고, 또한 상기 마스크층 아래에 상기 제2 절연막의 일부를 잔존시키며,
    상기 제1, 제2 게이트 전극, 제1, 제2 측벽 스페이서 및 상기 잔존된 제2 절연막의 일부를 마스크로 하여 상기 제1, 제2 소자 형성 영역에 불순물을 도입하여, 상기 제1, 제2 소자 형성 영역의 표면부에, 상기 제2 접합 깊이보다도 깊은 제3 접합 깊이를 갖고, 소스/드레인으로서 기능하는 제2 확산층을 형성하고,
    살리사이드 프로세스에 의해 노출되어 있는 상기 반도체 영역의 표면부에 실리사이드층을 형성하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서, 상기 살리사이드 프로세스에서, 또한 상기 제1, 제2 게이트 전극 위에 실리사이드층이 형성되는 반도체 장치의 제조 방법.
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