CN1253945C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括多个晶体管，其中，在放置在相同衬底上、以来自相同电源的电压进行操作、每个都具有独立设置的薄膜厚度的栅极绝缘层的多个晶体管中，选择所述晶体管中具有最薄栅极绝缘层的一个晶体管用作电源保护元件。同样，设置被选作电源保护元件的晶体管的阈值电压比同样具有最薄栅极绝缘层的其他晶体管高。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地，涉及具有保护电路或适用于高速低功率消耗型LSI(大规模集成电路)的元件的半导体器件，以及这种半导体器件的制造方法。
背景技术
具有MOS(金属氧化物半导体)器件的LSI已经非常普遍。LSI包括由CPU(中央处理单元)、存储器电路等构成的内部电路和用于放置在内部电路周围的外部接口的I/O(输入/输出)端口。
图18示出了传统LSI的部分内部电路。LSI的内部电路1构成了由两类晶体管(Tr)组，即LTr2和MTr3组成的混合电路。同时提供LTr2和MTr3的目的是为了同时满足高处理速度和低功率消耗的需要。
内部电路1中的LTr2和MTr3在相同的操作电压下进行操作，而将LTr2的阈值电压Vt设置得较高，而将MTr3的阈值电压Vt设置得较低，因此LTr2具有较低的处理速度，但消耗较少的功率，而MTr3具有较高的处理速度，但消耗较多的功率。针对每种晶体管独立设置阈值电压的、构成LTr2和MTr3的晶体管的栅极绝缘层具有不同的薄膜厚度，例如，LTr2晶体管的薄膜厚度为大约2.6nm，而MTr3晶体管的薄膜厚度为大约1.9nm。
具有这种MOS器件的LSI需要包括用来防止MOS器件的绝缘层击穿的电源保护电路，由于栅极绝缘层不能抵抗过电流，而且一旦过电流流过栅极绝缘层，就很容易击穿。这是因为自从为了LSI较高的处理速度和较低的功率消耗，而在制造过程中采用了多氧化过程以来，随着栅极绝缘层变薄，于是栅极绝缘层的击穿电压降低，从大约8nm薄膜厚度的大约10V降到大约3nm厚度的大约5V到7V。
例如，整合在LSI的内部电路1中的电源保护电路4可以由二极管连接型的N沟道晶体管构成。
关于如图1所示的混合电路，电源保护电路4需要具有保护MTr3的功能，该MTr3具有较薄的栅极绝缘层并具有较低击穿电压。除了上述的功能，应该设计电源保护电路4，以减少漏电流或关断电流，尤其当其应用于普遍用在便携式设备中的低消耗型LSI时，以便减少能量消耗。
在当前的环境下，漏电流和击穿电压这个问题变得更加关键，增加的漏电流引起极大的不方便，使其难以满足漏电流和击穿电压这两个方面。
发明内容
本发明提供一种包括多个晶体管的半导体器件，每个晶体管具有独立设置的薄膜厚度的栅极绝缘层，放置在相同的衬底上，以来自相同电源的电压进行操作，其中在多个晶体管中具有最薄的栅极绝缘层的晶体管被用作电源保护元件。
在这种半导体器件中，可以将用作电源保护元件的晶体管的阈值电压设置得比具有最薄的栅极绝缘层的晶体管的阈值电压高。通过这种安排，可以减少漏电流，从而可以同时满足漏电流和击穿电压的要求。
按照本发明，提供了一种半导体器件，包括：衬底；以及多个晶体管，在衬底上形成所述多个晶体管，以由相同电源产生的电压进行操作，每个晶体管具有栅极绝缘层，而且多个晶体管包括其厚度互不相同的晶体管，其中选择多个晶体管中具有最薄的栅极绝缘层的一个晶体管，用作电源保护元件。
由于选择包括最薄的栅极绝缘层的晶体管用作电源保护元件，选中的晶体管可以保护剩余的晶体管。
可以设置被选中的用作电源保护元件的晶体管，使其具有比拥有与选中的晶体管相同厚度的、或者比除了选中的晶体管之外剩余的多个晶体管都薄的栅极绝缘层厚度的晶体管的阈值电压高的阈值电压。
由于设置被选中用作电源保护元件的晶体管具有较高的阈值电压，可以减少漏电流或关断电流。
可以通过用于形成每层具有不同薄膜厚度的两层或多层栅极绝缘层的多氧化过程制造多个晶体管，而且所述多个晶体管可以至少包括三种类型的晶体管，每种晶体管具有相互不同的栅极绝缘层厚度和阈值电压的组合。
可以将多个晶体管放置在由I/O端口围绕的内部电路中。
多个晶体管可以包括高速处理型晶体管和低功率消耗型晶体管。被选中用作电源保护元件的晶体管可以具有比高速处理型晶体管高的阈值电压。被选中用作电源保护元件的晶体管可以具有与高速处理型晶体管相同、或比高速处理型晶体管薄的绝缘层厚度。被选中用作电源保护元件的晶体管的漏电流可以比高速处理型晶体管的漏电流小。
按照本发明，提供一种半导体器件的制造方法。所述方法包括在衬底上形成包括多个晶体管组的内部电路的步骤，每个晶体管组具有独立设置薄膜厚度的栅极绝缘层，其中，形成内部电路的步骤包括：形成被选中用作电源保护元件并包括在具有最薄栅极绝缘层的一个晶体管组中的至少一个晶体管，从而设置其阈值电压高于包括在具有最薄栅极绝缘层的所述一个晶体管组中的其余晶体管的阈值电压。
在所述方法中，形成内部电路的步骤可以包括：执行进入到用于形成具有最薄栅极绝缘层的所述一个晶体管组的第一形成区域中的第一杂质离子注入；以及执行进入到用于形成具有比具有最薄栅极绝缘层的所述一个晶体管组厚的栅极绝缘层的晶体管组之一的第二形成区域中的第二杂质离子注入；其中在用于形成包括在具有最薄栅极绝缘层的所述一个晶体管组中的电源保护元件的区域上执行第二杂质离子注入，并通过执行第一杂质离子注入和执行第二杂质离子注入来形成电源保护元件。
在所述方法中，形成内部电路的步骤可以包括：同时形成电源保护元件的栅极绝缘层和至少一个晶体管；以及电源保护元件所用的沟道剂量(channel dosage)可以比晶体管中的至少一个所用的沟道剂量多。
在所述方法中，电源保护元件所用的沟道剂量可以等于包括在内部电路中的至少两个晶体管所用的总的沟道剂量。
在所述方法中，形成内部电路的步骤可以包括：执行进入到包括在所述晶体管中、除了电源保护元件之外的第一晶体管的第一形成区域中的第一杂质离子注入；以及执行进入到包括在所述晶体管中、除了电源保护元件或第一晶体管之外的第二晶体管的第二形成区域中的第二杂质离子注入；其中，为了调整电源保护元件的阈值电压，可以执行进入到电源保护元件的区域中的第一杂质离子注入和第二杂质离子注入。
同样，通过按照本发明的制造方法，可以获得上述半导体器件。
应当注意的是，上述结构组件任意组合，以及在方法、设备、系统等之间改变表达方式全部都是有效的，而且均包括在本发明中。
此外，本发明内容不需要描述全部所需特征，所以本发明也可以是这些已描述的特征的子组合。
附图说明
图1是按照本发明的实施例示出了半导体器件的内部结构的示意性平面图。
图2是图1中部分内部电路的电路图。
图3是图1中内部电路、电源保护电路和输入/输出端口的功能的对照比较表。
图4a是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图4b是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图5c是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图5d是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图6e是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图7f是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图7g是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图8h是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图9j是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图9k是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图10l是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图10m是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图11n是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图11o是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图12a是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图12b是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图13c是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图13d是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图14e是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图14f是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图15g是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图15h是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图16i是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图16j是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图17k是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。
图18是传统LSI的内部电路的电路图。
具体实施方式
现在将基于优选实施例来描述本发明，这些优选实施例并非限制本发明的范围，而是用以例证本发明。在实施例中所描述的全部特征和组合对本发明并不是必需的。
图1是按照本发明的实施例示出了半导体器件(LSI)的内部结构的示意性平面图。
如图1所示，具有MOS器件的LSI 10包括内部电路11和用于放置在内部电路11周围的外部接口的I/O端口12。
内部电路11由Mcore 13、Lcore 14、Mpcore 15和SRAM(静态随机存取存储器)16构成，每一个都由针对内部电路11中的用途特别设计的不同类型的晶体管组构成。
内部电路11构成包括用于高速处理的Mcore 13和用于降低功率消耗的Lcore 14的混合电路，以与同时满足较高处理速度和较低功率消耗的目的相一致。在此实施例中，Mpcore 15用作电源保护电路或元件。
图2是图1所示的部分内部电路11的电路图。
Mpcore 15由如二极管连接型等的N沟道晶体管组成，当被Mcore 13(HVt-M)的阈值电压的增加激活时，用作电源保护电路。
图3是图1所示的内部电路11中的Mcore 13、Lcore 14、用作电源保护电路的Mpcore 15和I/O端口12的功能的对照比较表。例如，按照图3的表格，为Mcore 13和Lcore 14独立设置阈值电压(Vt)。构建Mcore 13以具有比Lcore 14的阈值电压(例如，大约0.47V)更低的阈值电压(例如，大约0.35V)。
对于栅极绝缘层的厚度，Mcore 13的栅极绝缘层的厚度(大约1.9nm)比Lcore 14的栅极绝缘层的厚度(大约2.6nm)薄。
在本实施例中，栅极绝缘层由SiO2构成，而且也可以利用SiON、Si3N4、TiO2(氧化钛)、Al2O3(氧化铝)、ZrO2(氧化锆)、HfO2(氧化铪)等的绝缘层。
对于Mcore 13和Lcore 14，操作电压都等于1.2V，而Mcore 13具有比Lcore 14更大的漏电流或关断电流。参照处理速度，Mcore 13比Lcore 14快，而且Mcore 13比Lcore 14消耗更多的能量，以及Mcore 13具有比Lcore14的栅极绝缘层击穿电压(大约7V)更低的栅极绝缘层击穿电压(大约5V)。
同样，参照用作电源保护电路的Mpcore 15和Mcore 13之间的比较，为Mpcore 15设置比Mcore 13更高的阈值电压Vt，而且二者栅极绝缘层的厚度都等于大约1.9nm。与Mcore 13和Lcore 14相同，Mpcore 15的操作电压也是1.2V，但是Mpcore 15具有比Mcore 13更低的漏电流或关断电流，而且具有与Mcore 13相同的栅极绝缘层击穿电压(大约5V)。
此外，关于I/O端口(外部接口)12，栅极绝缘层的厚度为大约7.2nm，操作电压为大约3.3V，以及栅极绝缘层的击穿电压高达大约10V。
图4a到图17k是用于逐步解释图1所示的半导体器件的制造方法的示意性横截面图。这些图只示出了具有MOS器件的LSI 10的N沟道晶体管的形成过程。
如图4a到图17k所示，首先在衬底10a上形成元件隔离区域17(图4a)。在衬底10a上形成光刻胶区域之后，通过光刻形成大约300nm深的浅槽图案，将大约500nm厚的HD(高密度等离子体)氧化物层填充到浅槽中，然后，为了形成元件隔离区域17，执行CMP(化学机械抛光)。
随后，下面将描述如何形成N沟道晶体管(阱和沟道)。
在衬底10a上形成用于在I/O端口上进行离子注入的光刻胶(PR)18，然后在80keV、5.0×1012/cm2、0℃的条件下，进行用于形成阱的、用作杂质的硼的离子注入，注入到在光刻胶18上设有开口的I/O端口N沟道晶体管的形成区域中，然后在20keV、2.7×1012/cm2、0℃的条件下，进行用于调整阈值电压的硼离子注入(图4b)。
在I/O端口上进行离子注入之后，形成用于在Mcore上进行离子注入的光刻胶19，在150keV、2.0×1013/cm2、0℃的条件下，进行用于形成阱的、用作杂质的硼的离子注入，注入到在光刻胶19上设有开口的Mcore和SRAM N沟道晶体管各自的形成区域中，然后在15keV、9.4×1012/cm2、7℃的条件下，进行用于调整阈值电压的硼离子注入(图5c)。
在Mcore上进行离子注入之后，形成用于在Lcore上进行离子注入的光刻胶20，在150keV、2.0×1013/cm2、0℃的条件下，进行用于形成阱的、用作杂质的硼的离子注入，注入到在光刻胶20上设有开口的Mpcore(电源保护N沟道晶体管)和Lcore N沟道晶体管的形成区域中，然后在15keV、1.2×1013/cm2、7℃的条件下，进行用于调整阈值电压的硼离子注入(图5d)。
在Lcore上进行离子注入之后，形成用于在SRAM上进行离子注入的光刻胶21，在15keV、4.1×1012/cm2、0℃的条件下，进行用于调整阈值电压的、用作杂质的硼的额外的离子注入，注入到在光刻胶21上设有开口的Mpcore(电源保护N沟道晶体管)和SRAM N沟道晶体管的形成区域中(图6e)。这里，独立控制SRAM 16的阈值电压(Mpcore的阈值电压是不独立的)。
随后，形成P沟道晶体管(阱和沟道)。下面省略了附图，对类似于上述N沟道晶体管的形成过程的P沟道晶体管的形成过程进行描述。
为了形成P沟道晶体管，形成用于在I/O端口上进行离子注入的光刻胶，然后在400keV、1.5×1013/cm2、0℃的条件下，进行用于形成阱的、用作杂质的磷离子注入，注入到在光刻胶上设有开口的I/O端口P沟道晶体管的形成区域中，然后在100keV、2.9×1012/cm2、0℃的条件下，进行用于调整阈值电压的砷离子注入。
在I/O端口上进行离子注入之后，形成用于在Mcore上进行离子注入的光刻胶，在400keV、1.5×1013/cm2、0℃的条件下，进行用于形成阱的、用作杂质的磷的离子注入，注入到在光刻胶上设有开口的Mcore P沟道晶体管的形成区域中，然后在100keV、8.3×1012/cm2、0℃的条件下，进行用于调整阈值电压的砷离子注入。
在Mcore上进行离子注入之后，形成用于在SRAM上进行离子注入的光刻胶，在350keV、2.0×1013/cm2、0℃的条件下，进行用于形成阱的、用作杂质的磷离子注入，注入到在光刻胶上设有开口的SRAM N沟道晶体管的形成区域中，然后在100keV、1.4×1013/cm2、0℃的条件下，进行用于调整阈值电压的砷离子注入。
在形成P沟道晶体管和N沟道晶体管的阱和沟道之后，在1000℃的氮环境中进行10秒钟的照明退火(图7f)。
总离子剂量如下：Mcore形成区域：9.4×1012/cm2；SRAM形成区域(Mcore+SRAM)：1.35×1013/cm2；Mpcore形成区域(Lcore+SRAM)：1.61×1013/cm2；以及Lcore形成区域：1.2×1013/cm2，根据这些，可以清楚地看到针对Mpcore形成区域比针对Mcore形成区域或SRAM形成区域施加了更大的剂量。
然后，下面将解释如何在衬底10a上形成本实施例中分别具有不同厚度的氧化物层的三类栅极绝缘层。
首先，进行整个晶片表面的热氧化，从而形成大约7.5nm厚的第一内部氧化层22(图7g)。然后，在整个晶片表面上形成用于随后在第一内部氧化层22上进行刻蚀的光刻胶23，并且只在Lcore形成区域形成开口(图8h)。
在形成光刻胶23之后，在第一内部氧化层22上进行湿法刻蚀，以从Lcore形成区域去除第一内部氧化层22(图8i)，随后，去除光刻胶23(图9j)。
在去除光刻胶23之后，进行整个晶片表面的热氧化，从而在Lcore形成区域中形成大约2.6nm厚的第二内部氧化层24(图9k)。然后，在整个晶片表面上形成用于随后在第一内部氧化层22和第二内部氧化层24上进行刻蚀的光刻胶25，并且只在三个形成区域，即，Mcore形成区域、SRAM形成区域和Mpcore形成区域形成开口(图101)。
在形成光刻胶25之后，在第一内部氧化层22上进行湿法刻蚀，以从除了I/O端口形成区域和Lcore形成区域之外，即，从Mcore形成区域、SRAM形成区域、Mpcore形成区域去除第一内部氧化层22(图10m)，随后，去除光刻胶25(图11n)。
在去除光刻胶25之后，进行整个晶片表面的热氧化，从而在与Mcore、SRAM和Mpcore相对应的区域中形成大约1.9nm厚的第三内部氧化层26(图11o)。
然后，形成栅极电极。生长栅极多晶硅27到大约150nm厚，并形成用于随后在栅极多晶硅27上进行刻蚀的光刻胶28(图12a)。在形成光刻胶28之后，在栅极多晶硅27上进行等离子体刻蚀，随后，去除光刻胶28(图12b)。
从而，分别在Mcore形成区域、SRAM形成区域和Mpcore形成区域中形成每个具有大约0.1μm栅极长度的栅极电极29a；在Lcore形成区域中形成具有大约0.12μm栅极长度的栅极电极29b；以及在I/O端口形成区域中形成具有大约0.44μm栅极长度的栅极电极29c。
随后，除了I/O端口形成区域之外，在整个晶片表面上形成光刻胶30，并将磷注入到I/O端口N沟道晶体管形成区域中，从而形成LDD(微掺杂漏极(lightly doped drain))结构(图13c)。
在去除光刻胶30之后，在I/O端口形成区域中形成光刻胶31，然后将BF2和砷注入到除了I/O端口形成区域之外的N沟道晶体管形成区域中，从而形成外延和阱(图13d)。
之后，生长第一TEOS(四乙基原硅酸盐)氧化层32和第二TEOS氧化层33(图14e)。然后进行深刻蚀(etch-back)，从而形成栅极电极29a、29b和29c的侧壁34(图14f)。
然后形成光刻胶，并将硼离子注入到全部P沟道晶体管形成区域中，而将砷注入到全部N沟道晶体管形成区域中，从而形成SD(源极/漏极)区域(图15g)。然后在整个晶片表面上生长氧化层35，以便覆盖栅极29a、29b和29c，并进行照明退火(图15h)。
之后，进行钴溅射和去除多余钴的刻蚀，从而形成硅化钴(CoSi2)(图16i)。然后，生长用于接触刻蚀的阻刻蚀氮化层36和氧化层37(图16j)。
然后，生长臭氧TEOS BPSG(含硼硅化磷玻璃)到大约800nm厚，之后，为了平面化进行CMP。结果，形成了层间绝缘薄膜38(图17k)。
如上所述，在具有MOS器件的LSI 10中，形成了具有三种不同薄膜厚度的氧化层的晶体管，而且这些晶体管中，具有最薄的栅极绝缘层的那一个被用作电源保护元件。
在前述实施例中，对于包括Lcore和Mcore的内部电路11，在Lcore和Mcore中，独立设置栅极绝缘层的厚度和阈值电压Vt(在Lcore中，栅极绝缘层的厚度为大约2.6nm，Vt为大约0.47V，而在Mcore中，栅极绝缘层的厚度为大约1.9nm，Vt为大约0.35V)，具有比Mcore更高的电压Vt的Mpcore(栅极绝缘层的厚度等于大约1.9nm，但电压Vt比Mcore的电压高)被用作内部电路11的电源保护电路，适用于在引入多氧化过程之后所制造的高速、低功率消耗型的LSI，其中多氧化过程用于形成每层具有不同厚度的两层或多层栅极绝缘层。
因此，优选的是，用作内部电路11(只涉及Lcore和Mcore)的电源保护电路的Mpcore具有比Mcore薄或等于Mcore的栅极绝缘层厚度，和比Mcore的电压高的电压Vt。
在本实施例中，通过安排使用于阈值电压调整的沟道剂量等于(SRAM+Lcore)，来获得Mpcore较高的Vt。换句话说，设计布局，使Mpcore的沟道剂量等于SRAM和Lcore的总和，节省额外的步骤。同样，在通过安排来设计Mpcore，使其具有较高Vt，从而使用于阈值电压调整的沟道剂量等于(Mcore+Lcore)的情况下，可以获得类似的效果，而不需要额外的步骤。
因此，通过以这种电源保护电路提供给具有MOS器件的LSI 10的内部电路11中、每层具有不同薄膜厚度的两类或多类栅极绝缘层，可以减少漏电流，而且可以同时满足较少的漏电流和较高的击穿电压的要求。此外，按照本实施例，不需要额外的步骤，就可以获得具有最小漏电流的电源保护电路。这是采用具有比Lcore低的击穿电压的Mpcore作为电源保护电流的晶体管，以及为用作电源保护电路的Mpcore设置比内部电路11中的Mcore更高的阈值电压的结果。
此外，在前述实施例中，用于构建电路的晶体管并不限制于在本实施例中所采用的传导类型之一(例如，N沟道晶体管)，同样也可以采用其他传导类型(例如，P沟道晶体管)。
如上所述，本发明提供了一种半导体器件，其中，在放置在相同衬底上、以相同电源电压进行操作、每个都具有独立设置的栅极绝缘层厚度的多个晶体管中，具有最薄的栅极绝缘层的晶体管被用作电源保护元件。
此外，设置用作电源保护元件的晶体管的阈值电压比具有最薄的栅极绝缘层的晶体管的阈值电压高。作为这样安排的结果，可以减少漏电流，而且可以同时满足较少的漏电流和较高的击穿电压的要求。
同样，通过按照本发明的制造方法，可以获得上述半导体器件。
尽管已经通过示例性实施例描述了本发明，应当理解的是，在不偏离所附权利要求所限定的本发明的范围的前提下，本领域的技术人员可以进一步进行多种修改和替换。

Claims (15)

1、一种半导体器件，包括：
衬底；以及
多个晶体管，在所述衬底上形成所述多个晶体管，以由相同电源产生的电压进行操作，所述每个晶体管具有栅极绝缘层，而且所述多个晶体管包括其厚度互不相同的晶体管，
其中选择所述多个晶体管中具有最薄的栅极绝缘层的一个晶体管，用作电源保护元件。
2、按照权利要求1所述的半导体器件，其特征在于设置被选中用作电源保护元件的所述晶体管的阈值电压，使该阈值电压比具有与被选中的所述晶体管相同厚度的、或者比除了被选中的所述晶体管之外剩余的所述多个晶体管都薄的栅极绝缘层厚度的晶体管的阈值电压高。
3、按照权利要求1所述的半导体器件，其特征在于通过用于形成每层具有不同薄膜厚度的两层或多层栅极绝缘层的多氧化过程制造所述多个晶体管，而且所述多个晶体管至少包括三种类型的晶体管，每种晶体管具有相互不同的栅极绝缘层厚度和阈值电压的组合。
4、按照权利要求2所述的半导体器件，其特征在于通过用于形成每层具有不同薄膜厚度的两层或多层栅极绝缘层的多氧化过程制造所述多个晶体管，而且所述多个晶体管至少包括三种类型的晶体管，每种晶体管具有相互不同的栅极绝缘层厚度和阈值电压的组合。
5、按照权利要求1所述的半导体器件，其特征在于将所述多个晶体管放置在由I/O端口围绕的内部电路中。
6、按照权利要求1所述的半导体器件，其特征在于所述多个晶体管包括高速处理型晶体管和低功率消耗型晶体管，以及被选中用作电源保护元件的所述晶体管具有比所述高速处理型晶体管高的阈值电压。
7、按照权利要求1所述的半导体器件，其特征在于所述多个晶体管包括高速处理型晶体管和低功率消耗型晶体管，以及被选中用作电源保护元件的所述晶体管具有与所述高速处理型晶体管相同、或比所述高速处理型晶体管薄的绝缘层厚度。
8、按照权利要求1所述的半导体器件，其特征在于所述多个晶体管包括高速处理型晶体管和低功率消耗型晶体管，以及被选中用作电源保护元件的所述晶体管的漏电流比所述高速处理型晶体管的漏电流小。
9、按照权利要求1所述的半导体器件，其特征在于所述多个晶体管包括高速处理型晶体管和低功率消耗型晶体管，以及被选中用作电源保护元件的所述晶体管具有比所述高速处理型晶体管高的阈值电压，而且被选中用作电源保护元件的所述晶体管具有与所述高速处理型晶体管相同、或比所述高速处理型晶体管薄的绝缘层厚度。
10、按照权利要求9所述的半导体器件，其特征在于将所述多个晶体管放置在由I/O端口围绕的内部电路中。
11、一种半导体器件的制造方法，包括在衬底上形成包括多个晶体管组的内部电路的步骤，所述每个晶体管组具有独立设置薄膜厚度的栅极绝缘层，其中，形成所述内部电路的所述步骤包括：形成被选中用作电源保护元件并包括在具有最薄栅极绝缘层的一个所述晶体管组中的所述晶体管中的至少一个，从而设置其阈值电压高于包括在具有最薄栅极绝缘层的所述一个所述晶体管组中的其余所述晶体管的阈值电压。
12、按照权利要求11所述的制造方法，其特征在于形成所述内部电路的所述步骤包括：
执行进入到用于形成具有最薄栅极绝缘层的所述一个所述晶体管组的第一形成区域中的第一杂质离子注入；以及
执行进入到用于形成具有比具有最薄栅极绝缘层的所述一个所述晶体管组厚的栅极绝缘层的所述晶体管组之一的第二形成区域中的第二杂质离子注入；
其中在用于形成包括在具有最薄栅极绝缘层的所述一个所述晶体管组中的所述电源保护元件的区域上执行所述第二杂质离子注入，并通过执行所述第一杂质离子注入和执行所述第二杂质离子注入来形成所述电源保护元件。
13、按照权利要求11所述的制造方法，其特征在于形成所述内部电路的所述步骤包括：同时形成所述电源保护元件的栅极绝缘层和至少一个所述晶体管；以及所述电源保护元件所用的沟道剂量比所述晶体管中的所述至少一个所用的沟道剂量多。
14、按照权利要求11所述的制造方法，其特征在于所述电源保护元件所用的所述沟道剂量等于包括在所述内部电路中的至少两个所述晶体管所用的总的沟道剂量。
15、按照权利要求11所述的制造方法，其特征在于形成所述内部电路的所述步骤包括：
执行进入到包括在所述晶体管中、除了所述电源保护元件之外的第一晶体管的第一形成区域中的第一杂质离子注入；以及
执行进入到包括在所述晶体管中、除了所述电源保护元件或所述第一晶体管之外的第二晶体管的第二形成区域中的第二杂质离子注入；
其中，为了调整所述电源保护元件的阈值电压，执行进入到所述电源保护元件的区域中的所述第一杂质离子注入和所述第二杂质离子注入。
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