TWI248191B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI248191B TW092118071A TW92118071A TWI248191B TW I248191 B TWI248191 B TW I248191B TW 092118071 A TW092118071 A TW 092118071A TW 92118071 A TW92118071 A TW 92118071A TW I248191 B TWI248191 B TW I248191B
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Description

1248191 五、發明說明（1) 一、 【發明所屬之技術頷域】 本發明係關於一種半導體裝置及其製造方法，具體 地’關於具有電源保護電路或元件之半導體裝置，用於高 速、低消耗電力的大型積體電路（LSI，Large Scale Integrated circuit)，以及該半導體裝置的製造方法。 二、 【先前技術】 備有金屬氧化物半導體（M〇S ’Metal Oxide Semiconductor )裝置的LSI已非常普遍。該LSI包含中央 處理單元（C P U )、記憶電路等的内部電路，以及設置於 内部電路周圍的外部介面的輸出/入埠（I /〇埠）。 圖18表示一習知LSI的内部電路的一部分。該LSI的内 部電路1包含具2種電晶體（Tr )群（稱為LTr2以及MTr3 ) 的混成電路。設置LTr2以及MTr3的目的，在於同時滿足高 運算速率與低消耗電力的需求。 内部電路1中的LTr2與MTr3，於同一操作電壓下運 作，設定LTr 2的臨界電壓（Vt )較高而MTr3的臨界電壓較 低，因此，LTr2運算速率較慢但消耗電力較少，而MTr 3運 算速率較快但消耗電力較多。構成各別獨立設定臨界電壓 的LTr2與MTr3電晶體的閘極介電層，具有不同的膜厚，例 如LTr2電晶體的膜厚約為2· 6 nm，MTr3電晶體的膜厚約為 1.9 nm 〇 備有Μ 0 S裝置的L S I，必須包含一電源保護電路，用以 防止M0S裝置的介電層的損壞，因為，閘極介電層無法承
1248191 五、發明說明（2) 受過多的電流且容易飼 驟中引進多氧化層製轉 耗電力，當閘極介電廣 低，例如從厚度約8 , 〇 過多的電流而損壞。亦即，製造步 ，以達到LS I的高運算速率與低消 變得更薄時，臨界電壓相對地更降 nm時臨界電壓約10V，至厚度約3〇 nm時臨 併 二極體 如 MTr3 的 除上述 浪，特 低消耗 於 力口漏電 與崩潰 界電壓約5〜7V° _ , 名絡1之電源保護電路4，可包含例如 入LSI的内部電T 。 3例如 ^電曰日體 連接型的N通邊@ ^ ^ , , β义電路’電源保護電路4必須具有侔^ 圖1所示之混成必 /、月保護 功能，因MTr3的閘極介電層較薄，崩潰電壓較低。 功能，電源保護電路4應設計為減少漏電流、關電 別當電源保護電路4連接至一常用於攜帶式裝置的 型L S I時，以便減低能量消耗。 此情況，漏電流與崩潰電壓的問題變得更關鍵，择 流導致如此明顯的不便，因為難以同時滿足漏電^ 電壓需求。 < < 、【發明内容】 本發明提供一種半導體裝置，包含複數之電晶體，各 亨複數之電晶體’具有可獨立設定膜厚的閘極介電；，且 ^置於同一基板上由同一電源提供一電壓運作，其^，一 ^晶體具在該複數之電晶體中最薄的閘極介電層，用以; 為電源保護元件。 " 於如此的半導體裝置，作為電源保護元件的電晶體的 臨界電壓，可設定高於具有最薄的閘極介電層的電晶體的
1248191 五、發明說明（3) 臨界電壓。由此安排，可減少漏電流，所以可同時滿足漏 電流與崩潰電壓的要求。 根據本發明，提供一種半導體裝置，包含：一基板； 複數之電晶體，形成於該基板上，藉由同一電源產生一電 壓而運作，各該複數之電晶體具有一閘極介電層，該複數 之電晶體具有互相相異的間極介電層厚度^其中，具最薄 的閘極介電層的電晶體，被選定作為電源保護元件。 由於具最薄的閘極介電層的電晶體被選為電源電壓保 護元件’該電晶體可保護其他電晶體。 被選為電源電壓保護元件之該電晶體，其臨界電壓可 設定為南於具有閘極介電層厚度與該選定之電晶體相同的 電晶體的臨界電壓’或者面於除該選定之電晶體外其餘該 複數之電晶體中具有最薄的閘極介電層厚度的電晶體的臨 界電壓。 被選為電源電壓保護元件之該電晶體’設定為具有較 高之臨界電壓時，可因此降低漏電流或關電流。 該複數之電晶體的製造，可藉由一多氧化層製程，以 形成2或更多閘極介電層，各自擁有不同的膜厚，該複數 之電晶體可包含3種電晶體，各別擁有不同組合的閘極介 電層膜厚與臨界電壓。 該複數之電晶體，設置於一周圍有一 I /0埠的内部電 路。 該複數之電晶體，可包含一高速運算型電晶體以及一 低消耗電力型電晶體。被選為電源保護元件之該電晶體，
1248191 五、發明說明（4) 可具有高於該高速運算型電晶體的臨界電壓。被選為電源 保護元件之該電晶體，可具有與該高速運算型電晶體的閘 極介電層相同或更薄的膜厚。被選為電源保護元件之該電 晶體的漏電流，可小於該高速運算型電晶體的漏電流。 根據本發明，提供一種半導體裝置的製造方法，包 含：於一基板形成一包含複數之電晶體群的内部電路的步 驟，各該複數之電晶體，具有獨立設定膜厚之閑極介電 層，其中，於形成該内部電路的步驟，同時形成一電晶體 作為電源保護元件，無須進行額外之製程。
於該製造方法，該複數之電晶體中具有最薄的閘極介 電層，可形成作為電源保護元件。 於該製造方法，形成内部電路的步驟，可包含形成電 源保護元件的閘極介電層，以及同時至少形成該複數之電 晶體中的一電晶體，用於電源保護元件的通道劑量，可超 過至少該複數之電晶體中的一電晶體的通道劑量。
於該製造方法，形成内部電路的步驟，可包含形成電 源保護元件的.閘極介電層，以及同時至少形成該複數之電 晶體中的一電晶體，用於電源保護元件的通道劑量，可超 過至少該複數之電晶體中的一電晶體的通道劑量。 於該製造方法，用於電源保護元件的通道劑量，可等 於内部電路的該複數之電晶體中至少2個電晶體的通道劑 量和。 於該製造方法，形成内部電路的步驟，可包含：進行 第一次離子摻雜植入第一電晶體的第一形成區；進行第二
1248191 五、發明說明（5) ΐ ΐ:Ϊ雜植入該複數之電晶體中除電源保護元件或第 ::體的第二電晶體的第 ：：： 子摻雜植入盥第二+ Μ工切_ 八 ^次離 # ΛΑ ^ ^ 離子摻雜植入，可植入該電源保,亓
什的一區域，用以纲敫# 下邊7L 匕域用以調整该電源保護元件的臨界電壓。 :據本發明的製造方法，可得上述半導體裝置。 :注意任意組合上述構造構件以及在方法、裝置 、、不的改變皆有效包含於本發明之實施態樣。 、 ^ ^進一步，上述發明内容無需包含所有可能特徵，闲 此本發明亦可能為上述特徵之部分組人。 口 四、【實施方式】 以下將說明本發明的較佳實施例，該等實施例並不限 定本發明的範圍，僅作為本發明之例示。於實施例中的所 有特徵與組合，不一定為本發明之要件。 圖1疋一示意平面圖，表示根據本發明實施例的半導 體裝置（LSI )的内部構造。 如圖1所示’備有MOS裝置的LSI 10，包含内部電路11 以及設置於内部電路1 1周圍的作為外部介面的I /〇埠丨2。 内部電路 11 包含Mcore 13、Lcore 14、Mpcore 15、 以及SRAM (static random access memory ;靜態隨機存 取記憶體）1 6，各自包含不同型的電晶體群，特別設計用 於内部電路1 1。 内部電路11構成混成電路，包含用以高速運算的 M c 〇 r e 1 3，用以減少電力消耗的L c 〇 r e 1 4，以便同時滿足
1248191 五、發明說明（6) 更高速運算與更低電力消耗的需求。於本實施例中， M p c 〇 r e 1 5作為電源保護電路或元件。 圖2是圖1的内部電路11 一部分的電路圖。
Mpcore 15係例如由二極體連接型的N通道電晶體組 成，藉由增加Me ore 13的臨界電壓（HVt-M )而得以作為 電源保護電路。 圖3是圖1的Mcore 13、Lcore 14、作為内部電路11中 電源保護電路的Mpcore 15、以及I /0埠12的功能交互對 照表。根據圖3中的表，例如，M c 〇 r e 1 3與L c 〇 r e 1 4的臨 界電壓（Vt )係獨立設定。Mcore 13的構成，使其臨界電 壓（例如約0 . 35 V )低於Lcore 1 4的臨界電壓（例如約 0. 47V ) 〇 至於閘極介電層的厚度，Mcore 13的閘極介電層厚度 (約1.9 nm)較Lcore 14的閘極介電層厚度（約2.6 nm) 薄。 於本實施例，閘極介電層係由S i 02組成，然而，亦可 使用由SiON、Si3N4、Ti02 (氧化鈦）、Al2〇3 (氧化鋁）、 Zr〇2 (氧化錯）、Hf 〇2 (氧化給）等組成之介電層。 於Mcore 13與Lcore 14使用相同的1· 2V操作電壓，而 Mcore 13比Lcore 14具較大之漏電流或關電流。至於運算 速率 ’Mcore 13 比 Lcore 14 快，Mcore 13 比 Lcore 14 消耗 更多能量’ Mcore 13的閘極介電層（約5V )具有比Leo re ί 4 (約7 V )較低的崩潰電壓。 比較作為電源保護電路的％ p c 〇 r e 1 5以及c 〇 r e 1 3，
第10頁 1248191 五、發明說明（7) 設定Mpcore 15的臨界電壓（vt)高於Mcore 13的臨界電 壓’兩者的閘極介電層厚度大約皆為丨· 9 nm。Mpcore 15 的操作電壓亦為1.2V，與Mcore 13以及Lcore 14相同，而 Mpcore 15具有比Mcore 13低的漏電流或關電流，與Mcore 13相同的閘極介電層之崩潰電壓（約5V)。 更進一步’關於I / 0埠1 2，閘極介電層厚度約7. 2 nm，操作電壓約為3· 3V，閘極介電層之崩潰電壓高約 10V 〇 圖4 a至圖1 7 k係示意剖面圖，用以逐步說明圖i的半導 體裝置的製造方法。該等圖示僅表示備有⑽^裝置的LSI 10的N通道電晶體形成製程。 如圖4a至圖17k所示，首先，元件隔離區17形成於一 基板10a上（圖4a )。藉由微影法，形成一場光阻於基板 10a上後，圖案化一深度約3〇〇 nm的淺渠溝，埋入一膜厚 約 5 0 0 nm 的高密度電漿（HD，high density pUsma )氧 化層’進行化學機械（C MP )研磨，以形成元件隔離區 17 〇 然後’以下將敘述N通道電晶體（井與通道）的形 成。 形成光阻1 8於基板1 〇 a，以提供！ / 〇埠的離子植入 用，在I /0埠N通道電晶體形成區域上，將光阻18開口， 離子植入硼，作為形成井用的不純物，以8 〇 K e v、5. 〇 χ丨π /cm2、〇 °C條件下進行，然後，離子植入硼以調整臨界電
第11頁 1248191 五、發明說明（8) 執行ί / 0埠的離子植入後，形成光阻丨9，以提供 Mc〇re的離子植入用，在對應各Mcore與SRAM的Ν通道電晶 體形成區域上，將光阻丨9開口，離子植入硎，作為形成井 用的不純物，以15〇KeV、2· 〇xl〇13 /cm2、0 °C條件下進行， 然後’離子植入硼以調整臨界電壓，在15KeV、9· 4χ1〇12 /cm2、7 °C條件下進行（圖5c )。 執行Mcore的離子植入後，形成光阻20，以提供Lcore 的離子植入用，在Mpcore (電源保護N通道電晶體）與 Lcore的N通道電晶體形成區域上，將光阻2〇開口，離子植 入删’作為形成井用的不純物，以i 50KeV、2· OxlO13 /cm2、〇°C條件下進行，然後，離子植入硼以調整臨界電 壓’在15KeV、1· 2xl013 / cm2、7 °C 條件下進行（圖5d )。 執行Lcore的離子植入後，形成光阻21，以提供SRAM 的離子植入用，在Mpcor e (電源保護N通道電晶體）與 SRAM的N通道電晶體形成區域上，將光阻21開口，追加離 子植入硼，以調整臨界電壓，以丨5KeV、4· lxl 〇12 /cm2、 0 °C條件下進行（圖6e )。於此，SRAM 16的臨界電壓，係 獨立控制（M p c 〇 r e的臨界電壓則屬依附）。 然後，形成P通道電晶體（井與通道）。形成的方法， 與N通道電晶體的形成方法類似，進行以下的步驟，但省 略圖示。 形成光阻’以提供I/O埠的離子植入用’在I/O埠P 通道電晶體形成區域上，將光阻開口，離子植入填，作為 形成井用的不純物，以4 0 0KeV、1. 5xl013 / cm2、0 t：條件下
第12頁 1248191 五、發明說明（9) 進行’然後，離子植入砷以調整臨界電壓，在丨〇 〇 K e v、 2 · 9x1 012 /cm2、〇 °c 條件下進行。 執行I /0埠的離子植入後，形成光阻，以提供Mcore 的離子植入用，在Mcore的P通道電晶體形成區域上，將光 阻開口，離子植入磷，作為形成井用的不純物，以 、1· 5xl〇13 / cm2、0 °C條件下進行，然後，離子植入 砷以調整臨界電壓，在1 〇〇Kev、8· 3xl〇12 / cm2、0。(：條件下 進行。 執行Mcore的離子植入後，形成光阻，以提供SRAM的 離子植入用，在SRAM的P通道電晶體形成區域上，將光阻 開口，離子植入磷，作為形成井用的不純物，以35 OKeV、 2· Oxl 013 /cm2、0 °C條件下進行，然後，離子植入砷以調整 臨界電壓，在10 OKeV、1 · 4xl〇13 /cm2、0 X：條件下進行。 形成P通道電晶體與N通道電晶體的井與通道後，於氮 氣環境下1 〇 〇 〇 °c 1 0秒進行燈管退火（圖7 f )。 全部的離子劑量如下：9. 4xl012 /cm2於Mcore形成區 域；l·35xl013/cm2於SRAM形成區域（Mcore + SRAM); 1.61xl013/cm2 於 Mpcore 形成區域（Lcore + SRAM); 1 · 2x1 013 /cm2於Leo re形成區域；Mpcor e形成區域的離子劑 量，較Mcore形成區域或SRAM形成區域為高。 然後，三種閘極介電層即本實施例的氧化層，形成於 基板IGa上，且具相異的膜厚，將敘述如丁。 首先，將全部的晶圓表面進行熱氧化處理，以形成厚 度約7· 5 nm的第1内部氧化層22 (圖7g )。然後，形成光
第13頁 1248191 五、發明說明（10) 阻2 3於全部的晶圓表面，用以隨後蝕刻第1内部氧化層 22’只在Lcore形成區域上開口 （圖8h)。 形成光阻2 3後，溼式蝕刻第1内部氧化層2 2，以移除 在Lcore形成區域的第！内部氧化層22 (圖8i )，然後移除 光阻2 3 (圖9 j )。
移除光阻2 3後，將全部的晶圓表面進行熱氧化處理， 以形成厚度約2· 6 nm的第2内部氧化層24 (圖9k )於Lcore 形成區域。然後，形成光阻2 5於全部的晶圓表面，用以隨 後鍅刻第1内部氧化層22與第2内部氧化層24，只在三個區 域形成開口，即Me ore形成區域、SRAM形成區域、以及 Mpcore形成區域（圖1〇"。 形成光阻25後，溼式蝕刻第1内部氧化層22，除Lcore 形成區域與I / 〇埠形成區域外的區域，即移除在M c 〇 r e形 成區域、SRAM形成區域、以及Mpcore形成區域的第1内部 氧化層2 2 (圖1 〇 m )，然後移除光阻2 5 (圖1 1 η )。 移除光阻2 5後，將全部的晶圓表面進行熱氧化處理， 以形成厚度約1 · 9 nm的第3内部氧化層26於對應於Mcore、 SRAM、以及Mpcore的區域（圖11〇)。
然後，形成一閘極電極。成長一厚度約1 50 nm的閘極 多晶矽2 7，形成光阻2 8，用以隨後蝕刻閘極多晶矽2 7 (圖 12a )。形成光阻28後，電漿蝕刻閘極多晶矽27，之後， 移除光阻28 (圖1 2b )。 結果’閘極長度約〇 . 1 μ m的閘極電極2 9 a形成於M c 〇 r e 形成區域、SRAM形成區域、以及Mpcore形成區域；閘極長
第14頁 1248191 五、發明說明（11) -- 度約0.12//111的閘極電極291)形成於1^〇1^形成區域；閘極長 度約0· 44 //m的閘極電極29c形成於I /〇埠形成區域。 、 然後，形成光阻3 0於除I /〇埠形成區域以外的全部的 晶圓表面，將磷植入I /〇埠N通道電晶體形成區域，以形 成LDD ( 1 ight ly doped drain ;輕微摻雜汲區）構造（圖 13c )。 移除光阻30後，光阻31形成於I/O埠形成區域，將bF2 與珅植入除I /0埠以外的N通道電晶體形成區域，以形成2 延伸部分與凹處（圖1 3d )。
然後，成長第一TE0S (正矽酸四乙酯）氧化層32與第 一丁E0S氧化層3 3 (圖1 4e )。然後進行回姓，以形成閘極 電極298、291)、以及29(：的侧牆34(圖14{)。 然後形成光阻，將硼離子植入所有p通道電晶體形成 區域以及將砷植入所有N通道電晶體形成區域，以致於形 成源汲區（SD區）（圖1 5g )。生成氧化層3 5於全部的晶 圓表面，以覆蓋閘極電極2 9 a、2 9 b、以及2 9 c，進行燈管 退火（圖15h )。 截鑛始、钱刻多餘的始，以形成銘；5夕化物（C0s i2 )
(圖1 6 i )。生成蝕刻阻隔氮化層3 6與氧化層3 7，以進行 接觸餘刻（圖1 6 j )。 然後生成厚度約800nm的臭氧TEOS BPSG (棚鱗石夕酸鹽 玻璃），之後，進行CMP平坦化。結果，形成一層間介電 膜38 (圖17k )。 如上述，備有M0S裝置的LSI 10中，形成具三種不同
第15頁 1248191 五、發明說明（12) 膜厚的氧化層的電晶體，其中，一具最薄的閘極介電層之 電日日體’作為電源保護元件。 於上述實施例之内部電路U，包含Lc〇re與計01^，各 自獨立設定其閘極介電層厚度與臨界電壓Vt (Lc〇re閘極 介電層厚度約2· 6 nm與Vt約0· 47V，Mcore閘極介電層厚度 約 1.9 nm 與 Vt 約 0.35V) ，Mpcore 的 Vt 高於 Mcore (兩者閘 極介電層厚度相同約1· 9 nm，但Vt高於Mcore )，作為内 部電路11中的電源保護電路，導入多氧化層製程，以形成 2或更多具不同膜厚的閘極介電層後，適用於製造高速與 低消耗電力型的L S I。 於是’ Mpcore作為内部電路11 (僅指Lcore與Mcore ) 中的電源保護電路，其具有較薄或相同於Mcore的閘極介 電層膜厚以及高於Mcore的Vt。 於本實施例中，M p c 〇 r e較高的V t，係藉由使調整臨界 電壓的離子劑量等於（SRAM + Lcore )。亦即，設計一佈 局，使Mpcore的通道劑量等於SraM與Lcore的總和，可省 略外加的步驟。而且，當Mpcore較高的Vt，係藉由使調整 臨界電壓的離子劑量等於（Mcore + Lcore)的情況，可得 類似的效果，無需增加步驟。 因此’備有M〇S裝置的LSI10中藉由設置2種或更多具 不同膜厚的閘極介電層，具有如此的電源保護電路，可降 低漏電流，可同時滿足低漏電流與高崩潰電壓的要求。此 外，根據本實施例，無需增加步驟，可獲得最低漏電流的 電源保護電路。此因作為電源保護電路之電晶體MpC〇re，
第16頁 1248191 五、發明說明（13) 具低於Lcore的崩潰電壓，同時設定Mpcore的臨界電壓高 於内部電路11的Mcore。 更進一步，前述實施例，用於組成電路的電晶體，不 限於實施例的一導電類型（例如N通道電晶體），亦可使 用其他導電類型（P通道電晶體）。 如上述，本發明提供一種半導體裝置，包含複數之電 晶體，其中，一電晶體具在該複數之電晶體中最薄的閘極 介電層，用以作為電源保護元件，各該複數之電晶體，具 有可獨立設定膜厚的閘極介電層，且設置於同一基板上由 同一電源提供一電壓運作。 設定作為電源保護元件的電晶體的臨界電壓，南於具 有最薄的閘極介電層的電晶體的臨界電壓。因此，可降低 漏電流，可同時滿足低漏電流與高崩潰電壓的要求。 而且，根據發明的製造方法，可獲得上述之半導體裝 置。 本發明雖藉由實施例敘述，然熟悉本技藝者在不離開 本發明的範圍内，當可對本發明的實施形態作各種修改、 省略及變化，本發明的範圍係由隨附之申請範圍所定義。
1248191 圖式簡單說明 五、【圖式簡單說明】 圖1是一示意平面圖，表示根據本發明實施例的半導 體裝置的内部構造。 圖2是圖1的部分内部電路的電路圖。 圖3是圖1的内部電路、電源保護電路、以及輸出/入 埠的功能交互對照表。 圖4a是一示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。 圖4b是一示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。 圖5c是一示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。 圖5d是一示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。 圖6e是——示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。 圖7 f是一示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。圖7g是一示意剖面圖，用以逐步說明圖1 的半導體裝置的製造方法。 圖8h是一示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。 圖8i是一示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。 圖9 j是一示意剖面圖，用以逐步說明圖1的半導體裝
1248191 圖式簡單說明 置的製造方法。 圖9k是一示意剖面圖 置的製造方法。 圖1 0 1是一示意剖面圖 置的製造方法。 圖1 0 m是一示意剖面圖 置的製造方法。 圖llii是一示意剖面圖 置的製造方法。 圖11〇是一示意剖面圖 置的製造方法。 圖12a是一示意剖面圖 置的製造方法。 圖12b是一示意剖面圖 置的製造方法。 圖1 3 c是一示意剖面圖 置的製造方法。 圖1 3 d是一示意剖面圖 置的製造方法。 圖1 4 e是一示意剖面圖 置的製造方法。 圖1 4 f是一示意剖面圖 置的製造方法。 圖1 5 g是一示意剖面圖 用以逐步說明圖1的半導體裝 用以逐步說明圖1的半導體裝 用以逐步說明圖1的半導體裝 用以逐步說明圖1的半導體裝 用以逐步說明圖1的半導體裝 用以逐步說明圖1的半導體裝 用以逐步說明圖1的半導體裝 用以逐步說明圖1的半導體裝 用以逐步說明圖1的半導體裝 用以逐步說明圖1的半導體裝 用以逐步說明圖1的半導體裝 用以逐步說明圖1的半導體裝
第19頁 1248191 圖式簡單說明 置的製造方法。 圖15h是一示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。 圖16i是一示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。 圖1 6 j是一示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。 圖1 7k是一示意剖面圖，用以逐步說明圖1的半導體裝 置的製造方法。 圖18是一習知LSI的内部電路的電路圖 元件符號說明： 10 : LSI 1 0 a :基板 11 内部電路 12 I /0埠 13 Mcore 14 Lc or e 15 Mpcore 16 SRAM 17 元件隔離區 18 光阻 19 光阻 20 光阻
第20頁 1248191 圖式簡單說明 21 :光阻 2 2 :内部氧化層 23 :光阻 2 4 :内部氧化層 2 5 :光阻 2 6 ·•内部氧化層 27 :閘極多晶矽 2 8 :光阻 2 9 a :閘極電極 2 9 b :閘極電極 2 9 c :閘極電極 3 0 :光阻 31 :光阻 32 :第一TEOS氧化層 33 :第二TEOS氧化層 3 4 :側牆 3 5 :氧化層 3 6 :阻隔氮化層 3 7 :氧化層 3 8 :層間介電膜
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Claims (1)

1248191 案號 92118071 正 六、申請專利範圍 一種半導體裝置，包含 一基板； 複數之電晶體，形 的一電壓操作，各該複 複數之電晶體，具相異 其中，該複數之電 晶體，被選定作為電源 2、 如申請專利範圍第1 為電源保護元件的該電 電層厚度與該選定之電 者高於除該選定之電晶 薄的閘極介電層厚度的 3、 如申請專利範圍第1 電晶體的製造，係藉由 閘極介電層，各自具有 包含三種電晶體，各別 臨界電壓。 4、 如申請專利範圍第2 電晶體的製造，係藉由 閘極介電層，各自具有 包含三種電晶體，各別 臨界電壓。 5、 如申請專利範圍第1項之半導體裝置， 電晶體，設置於一周圍有一 I /0埠（輸出 成於 數之 的電 晶體 保護 項之 晶體 晶體 體外 電晶 該基 電晶 晶體 中具 元件 半導 的臨 相同 其餘 體的 項之半導 一多氧化 不同的膜 具有不同 板上，藉由同一電源提供 體，具一閘極介電層，該 厚度； 最薄的閘極介電層的一電 體裝置， 界電壓， 的電晶體 該複數之 臨界電壓 體裝置， 層製程， 厚，該複 組合的閘 項之半導體裝置， 一多氧化層製程， 不同的膜厚，該複 具有不同組合的閘 其中，被選定作 高於具有閘極介 的臨界電壓，或 電晶體中具有最 〇 · 其中，該複數之 以形成二或更多 數之電晶體至少 極介電層膜厚與 其中，該複數之 以形成二或更多 數之電晶體至少 極介電層膜厚與 其中，該複數之 /入埠）的内部
第22頁 1248191 _案號92118071_年月日 修正 六、申請專利範圍 路 第 圍 範 利 專 請 申 如 6 高- 含 包 體 晶 之電 數型 複力 該電 ，耗 中消 其低 5 一 置及 裝以 體體 導晶 ,vt t 之型 項算 遺 該 於 高 有 具 體 晶 電 該 之 件。 元壓 護電 保界 源臨 電的 為體 作晶 定電 選型 被算 ， 運 體速 晶高 第 圍 範 利 專 請 中 如 7 up、， 高- 含 包 體 晶 電 之電 數型 複力 該電 ，耗 中消 其低 ? 一 置及 裝以 體體 導晶 半電 之型 項算 firc 運 高電 該介 與極 有閘 具的 ， 厚 體膜 晶薄 Tyg.1 im} ^vm 該或 之同 件相 元層 護電 保介 源極 電閘 為的 作體 定晶 選電 被型 ，算 體運。 晶速層 第 圍 範 利 專 請 中 如、 8 高 1 含 包 體 晶 ^¾ 置及 裝以 體體 導晶 Mt^¾ 之型 項算 運 之電 數型 複力 該電 ，耗 中消 其低 流 Tre.1 T59 漏 其 體 晶 電 該 之。 件流 元電 護漏 保的 源體 電晶 為電 作型 定算 選運 被速 ， 古同 體該 晶於 第 圍 範 利 專 請 Φ· 如、 9 高- 含 包 體 晶 電 之電 數型 複力 該電 ，耗 中消 其低 1 1 置及 裝以 體體 導晶 Λ」^6-、二^^ 之型 項算 il 體與 晶有 電具 該及 之以 件， 元壓 護電 保界 源臨 電的 為體 作晶 定電 選型 被算 ， 運 體速 晶高 該型 於算 高運 有速 具高 出 置輸 卜裝 厚體C V / β ^ I £ ^ - 3項-同9有 相第圍 層圍周 電範一 介利於 極專置 閘請設 的申， 體如體 晶、晶 電10電 極 閘 的 層 ^¾ 該介 之 數 複 該 中 其 部 内 的 淳 入 複 含 包 路 tf色 部 内 :該 含， 包驟 ，步 法的 方上 造板 製基 的一 置於 裝路 體電 導部 半内 U〇ul 種成 。一形 路、 T?g>11 11
第23頁 1248191 _案號92118071_年月日_Hi_ 六、申請專利範圍 數之電晶體群，各該複數之電晶體，具有獨立設定膜厚之 閘極介電層，其中， 形成該内部電路的步驟包含形成至少一作為電源保護 元件的該電晶體，作為電源保護元件的該電晶體被包含在 具有最薄的閘極介電層之該電晶體群其中之一，且作為電 源保護元件的該電晶體之臨界電壓兩於包含在具有最薄的 閘極介電層之該電晶體群其中之一的其他該電晶體之臨界 電壓。 1 2、如申請專利範圍第1 1項之半導體裝置的製造方法，其 中形成該内部電路的該步驟，包含： 進行第一次離子摻雜植入至一第一形成區，以形成具 有最薄的閘極介電層之該電晶體群其中之一；以及 進行第二次離子摻雜植入至一第二形成區，以形成閘 極介電層比具有最薄的閘極介電層之該電晶體群其中之一 的閘極介電層厚的該電晶體群其中之一； 其中該第二次離子摻雜植入被施行在形成該電源保護 元件的區域上，該電源保護元件被包含在具有最薄的閘極 介電層之該電晶體群其中之一，且該電源保護元件藉由第 一次離子摻雜植入以及第二次離子摻雜植入而形成。 1 3、如申請專利範圍第1 1項之半導體裝置的製造方法，其 中，形成内部電路的步驟，包含形成該電源保護元件的閘 極介電層，以及同時至少形成該複數之電晶體中的一電晶 體；用於該電源保護元件的通道劑量，超過至少該複數之 電晶體中的一電晶體的通道劑量。
第24頁 1248191 _案號 92118071_年月日__ 六、申請專利範圍 1 4、如申請專利範圍第1 1項之半導體裝置的製造方法，其 中，用於該電源保護元件的通道劑量，等於内部電路該複 數之電晶體中至少二個電晶體的通道劑量的和。 1 5、如申請專利範圍第11項之半導體裝置的製造方法，其 中，形成内部電路的步驟，包含： 進行第一次離子摻雜植入該複數之電晶體中除該電源 保護元件的第一電晶體的第一形成區；
進行第二次離子摻雜植入該複數之電晶體中除該電源 保護元件或第一電晶體的第二電晶體的第二形成區； 其中，進行第一次離子掺雜植入與第二次離子摻雜植 入時，植入該電源保護元件的一區域，用以調整該電源保 護元件的臨界電壓。
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