JP2010028010A - 半導体装置 - Google Patents
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Abstract
【課題】 動作マージンを確保しつつ、微細化を可能とするSRAMセルを提供する。
【解決手段】
SRAMセルが、それぞれ、NMOSドライバとPMOSロードとが接続された第1、第2のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、第1、第2のビット線と、第1、第2のインバータの内部ノードと第1、第2のビット線との間に接続された第1、第2のNMOSトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造の両側に形成された第1、第2のn型ソース/ドレイン領域と、を含み、2つの第1のn型ソース/ドレイン領域が第1、第2のインバータの内部ノードに接続され、2つの第2のn型ソース/ドレイン領域が第1、第2のビット線に接続された第1、第2のNMOSトランスファトランジスタと、第1のn型ソース/ドレイン領域を覆って形成された圧縮応力膜と、第2のn型ソース/ドレイン領域を覆って形成された引張応力膜と、を有する。
【選択図】 図5
【解決手段】
SRAMセルが、それぞれ、NMOSドライバとPMOSロードとが接続された第1、第2のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、第1、第2のビット線と、第1、第2のインバータの内部ノードと第1、第2のビット線との間に接続された第1、第2のNMOSトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造の両側に形成された第1、第2のn型ソース/ドレイン領域と、を含み、2つの第1のn型ソース/ドレイン領域が第1、第2のインバータの内部ノードに接続され、2つの第2のn型ソース/ドレイン領域が第1、第2のビット線に接続された第1、第2のNMOSトランスファトランジスタと、第1のn型ソース/ドレイン領域を覆って形成された圧縮応力膜と、第2のn型ソース/ドレイン領域を覆って形成された引張応力膜と、を有する。
【選択図】 図5
Description
本発明は、半導体装置に関し、特に半導体基板上に応力絶縁膜を有する半導体装置に関する。
半導体集積回路装置は、その構成要素であるMOSトランジスタをスケーリング則に従って微細化してきた。微細化されたMOSトランジスタの動作速度は向上する。微細化とともに、集積度も増大できる。半導体中の電荷キャリアの移動度は、応力の影響も受けることが知られている。
特開2003−86708号は、(001)Si面上に形成したチャネル方向<110>のMOSFETにおいて、NMOSのドレイン電流は、チャネル方向、および直交方向の引張応力と共に増大し、PMOSのドレイン電流は、チャネルに直交する方向の引張応力と共に増大し、チャネルに平行な方向の引張応力と共に減少したと報告する。チャネル長方向の応力の効果は、チャネルに直交する方向の応力の効果より大きい。
特開2006−13322号は、NMOSFET、PMOSFETにおける、ゲート長(チャネル長)方向、ゲート幅(チャネル幅)方向、深さ方向の応力とドレイン電流との関係を記載する。NMOSFETの駆動能力は、ゲート長方向の引張応力、ゲート幅方向の引張応力で向上する。PMOSFETの駆動能力は、ゲート長方向の圧縮応力、ゲート幅方向の引張応力で向上する。
半導体装置の製造工程においては、通常MOSトランジスタ構造を形成し、層間絶縁膜で覆った後、層間絶縁膜を貫通してMOSトランジスタの電極領域を露出するコンタクト孔形成工程を含む。コンタクト孔を制御性よく形成するため、層間絶縁膜はエッチングストッパ膜とその上の絶縁膜で形成される。エッチングストッパ膜としては、主に引張応力を示す窒化シリコン膜が用いられる。圧縮応力を有する窒化シリコン膜も知られている。
特開2003−86708号は、NMOSFETは引張応力を有する膜で覆い、PMOSFETは、圧縮応力を有する膜で覆うことを提案する。NMOSFET領域には引張応力を付与し、PMOSFET領域には圧縮応力を付与することにより、CMOSFETの特性は向上する。
SRAMメモリセルは、それぞれNMOSドライバトランジスタとPMOSロードトランジスタの直列接続で形成される2つのインバータを相互接続したフリップフロップと、フリップフロップの内部ノードに接続された2つのNMOSトランスファトランジスタの6トランジスタで構成される。
特開2007−109973号は、SRAMにおいて、NMOSトランスファトランジスタを圧縮応力膜と引張応力膜の積層や圧縮応力膜で覆ったり、PMOSロードトランジスタを引張応力膜で覆ったり、NMOSドライバトランジスタを圧縮応力膜と引張応力膜の積層で覆ったりすることで、MOSトランジスタの能力を低下させ、他のトランジスタの駆動力との調整を図ることを提案する。
電流方向によって、望ましい特性が異なるトランジスタがある。
本発明の目的は、電流方向によって特性の変化するトランジスタを含む半導体装置を提供することである。
本発明の他の目的は、動作マージンを確保しつつ、微細化を容易にするSRAMセルを含む半導体装置を提供することである。
本発明の1観点によれば、
半導体基板と、
前記半導体基板表面部に形成され、1つのMOSトランジスタ用活性領域を画定する素子分離領域と、
前記MOSトランジスタ用活性領域を横断して形成された絶縁ゲート電極構造と、
前記絶縁ゲート電極構造の両側の前記MOSトランジスタ用活性領域に形成された第1、第2のソース/ドレイン領域と、
前記第1のソース/ドレイン領域を覆って形成された引張応力膜と、
前記第2のソース/ドレイン領域を覆って形成された圧縮応力膜と、
を有する半導体装置
が提供される。
半導体基板と、
前記半導体基板表面部に形成され、1つのMOSトランジスタ用活性領域を画定する素子分離領域と、
前記MOSトランジスタ用活性領域を横断して形成された絶縁ゲート電極構造と、
前記絶縁ゲート電極構造の両側の前記MOSトランジスタ用活性領域に形成された第1、第2のソース/ドレイン領域と、
前記第1のソース/ドレイン領域を覆って形成された引張応力膜と、
前記第2のソース/ドレイン領域を覆って形成された圧縮応力膜と、
を有する半導体装置
が提供される。
本発明の他の観点によれば、
それぞれ、NMOSドライバトランジスタとPMOSロードトランジスタとが接続された第1、第2のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、
第1、第2のビット線と、
前記第1、第2のインバータの内部ノードと前記第1、第2のビット線との間に接続された第1、第2のNMOSトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造と、前記絶縁ゲート電極構造の両側に形成された第1、第2のn型ソース/ドレイン領域と、を含み、2つの前記第1のn型ソース/ドレイン領域が前記第1、第2のインバータの内部ノードに接続され、2つの前記第2のn型ソース/ドレイン領域が前記第1、第2のビット線に接続された第1、第2のNMOSトランスファトランジスタと、
前記第1のn型ソース/ドレイン領域を覆って形成された圧縮応力膜と、
前記第2のn型ソース/ドレイン領域を覆って形成された引張応力膜と、
を有するSRAMセルを含む半導体装置
が提供される。
それぞれ、NMOSドライバトランジスタとPMOSロードトランジスタとが接続された第1、第2のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、
第1、第2のビット線と、
前記第1、第2のインバータの内部ノードと前記第1、第2のビット線との間に接続された第1、第2のNMOSトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造と、前記絶縁ゲート電極構造の両側に形成された第1、第2のn型ソース/ドレイン領域と、を含み、2つの前記第1のn型ソース/ドレイン領域が前記第1、第2のインバータの内部ノードに接続され、2つの前記第2のn型ソース/ドレイン領域が前記第1、第2のビット線に接続された第1、第2のNMOSトランスファトランジスタと、
前記第1のn型ソース/ドレイン領域を覆って形成された圧縮応力膜と、
前記第2のn型ソース/ドレイン領域を覆って形成された引張応力膜と、
を有するSRAMセルを含む半導体装置
が提供される。
ゲート電極の両側に異なる応力膜を備えることにより、電流方向によって特性の変化するMOSトランジスタが実現できる。
SRAMセルのトランスファトランジスタが、読出し/保持時と、書込み時とで異なる特性を示す。動作マージンを増加することが可能となり、微細化を可能とする。
まず、SRAMセルにつき検討する。
図1A,1Bは、SRAMセルの読み出し(Read)/保持(Hold)状態、および書込み(Write)状態を示す回路図である。電源電圧Vddと接地電圧Vss間に、NMOSドライバトランジスタDr1とPMOSロードトランジスタLo1が直列列接続された第1のインバータを接続する。同様、NMOSドライバトランジスタDr2とPMOSロードトランジスタLo2がVdd,Vss間に直列列接続され、第2のインバータを構成する。
第1のインバータの出力を供給する内部ノードが第2のインバータの入力に接続され、第2のインバータの出力を供給する内部ノードが第1のインバータの入力に接続され、2つのインバータの相互接続によるフリップフロップを構成する。第1の内部ノードと第1のビットラインBL1との間に第1のNMOSトランスファトランジスタTr1が接続され、第2の内部ノードと第2のビットラインBL2との間に第2のNMOSトランスファトランジスタTr2が接続されている。第1のビットラインBL1に正論理の信号が供給され、第2のビットラインBL2に負論理の信号が供給され、相補的動作を行う。
図1Aにおいて、第1の内部ノードがハイHighであり、第1のビット線BL1をハイHighとして記憶情報を読み出すとする。電子流が接地電圧Vssから第1のNMOSドライバトランジスタDr1を通り、第1のNMOSトランスファトランジスタTr1を通って第1のビット線BL1に流れる。ビット線BL1の高電圧Highによって、内部ノードのローLowの記憶情報を誤って書き換えないためには、第1のドライバトランジスタDr1の駆動能力が、第1のトランスファトランジスタTr1の駆動能力より高い、Ion(Dr1)>Ion(Tr1)であることが望ましい。
図1Bにおいて、第1の内部ノードがHighである時、第1のビット線BL1の電圧をローLowにして第1の内部ノードにローLowに書き込むとする。電子流は、ローLowの第1のビット線BL1から第1のトランスファトランジスタTr1を通り、第1の内部ノードに流れる。電源電圧Vddから低抵抗状態の第1のロードトランジスタLo1を通って、正孔電流が流れる。第1の内部ノードを確実に書き換えるには、第1のトランスファトランジスタTr1の駆動能力が第1のロードトランジスタLo1の駆動能力より高い、Ion(Tr1)>Ion(Lo1)であることが望ましい。
図2は、SRAMセルのレイアウト例を示す半導体基板の平面図である。ユニットセルUCが1ビット分のSRAMセルである。上下左右には鏡面対称なユニットセルが配置される。シャロートレンチアイソレーションSTIによる素子分離領域が左右に縦方向に連続するNMOS用活性領域、中央に2つの縦長のPMOS用活性領域を画定している。ユニットセル内のNMOS用活性領域は両端に接地電圧コンタクトVssC,ビットラインコンタクトBLCが設けられ、中間にノードコンタクトNCが設けられている。ノードコンタクトNCとビットラインコンタクトBLCとの間のトランスファトランジスタ用活性領域は、ノードコンタクトNCと接地電圧コンタクトVssCとの間のドライバトランジスタ用活性領域より幅が狭くされている。ドライバトランジスタの駆動能力がトランスファトランジスタの駆動能力より大きくなる。
中央の2つのPMOS用活性領域は、両端に電源電圧コンタクトVddC,入力コンタクトICが設けられたロードトランジスタLo用であり、トランスファトランジスタ用活性領域よりさらに幅が狭くされている。ロードトランジスタの駆動能力をトランスファトランジスタの駆動能力より小さくする。各トランジスタ用活性領域を横断してゲート電極が配置され、ドライバトランジスタDr,トランスファトランジスタTr,ロードトランジスタLoが形成されている。NMOS用活性領域を覆って引張応力膜TSFが配置され、PMOS用活性領域を覆って圧縮応力膜CSFが配置されている。これらの応力膜は、各トランジスタの駆動能力を向上する。
チャネル幅が、ドライバトランジスタ>トランスファトランジスタ>ロードトランジスタと設定されているので、駆動能力に差が生じる。3種類のトランジスタは、上述のIon(Dr1)>Ion(Tr1)、Ion(Tr1)>Ion(Lo1)の条件を満たすように設定される。
図3は、SRAMの動作マージンを示すグラフである。Write limitが書き込み動作時のライトマージンを示し、SNMがリード(ホールド)動作時のスタティックノイズマージンを示す。リソグラフィのルールの減少と共に、両マージンの両立できる領域は狭くなってきている。SRAMをさらに微細化しても、マージンを確保することが望まれる。
本発明者は、MOSトランジスタのゲート電極両側で応力膜の種類を変え、非対称的な特性を実現することを考えた。通常のMOSトランジスタは、電流の向きに拘わらず、一定の特性を示す。トランスファトランジスタTrは、ビット線側をソースとする時は駆動能力が高く、内部ノード側をソースとする時は駆動能力が低ければ、SRAMにとって好ましい特性となる。即ち、電流の向きによって、駆動能力(シリーズ抵抗)が代わる非対称な特性を有するトランジスタを実現できれば、SRAMのトランスファトランジスタ等の一定の用途には好都合となる。
図4Aは、非対称的な特性を実現するMOSトランジスタの構成を概略的に示す断面図である。シリコン基板上にゲート絶縁膜/多結晶シリコン膜/シリサイド膜の積層による絶縁ゲート電極Gが形成され、その側壁上にはサイドウォールSWが形成されている。ゲート電極Gを境界として、左側には圧縮応力膜CSFが堆積され、右側には引張応力膜TSFが堆積されている。圧縮応力膜CSFの厚さは例えば80nmであり、圧縮応力は例えば2.5GPaである。引張応力膜TSFの厚さは例えば80nmであり、引張応力は例えば1.7GPaである。図中、横軸の1目盛りは50nmを示し、縦軸の1目盛りは40nmを示す。このNMOSトランジスタに対するシミュレーションを行なった。比較例としてNMOSトランジスタ全体を引張応力膜、圧縮応力膜で覆う場合もシミュレーションした。
図4Bは、このような条件で行なったシミュレーションによる結果を示すグラフである。NMOSトランジスタ全体を引張応力膜で覆う場合、NMOSトランジスタ全体を圧縮応力膜で覆う場合、引張応力膜と圧縮応力膜とで半分づつを覆い、電流方向を反転して、ソース側が引張応力膜である場合とソース側が圧縮応力膜である場合の4例に対して、ゲート電圧Vgに対するドレイン電流Idの変化を求めた。
全域を引張応力膜で覆う場合が最もドレイン電流Idが高く、全域を圧縮応力膜で覆う場合が最もドレイン電流Idが低い。ゲート電極を境界に両側の応力膜を張り替えた場合は、両者の中間であり、ソース側に引張応力膜を形成した場合が、ソース側に圧縮応力膜を形成した場合よりドレイン電流が高い。電流の向きを反転することにより、オン電流Ionを約40%変えることができることになる。
NMOSトランジスタの場合を説明したが、PMOSトランジスタにおいても2種類の応力膜をゲート電極を境界にして堆積し、電流方向を反転すれば、ドレイン電流は変化すると考えられる。ソース側に圧縮応力膜を形成した場合のドレイン電流が、ソース側に引っ張り応力膜を形成した場合のドレイン電流より大きくなると考えられる。
以下、実施例によるSRAMユニットセル構造を説明する。
図5A、5Bは、実施例によるSRAMユニットセル構造の2つのレイアウト例を示す平面図である。
図5Aに示すように、SRAMセルは、シャロートレンチアイソレーションSTIによって画定された2つのNMOS用活性領域と、2つのPMOS用活性領域とを含む。大まかな配置は、図2の構成と同様である。1ビット分の構成を示すが、上下左右には鏡面対称な構成が配置される。NMOS用活性領域NMOSは両端に接地電圧コンタクトVssC,ビットラインコンタクトBLCが設けられ、中間にノードコンタクトNCが設けられている。ノードコンタクトNCとビットラインコンタクトBLCとの間にゲート電極が配置され、トランスファトランジスタTrを構成する。ノードコンタクトNCと接地電圧コンタクトVssCとの間にもゲート電極が配置され、ドライバトランジスタDrを構成する。
図2の構成と異なり、トランスファトランジスタTrとドライバトランジスタDrは同一のチャネル幅を有する。レイアウトが簡略化でき、高集積化が容易になる。同一のチャネル幅であっても、Ion(Dr)>Ion(Tr)を実現できる。
NMOS用活性領域NMOSを覆って、2つのゲート電極中央より上下外側に引張応力膜TSFが配置され、2つのゲート電極中央より内側にPMOS領域の圧縮応力膜から連続する圧縮応力膜CSFが配置されている。
トランスファトランジスタTrは、図1A,1Bを参照して説明したように、読出し時にはノードコンタクトNC側がソースとなり、書込み時にはビットラインコンタクトBLC側がソースとなる。トランスファトランジスタTrのノードコンタクトNC側は圧縮応力膜に覆われているので、読出し時にはトランスファトランジスタの駆動能力は低くなる。トランスファトランジスタのビットラインコンタクトBLC側は引張応力膜に覆われているので、書込み時にはトランスファトランジスタTrの駆動能力は高くなる。
ドライバトランジスタDrは、接地電圧コンタクトVssCがソースであり、ノードコンタクト側がドレインである。全体を引張応力膜で覆う方が駆動能力は高くなるが、トランスファトランジスタ上の圧縮応力膜のレイアウトを容易にするため、2つのゲート電極間を圧縮応力膜で覆っている。ドレイン側の圧縮応力膜の影響は相対的に小さい。ソース側に引張応力膜が配置されているので、駆動能力を向上している。
中央の2つのPMOS用活性領域PMOSはロードトランジスタLo用であり、NMOS用活性領域NMOSより幅が狭くされている。PMOS用活性領域PMOSを覆って圧縮応力膜CSFが配置されている。圧縮応力膜は、PMOSトランジスタの駆動能力を向上する。ロードトランジスタのレイアウトおよび構成は、図2の場合と同様である。
このような構成により、読出し時にはIon(Dr1)>Ion(Tr1)の条件を容易に実現できる。書込み時には、トランスファトランジスタTrの電流方向が反転する。トランスファトランジスタTrの駆動能力が増大し、Ion(Tr1)>Ion(Lo1)の条件を容易に実現できる。
なお、トランスファトランジスタTrとロードトランジスタLoのバランスは、チャネル幅以外でも行える。
図5BはロードトランジスタLoを覆って、引張応力膜TSFを形成する場合を示す。ビット線コンタクトBLC,接地電圧コンタクトVssCを覆う引張応力膜とロードトランジスタLoを覆う引張応力膜を連続して形成する。なお、上下左右のSRAMセルを含めて考えると、引張応力膜TSFがNMOS活性領域NMOSのノードコンタクトNCを挟む2つのゲート電極間を除く領域に配置され、島状にNMOS活性領域NMOSのノードコンタクトNCを覆う圧縮応力膜が配置されることになる。PMOSトランジスタのロードトランジスタLoは引張応力膜で覆われるので、駆動能力が抑制され、Ion(Tr1)>Ion(Lo1)の条件をさらに容易に実現できる。
図6A−6L,図7A−7Cを参照して、上述のようなSRAM回路を有する半導体装置の製造方法を説明する。
図6Aに示すように、半導体装置は記憶回路部SRAMと論理回路部LOGICを含む。論理回路部は、通常のCMOS構成を有する。以下、主に論理回路のCMOSトランジスタを例にとって説明し、必要に応じて記憶回路のトランジスタについて説明する。
図6Bは、NMOSトランジスタ、PMOSトランジスタのゲート電極をパターニングし、エクステンション領域を形成した状態を示す。STIによる素子分離領域14は、窒化シリコン膜などのハードマスクによって活性領域を覆い、シリコン基板に素子分離溝をエッチングし、高密度プラズマ化学気相堆積(HDPCVD)による酸化シリコン膜14で素子分離溝を埋め込んで形成する。レジストマスクによってNMOS活性領域、PMOS活性領域を選択的に露出し、p型不純物、n型不純物を選択的にイオン注入してp型ウェルPW、n型ウェルNWを形成する。
活性領域表面を熱酸化して、活性領域表面に例えば厚さ1.2nm−2.0nm程度の酸化シリコン膜を含むゲート絶縁膜15を形成する。酸化シリコン膜に窒素を導入してもよい。ゲート絶縁膜15の上に厚さ80nm−120nmの多結晶シリコン層16を堆積し、レジストパターンを用いて多結晶シリコン層16をパターニングして、NMOSトランジスタ,PMOSトランジスタそれぞれの絶縁ゲート電極を形成する。SRAM回路におけるゲート長は30nm−80nm、ゲート幅は60nm−150nmである。論理回路におけるゲート幅は100nm以上になる。
p型ウェルPWに対して、n型不純物を浅くイオン注入し、n型エクステンション領域21nを形成する。例えばAsを加速エネルギ2keV、ドーズ量5×1014でイオン注入する。n型ウェルNWに対して、p型不純物を浅くイオン注入し、p型エクステンション領域21pを形成する。例えばBを加速エネルギ1keV、ドーズ量4×1014でイオン注入する。エクステンション領域を取り囲む逆導電型のポケット領域を斜めイオン注入で形成してもよい。注入したイオンを活性化して、深さ約30nmのエクステンション領域を得る。
図6Cに示すように、基板全面に酸化シリコン膜等の絶縁膜を堆積し、異方性エッチングを行うことにより、NMOSトランジスタ領域、PMOSトランジスタ領域において、絶縁ゲート電極側壁にサイドウォールSWを形成する。サイドウォールSWの幅は、例えば70nmである。
p型ウェル領域PWに対して、n型不純物を深く注入し、n型ソース/ドレイン拡散層22nを形成する。例えば、n型不純物としてPを加速エネルギ10keV、ドーズ量4×1015でイオン注入する。n型ウェル領域NWに対して、p型不純物を深く注入し、p型ソース/ドレイン拡散層22pを形成する。例えば、p型不純物としてBを加速エネルギ6keV、ドーズ量4×1015でイオン注入する。注入したイオンを活性化して、深さ約70nm−80nmのソース/ドレイン拡散層22を得る。なお、エクステンション領域とソース/ドレイン拡散層を併せて、ソース/ドレイン領域と呼ぶことがある。
シリコン基板上にニッケル等の金属層を堆積し、シリサイド反応を行わせることによって、露出しているシリコン表面にシリサイド領域SLを形成する。例えば、厚さ20nm−25nmのニッケルシリサイド層SLを形成する。
図6Dに示すように、基板上に厚さ約10nmの酸化シリコン膜17を堆積し、その上に引張応力を有する窒化シリコン膜18を厚さ約60nm堆積する。酸化シリコン膜17は基板表面を保護する機能を有する。酸化シリコン膜17の成膜方法は、窒化シリコン膜の成膜方法に合わせることができる。例えば、SiH4とO2の混合ガスを用い、基板温度を400℃前後としたプラズマCVDである。
窒化シリコン膜18は、例えば、シラン系ガス(SiH4,SiH2Cl2,Si2H6,Si2H4等)にアンモニアガスを混合したガスをソースガスとして用いた平行平板型プラズマCVDで形成する。なお、キャリアガスとして窒素N2,アルゴンAr,ヘリウムHe等、又はこれらの混合ガスを用いる。プラズマCVDの条件は例えば以下の通りである。
・シラン系ガス流量 5〜50sccm、
・アンモニアガス流量 500〜10000sccm、
・キャリアガス流量 500〜10000sccm、
・成膜時の圧力 0.1〜400Torr,
・成膜温度 200〜450℃
窒化シリコン膜を堆積した後、シリコン基板をCVD装置から出し、真空チャンバに移す。真空チャンバ内に窒素、アルゴン、ヘリウム等のガスを混合したガスを導入し、シリコン基板上の窒化シリコン膜18に高圧水銀ランプなどのUVランプから紫外線(UV)を照射する。例えば以下の条件とする。
・チャンバ内圧力 0.1〜400Torr、
・UVランプ強度 50〜1000mW/cm2、
・UVランプの輻射温度 200〜500℃、
・UV照射時間 1〜30分。
このような条件で窒化シリコン膜に紫外線を照射することにより、窒化シリコン膜が収縮し、1500〜2000MPa程度の引張応力を有する応力膜となる。
・シラン系ガス流量 5〜50sccm、
・アンモニアガス流量 500〜10000sccm、
・キャリアガス流量 500〜10000sccm、
・成膜時の圧力 0.1〜400Torr,
・成膜温度 200〜450℃
窒化シリコン膜を堆積した後、シリコン基板をCVD装置から出し、真空チャンバに移す。真空チャンバ内に窒素、アルゴン、ヘリウム等のガスを混合したガスを導入し、シリコン基板上の窒化シリコン膜18に高圧水銀ランプなどのUVランプから紫外線(UV)を照射する。例えば以下の条件とする。
・チャンバ内圧力 0.1〜400Torr、
・UVランプ強度 50〜1000mW/cm2、
・UVランプの輻射温度 200〜500℃、
・UV照射時間 1〜30分。
このような条件で窒化シリコン膜に紫外線を照射することにより、窒化シリコン膜が収縮し、1500〜2000MPa程度の引張応力を有する応力膜となる。
なお、引張応力を有する窒化シリコン膜の成膜方法はこれに限るものではない。例えば、引張応力窒化シリコン膜18の堆積方法を熱CVDとし、堆積条件を、シリコンソースとしてジクロルシラン(SiCl2H2)、シラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8)のいずれかを流量5sccm−50sccm、NソースとしてNH3を流量500sccm−10000sccm、キャリアガスとしてN2またはArを流量500sccm−10000sccm供給し、圧力0.1Torr−400Torr、基板温度400℃−450℃とすることができる。引張応力は、例えば1.7GPaになる。
図6Eに示すように、窒化シリコン膜18の上に、例えば厚さ約10nmの酸化シリコン膜19をプラズマCVDで成膜する。この酸化シリコン膜19は、窒化シリコン膜18のエッチストッパとなる膜である。
図6Fに示すように、ロジック回路部ではNMOSトランジスタ領域を覆い、PMOSトランジスタ領域を露出するレジストマスクRM1を形成する。
図6Gに示すように、記憶回路部ではレジストマスクRM1はトランスファトランジスタTrのビット線コンタクト側ソース/ドレイン領域、ドライバトランジスタDrの接地電圧コンタクト側ソース/ドレイン領域を覆い、ゲート電極間領域を露出すると共に、PMOSロードトランジスタLo領域を露出する。
この状態で、レジストマスクRM1をマスクとして酸化シリコン膜19、窒化シリコン膜18を異方性エッチングする。例えば、酸化シリコン膜19は、C4F8/Ar/O2ガスを用いたリアクティブイオンエッチングで除去する。窒化シリコン膜18は、CHF3/Ar/O2ガスを用いたリアクティブイオンエッチングで除去する。窒化シリコン膜18エッチング時、酸化シリコン膜17は、基板表面を保護する。その後、レジストマスクRM1は除去する。
図6Hに示すように、シリコン基板全面上に炭素が混入された圧縮応力窒化シリコン膜20を厚さ約60nm堆積する。成膜方法は、例えば平行平板方プラズマCVDである。プラズマCVDの条件は、例えば以下の通りである。
・シラン系ガス流量 5〜50sccm、
・アンモニアガス流量 500〜10000sccm、
・オルガノシラン流量 10〜500sccm、
・キャリアガス流量 500〜10000sccm、
・成膜時の圧力 0.1〜400Torr,
・成膜温度 200〜450℃。
圧縮応力窒化シリコン膜の成膜においては紫外線(UV)は照射しない。2000〜3000MPa程度の圧縮応力を有する窒化シリコン膜が形成される。なお、圧縮応力膜の成膜条件もこれに限定されない。
・シラン系ガス流量 5〜50sccm、
・アンモニアガス流量 500〜10000sccm、
・オルガノシラン流量 10〜500sccm、
・キャリアガス流量 500〜10000sccm、
・成膜時の圧力 0.1〜400Torr,
・成膜温度 200〜450℃。
圧縮応力窒化シリコン膜の成膜においては紫外線(UV)は照射しない。2000〜3000MPa程度の圧縮応力を有する窒化シリコン膜が形成される。なお、圧縮応力膜の成膜条件もこれに限定されない。
図6I、6Jに示すように、フォトリソグラフィ工程を用い、圧縮応力窒化シリコン膜を残す領域を覆うレジストマスクRM2を圧縮応力窒化シリコン膜20上に形成する。レジストマスクRM2をマスクとし、引張応力窒化シリコン膜18上に積層した圧縮応力窒化シリコン膜20を、CHF3/Ar/O2ガスを用いたリアクティブイオンエッチングで除去する。酸化シリコン膜19がエッチングストッパとして機能する。引張応力膜18と圧縮応力膜20は互いに接し、一部重なり合う。その後、レジストマスクRM2は除去する。
図6Jに示すように、NMOSトランスファトランジスタTrは、ゲート電極中央部を境に、ビット線コンタクト側が引張応力膜18で覆われ、ノードコンタクト側が圧縮応力膜20で覆われる。従って、ビット線側をソースとした時の駆動能力が大、ノード側をソースとした時の駆動能力が小となる。ドライバトランジスタDrは、ゲート電極中央部を境に、トランスファトランジスタ側が圧縮応力膜20で覆われ、逆側が引張応力膜18で覆われる。ロードトランジスタLoは全域が圧縮応力膜20で覆われる。
ドライバトランジスタDr,トランスファトランジスタTrが接地電圧とビット線間で直列接続された時は、トランスファトランジスタの駆動能力が小であり、ドライバトランジスタの状態が安定化する。ビット線と電源電圧間にトランスファトランジスタTrとロードトランジスタとが直列に接続された時は、トランスファトランジスタの駆動能力が大であり、安定に書き込みを行うことができる。
なお、引張応力膜、圧縮応力膜をそれぞれ厚さ約60nmの窒化シリコン膜で形成する場合を説明したが、窒化シリコン応力膜の厚さは40nm〜100nmの範囲から選択できる。引張応力の窒化シリコン膜を初めに形成し、選択的に除去した後、圧縮応力の窒化シリコン膜を形成する場合を説明したが、順序を逆にしてもよい。
その後、公知技術に従い、層間絶縁膜を形成し、多層配線を形成する。
図6Kに示すように、基板上にプラズマCVDで酸化シリコン膜21を堆積し、必要に応じて化学機械研磨により表面を平坦化して、積層構造の下層層間絶縁膜を形成する。レジストマスクを用いて下層層間絶縁膜を貫通するコンタクトホールをエッチングする。レジストマスクは除去し、コンタクトホール内にTiN等のバリアメタル膜をスパッタリング等で形成し、残る凹部にブランケットW膜を埋め込み、不要部をCMPで除去して導電性プラグPLを形成する。
図6Lに示すように層間絶縁膜IL1を形成し、シングルダマシンの第1銅配線M1を埋め込む。第2層間絶縁膜IL2を形成し、デュアルダマシン構造の第2銅配線M2を埋め込む。第3層間絶縁膜IL3を形成し、デュアルダマシン構造の第3銅配線M3を埋め込む。
図7A,7B,7Cは、SRAMセル部の第1銅配線M1,第2銅配線M2,第3銅配線M3の配線パターンを示す。図7Aは、第1銅配線のパターンを示し、隠れ線は下方の導電性プラグを、クロスハッチの矩形領域は上方に配置される第2銅配線M2のコンタクト領域を示す。図7Bは、第2銅配線M2のパターンを示し、隠れ線はビアをしめす。図7Cは、第3銅配線のパターンとその下方の第2銅配線のパターンを示す。
なお、半導体装置の公知技術については、例えばUSP6,949,830、USP7,208,812(その全内容を、参照によってここに取り込む)の実施例の項を参照できる。
2つのNMOSドライバトランジスタ、2つのPMOSロードトランジスタ、2つのNMOSトランスファトランジスタで1ビットを構成するSRAMセルを説明したが、2ポートのSRAMセルを形成することもできる。
図8A,8Bは、2ポートのSRAMセルのレイアウトの2つの例を示す。図5A,5Bのレイアウトに対応する。NMOSドライバトランジスタDr1(Dr2)と、1つのNMOSトランスファトランジスタTr1A(Tr2A)とが共通の活性領域に形成され、分離して他の1つのNMOSトランスファトランジスタTr1B(Tr2B)が形成されている。PMOSロードトランジスタLo1(Lo2)が中央部に配置され、両側それぞれに1つのNMOSドライバトランジスタ、2つのNMOSトランスファトランジスタが配置されている。ドライバトランジスタの接地電圧コンタクト側領域、トランスファトランジスタTrのビット線コンタクト側領域は引張応力膜TSFに覆われる。図8Aにおいては、図5A同様、残りの全領域を覆って十字型パターンで圧縮応力膜CSFが配置されている。ドライバトランジスタとトランスファトランジスタのノード側領域は圧縮応力膜CSFで覆われている。PMOSロードトランジスタLoは圧縮応力膜で覆われている。
図8Bにおいては、図5B同様、PMOSロードトランジスタが引張応力膜で覆われている。他の点は図8A同様である。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
11 半導体基板、
14 酸化シリコン膜、
TSF 引張応力膜、
CSF 圧縮応力膜、
PW p型ウェル、
NW n型ウェル、
15 ゲート絶縁膜、
16 ゲート電極(多結晶シリコン膜)、
17 酸化シリコン膜、
18 引張応力窒化シリコン膜、
19 酸化シリコン膜、
20 圧縮応力窒化シリコン膜、
21 エクステンション領域、
22 ソース/ドレイン拡散層、
SW サイドウォール、
SL シリサイド領域、
14 酸化シリコン膜、
TSF 引張応力膜、
CSF 圧縮応力膜、
PW p型ウェル、
NW n型ウェル、
15 ゲート絶縁膜、
16 ゲート電極(多結晶シリコン膜)、
17 酸化シリコン膜、
18 引張応力窒化シリコン膜、
19 酸化シリコン膜、
20 圧縮応力窒化シリコン膜、
21 エクステンション領域、
22 ソース/ドレイン拡散層、
SW サイドウォール、
SL シリサイド領域、
Claims (6)
- 半導体基板と、
前記半導体基板表面部に形成され、1つのMOSトランジスタ用活性領域を画定する素子分離領域と、
前記MOSトランジスタ用活性領域を横断して形成された絶縁ゲート電極構造と、
前記絶縁ゲート電極構造の両側の前記MOSトランジスタ用活性領域に形成された第1、第2のソース/ドレイン領域と、
前記第1のソース/ドレイン領域を覆って形成された引張応力膜と、
前記第2のソース/ドレイン領域を覆って形成された圧縮応力膜と、
を有する半導体装置。 - それぞれ、NMOSドライバトランジスタとPMOSロードトランジスタとが接続された第1、第2のインバータを含み、それぞれのインバータの内部ノードが他方のインバータの入力に接続されたフリップフロップ回路と、
第1、第2のビット線と、
前記第1、第2のインバータの内部ノードと前記第1、第2のビット線との間に接続された第1、第2のNMOSトランスファトランジスタであって、それぞれ、絶縁ゲート電極構造と、前記絶縁ゲート電極構造の両側に形成された第1、第2のn型ソース/ドレイン領域と、を含み、2つの前記第1のn型ソース/ドレイン領域が前記第1、第2のインバータの内部ノードに接続され、2つの前記第2のn型ソース/ドレイン領域が前記第1、第2のビット線に接続された第1、第2のNMOSトランスファトランジスタと、
前記第1のn型ソース/ドレイン領域を覆って形成された圧縮応力膜と、
前記第2のn型ソース/ドレイン領域を覆って形成された引張応力膜と、
を有するSRAMセルを含む半導体装置。 - それぞれ、両端にビットコンタクト領域と接地電圧コンタクト領域、中間にノードコンタクト領域を有する第1、第2のNMOSトランジスタ用活性領域を有し、
前記NMOSトランスファトランジスタの絶縁ゲート電極構造が、前記ビットコンタクト領域と前記ノードコンタクト領域の間に形成され、
前記NMOSドライバトランジスタの絶縁ゲート電極構造が、前記ノードコンタクト領域と前記接地電圧コンタクト領域との間に形成され、
前記引張応力膜が前記ビットコンタクト領域と前記NMOSトランスファトランジスタの絶縁ゲート電極との間、および前記接地コンタクト領域と前記NMOSドライバトランジスタの絶縁ゲート電極構造との間に形成され、
前記圧縮応力膜が前記NMOSトランスファトランジスタの絶縁ゲート電極構造と前記ノードコンタクト領域との間に形成されている、
請求項2記載の半導体装置。 - 前記圧縮応力膜が、前記ノードコンタクト領域と前記NMOSドライバトランジスタの絶縁ゲート電極構造の間を覆って延在する請求項3記載の半導体装置。
- 前記圧縮応力膜か前記引張応力膜が、2つの前記PMOSロードトランジスタを覆って延在する請求項3または4記載の半導体装置。
- 前記引張応力膜、前記圧縮応力膜が窒化シリコン膜である請求項2〜5のいずれか1項記載の半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2008190659A JP2010028010A (ja) | 2008-07-24 | 2008-07-24 | 半導体装置 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011165764A (ja) * | 2010-02-05 | 2011-08-25 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
JP2014517536A (ja) * | 2011-06-06 | 2014-07-17 | 日本テキサス・インスツルメンツ株式会社 | 二重ストレスライナーを備える非対称スタティックランダムアクセスメモリセル |
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2008
- 2008-07-24 JP JP2008190659A patent/JP2010028010A/ja not_active Withdrawn
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