JP2009146921A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】製造工程においてマスクが位置ずれしてもトランジスタ特性のバラツキを抑制できる半導体記憶装置及びその製造方法を提供する。
【解決手段】第１及び第２ドライバトランジスタ、第１及び第２ロードトランジスタ、第１及び第２転送トランジスタの６個のトランジスタを有するメモリセルが複数個集積され、第１転送トランジスタＴＴｒ１、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２及び第２転送トランジスタＴＴｒ２が、半導体基板に直線状に区分された第１半導体領域（Ｐ）において直列に接続されて配置され、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２が半導体基板に区分された第２半導体領域（Ｎ１）と第３半導体領域（Ｎ２）にそれぞれ配置され、第１半導体領域（Ｐ）が、第２半導体領域（Ｎ１）と第３半導体領域（Ｎ２）の間に挟まれるレイアウトとなっている。
【選択図】図２

Description

本発明は、半導体記憶装置及びその製造方法に関し、特に、ＳＲＡＭ（Static Random Access Memory）メモリセルを有する半導体装置及びその製造方法に関する。
半導体記憶装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）などが広く用いられている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。例えば、最小で2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。
ＳＲＡＭは、ＤＲＡＭのようなトランジスタ以外にメモリ専用のキャパシタなどが必要となる半導体記憶装置に比較して、ピュアロジックプロセスとの親和性も良く、また、ＤＲＡＭのような記憶データのリフレッシュ動作が不要で周辺回路を簡易化でき、高速アクセスが可能である利点を有し、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く使用されている。
図９（ａ）は６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルの等価回路図である。
例えば、２つのＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧Ｖｃに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓにそれぞれ接続されている。この第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧Ｖｃに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓにそれぞれ接続されている。この第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする１つのＣＭＯＳインバータが形成されている。
上述した第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によるＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によるＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されており、これにより１つの記憶回路が構成されている。
また、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。もう１つの第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
図９（ｂ）は、従来例に係る１メモリセルのレイアウトを示す平面図である。
近年、半導体記憶装置は集積度を高めるため、メモリセル面積の縮小化が進んでおり、９０ｎｍ世代及び６５ｎｍ世代のＳＲＡＭでは、図９（ｂ）に示すような点対称型のセルが多用されている。
図９（ｂ）に示すように、第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。
上記の各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４が図示のレイアウトで形成され、さらに各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されて、２つのＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１及び第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１及び第２ドライバトランジスタＤＴｒ２、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２がそれぞれ構成されている。
ここで、ＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第３ゲート電極Ｇ３に及ぶ領域までが連通して開口され、第３ゲート電極Ｇ３と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する共通コンタクトＳＣＴ１が形成されている。
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ１が形成されている。
共通コンタクトＳＣＴ１とコンタクトＣＴ１は上層配線で接続され、この部分が図９（ａ）に示す第１記憶ノードＮＤとなる。
一方、ＰＭＯＳトランジスタである第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第１ゲート電極Ｇ１に及ぶ領域までが連通して開口され、第１ゲート電極Ｇ１と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する共通コンタクトＳＣＴ２が形成されている。
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ２が形成されている。
共通コンタクトＳＣＴ２とコンタクトＣＴ２は上記と同様に上層配線で接続され、この部分が図９（ａ）に示す第２記憶ノードＮＤ／となる。
また、上記以外のソースドレイン領域は、それぞれコンタクトを介して上層配線に接続され、電源電圧Ｖｃ、基準電位Ｖｓ、ビットラインＢＬあるいは反転ビットラインＢＬ／に接続されている。
上記のようにして、１つのメモリセルＭＣが構成されている。
上記の構成のＳＲＡＭでは、１メモリセル中にＮＭＯＳトランジスタとＰＭＯＳトランジスタを有しており、メモリセル面積の縮小化に伴って、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの間隔が狭くなってくる。これにより、半導体基板に形成される、ＮＭＯＳトランジスタ用の第１Ｐ型半導体領域Ｐ１及び第２Ｐ型半導体領域Ｐ２と、ＰＭＯＳトランジスタ用の第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２の間隔が狭くなってくる。
上記のメモリセルの構成を有するＳＲＡＭの製造方法について説明する。
図１０（ａ）は、上記のメモリセルの構成を有するＳＲＡＭの製造方法における、半導体基板に第１Ｐ型半導体領域及び第２Ｐ型半導体領域をウェルとして形成する工程までを示す平面図であり、図１０（ｂ）は模式的な断面図である。
ここで、図面上、隣接する２つのメモリセル（ＭＣ１，２）について示しており、メモリセルＭＣ１の領域に第１Ｐ型半導体領域Ｐ１及び第２Ｐ型半導体領域Ｐ２と、ＰＭＯＳトランジスタ用の第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２を、メモリセルＭＣ２の領域に第１Ｐ型半導体領域Ｐ３及び第２Ｐ型半導体領域Ｐ４と、ＰＭＯＳトランジスタ用の第１Ｎ型半導体領域Ｎ３及び第２Ｎ型半導体領域Ｎ４を形成するものとする。
例えば、まず、半導体基板１０に素子分離絶縁膜Ｉを形成して活性領域を区分し、第１Ｐ型半導体領域（Ｐ１，Ｐ３）及び第２Ｐ型半導体領域（Ｐ２，Ｐ４）となる領域をレジスト膜などのマスクで保護し、ｎ型の導電性不純物をイオン注入して、第１Ｎ型半導体領域（Ｎ１，Ｎ３）及び第２Ｎ型半導体領域（Ｎ２，Ｎ４）を形成する。
次に、例えば、図１０（ａ）及び（ｂ）に示すように、第１Ｎ型半導体領域（Ｎ１，Ｎ３）及び第２Ｎ型半導体領域（Ｎ２，Ｎ４）をレジスト膜などのマスクＭＫで保護し、ｐ型の導電性不純物をイオン注入して、第１Ｐ型半導体領域（Ｐ１，Ｐ３）及び第２Ｐ型半導体領域（Ｐ２，Ｐ４）を形成する。
上記の工程における導電性不純物のイオン注入は、半導体基板１０の表面に対して角度をもたせて行う。
ここで、第１Ｐ型半導体領域（Ｐ１，Ｐ３）及び第２Ｐ型半導体領域（Ｐ２，Ｐ４）を形成する工程において、第１Ｎ型半導体領域（Ｎ１，Ｎ３）及び第２Ｎ型半導体領域（Ｎ２，Ｎ４）を保護するマスクＭＫの形成位置がずれてしまった場合について考える。
図１１（ａ）は、半導体基板に第１Ｐ型半導体領域及び第２Ｐ型半導体領域をウェルとして形成する工程の平面図であり、マスクＭＫは、本来のマスク位置ＭＫ０から図面上右側にずれてしまった場合を示している。図１１（ｂ）は隣接メモリセルのパターンの関係を示す模式図である。
上記の場合、マスクＭＫは、メモリセルＭＣ１において、第１Ｐ型半導体領域Ｐ１からは遠くなるが、第２Ｐ型半導体領域Ｐ２には近づいてしまう。
一方、メモリセルＭＣ２においては、第２Ｐ型半導体領域Ｐ４からは遠くなるが、第１Ｐ型半導体領域Ｐ３には近づいてしまう。これは、ＭＣ１，２間でコンタクトを共有化するなどの目的のために、図１１（ｂ）に示すように、メモリセルＭＣ１とメモリセルＭＣ２のレイアウトは左右が反転した位置関係となっているためである。
図１２は従来例に係る問題点を説明するための模式図である。図１０及び図１１に対してＮＭＯＳ領域ＡＮＭＯＳとＰＭＯＳ領域ＡＰＭＯＳを拡大して示している。
上記のようにマスクＭＫが第２Ｐ型半導体領域Ｐ２に近づくと、図１２に示すように、斜めにイオン注入（ＩＩ）していることに起因してマスクＭＫの影となる領域ＳＨには十分な注入が施されなくなる。
この結果、導電性不純物が設計の濃度で注入されなかったトランジスタにおいてはトランジスタ特性が変動することになる。上記にメモリセルＭＣ１においては、第１Ｐ型半導体領域Ｐ１と第２Ｐ型半導体領域Ｐ２で不純物濃度が変動するので、第１ドライバトランジスタＤＴｒ１及び第１転送トランジスタＴＴｒ１と、第２ドライバトランジスタＤＴｒ２及び第２転送トランジスタＴＴｒ２とで性能が変動してしまう。
上記のように同一メモリセル内で対をなすトランジスタの特性が大きく異なってしまうことから、ＳＲＡＭの書き込み、保持、読み出しの各特性が劣化することなる。
上記のメモリセルＭＣ１とメモリセルＭＣ２では、レイアウトが反転しているために、マスクＭＫがずれる方向が逆であるので、メモリセルＭＣ１とメモリセルＭＣ２におけるトランジスタの特性のずれかたは逆となる。すなわち、メモリセル間での特性のバラツキが生じ、ＳＲＡＭとしての上記各特性が劣化することになる。
特許文献１には、上記と異なり、ＳＲＡＭの１つのメモリセルを構成する第１転送トランジスタＴＴｒ１、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２及び第２転送トランジスタＴＴｒ２が直列に直線状に配置されたレイアウトが開示されている。
特許文献１に記載のレイアウトでは、コンタクトの共有化などの目的を考慮しても、隣に配置されるメモリセルは上記と同様に左右反転させるのが自然であり、この場合、マスクＭＫに位置ずれが発生するとメモリセル間での特性のバラツキが生じ、ＳＲＡＭとしての上記各特性が劣化することになる。
特開２０００−３１２９８号公報
本発明の目的は、製造工程においてマスクが位置ずれしてもトランジスタ特性のバラツキを抑制できる半導体記憶装置及びその製造方法を提供することである。
本発明の半導体記憶装置は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置であって、前記メモリセルにおいて、前記第１転送トランジスタ、前記第１ドライバトランジスタ、前記第２ドライバトランジスタ及び前記第２転送トランジスタが、前記半導体基板に直線状に区分された第１半導体領域において直列に接続されて配置されており、前記第１ロードトランジスタが前記半導体基板に区分された第２半導体領域に、前記第２ロードトランジスタが前記半導体基板に区分された第３半導体領域に、それぞれ配置されており、前記第１半導体領域が、前記第２半導体領域と前記第３半導体領域の間に挟まれるレイアウトとなっていることを特徴とする。
上記の本発明の半導体記憶装置は、１つのメモリセルが、第１ドライバトランジスタ、第１ロードトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ、第２ロードトランジスタ、第２転送トランジスタの６個のトランジスタを有しており、第１ドライバトランジスタと第１ロードトランジスタが第１インバータとなって第１記憶ノードが構成され、第２ドライバトランジスタと第２ロードトランジスタが第２インバータとなって第２記憶ノードが構成され、第１記憶ノードに第１転送トランジスタを介してビットラインが接続され、第２記憶ノードに第２転送トランジスタを介して反転ビットラインが接続されており、上記のメモリセルが複数個集積されている。
ここで、メモリセルにおいて、第１転送トランジスタ、第１ドライバトランジスタ、第２ドライバトランジスタ及び第２転送トランジスタが、半導体基板に直線状に区分された第１半導体領域において直列に接続されて配置されており、第１ロードトランジスタが半導体基板に区分された第２半導体領域に、第２ロードトランジスタが半導体基板に区分された第３半導体領域に、それぞれ配置されており、第１半導体領域が、第２半導体領域と第３半導体領域の間に挟まれるレイアウトとなっている。
また、本発明の半導体記憶装置の製造方法は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置の製造方法であって、前記半導体基板に、前記第１転送トランジスタ、前記第１ドライバトランジスタ、前記第２ドライバトランジスタ及び前記第２転送トランジスタが直列に接続されて形成されるように直線状に区分された第１半導体領域を形成し、前記第１ロードトランジスタが形成されるように区分された第２半導体領域及び前記第２ロードトランジスタが形成されるように区分された第３半導体領域を形成する工程と、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域において、前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを構成するゲート絶縁膜を形成する工程と、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域において、前記ゲート絶縁膜上に、前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを構成するゲート電極を形成する工程と、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域において、前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを構成するソースドレイン領域を形成する工程とを有し、前記半導体基板に、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域を形成する工程において、前記第１半導体領域が、前記第２半導体領域と前記第３半導体領域の間に挟まれるレイアウトとして形成することを特徴とする。
上記の本発明の半導体記憶装置の製造方法は、１つのメモリセルが、第１ドライバトランジスタ、第１ロードトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ、第２ロードトランジスタ、第２転送トランジスタの６個のトランジスタを有しており、第１ドライバトランジスタと第１ロードトランジスタが第１インバータとなって第１記憶ノードが構成され、第２ドライバトランジスタと第２ロードトランジスタが第２インバータとなって第２記憶ノードが構成され、第１記憶ノードに第１転送トランジスタを介してビットラインが接続され、第２記憶ノードに第２転送トランジスタを介して反転ビットラインが接続され、上記のメモリセルが複数個集積された半導体記憶装置の製造方法であって、まず、半導体基板に、第１転送トランジスタ、第１ドライバトランジスタ、第２ドライバトランジスタ及び第２転送トランジスタが直列に接続されて形成されるように直線状に区分された第１半導体領域を形成し、第１ロードトランジスタが形成されるように区分された第２半導体領域及び第２ロードトランジスタが形成されるように区分された第３半導体領域を形成する。ここで、第１半導体領域が、第２半導体領域と第３半導体領域の間に挟まれるレイアウトとして形成する。
次に、第１半導体領域、第２半導体領域及び第３半導体領域において、上記の各トランジスタを構成するゲート絶縁膜を形成し、ゲート絶縁膜上に、上記の各トランジスタを構成するゲート電極を形成し、上記の各トランジスタを構成するソースドレイン領域を形成する。
本発明の半導体記憶装置は、第１ドライバトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ及び第２転送トランジスタを構成する第１半導体領域が、第１ロードトランジスタを構成する第２半導体領域と第２ロードトランジスタを構成する第３半導体領域の間に挟まれるレイアウトとなっており、製造工程においてマスクが位置ずれしてもトランジスタ特性のバラツキを抑制することができる。
本発明の半導体記憶装置の製造方法は、第１ドライバトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ及び第２転送トランジスタを構成する第１半導体領域が、第１ロードトランジスタを構成する第２半導体領域と第２ロードトランジスタを構成する第３半導体領域の間に挟まれるレイアウトとして形成するので、、製造工程においてマスクが位置ずれしてもトランジスタ特性のバラツキを抑制することができる。
以下、本発明の実施形態に係る半導体記憶装置及びその製造方法について図面を参照して説明する。
第１実施形態
図１は本実施形態に係る半導体記憶装置であるＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図である。本実施形態に係るＳＲＡＭは、この構成のメモリセルが複数個集積されている。
各メモリセルＭＣは、例えば、２つのＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
例えば、第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧Ｖｃに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓにそれぞれ接続されている。第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする第１ＣＭＯＳインバータが形成されている。
また、例えば、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧Ｖｃに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする第２ＣＭＯＳインバータが形成されている。
例えば、上述した第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１による第１ＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２による第２ＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されており、これによりフリップフロップと呼ばれる１つの記憶回路が構成されている。
また、例えば、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
図２は、本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
例えば、半導体基板に、Ｐ型半導体領域（第１半導体領域）Ｐ、第１Ｎ型半導体領域（第２半導体領域）Ｎ１及び第２Ｎ型半導体領域（第３半導体領域）Ｎ２が素子分離絶縁膜Ｉで区分されて形成されている。Ｐ型半導体領域Ｐ、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれウェルなどから構成される。
ここで、上記のメモリセルＭＣにおいて、第１転送トランジスタＴＴｒ１、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２及び第２転送トランジスタＴＴｒ２が、半導体基板に直線状に区分されたＰ型半導体領域（第１半導体領域）Ｐにおいて直列に接続されて配置されており、第１ロードトランジスタＬＴｒ１が半導体基板に区分された第１Ｎ型半導体領域（第２半導体領域）Ｎ１に、第２ロードトランジスタＬＴｒ２が半導体基板に区分された第２Ｎ型半導体領域（第３半導体領域）Ｎ２に、それぞれ配置されており、第１半導体領域が、第２半導体領域と第３半導体領域の間に挟まれるレイアウトとなっている。
即ち、上記のトランジスタのレイアウト構成となるように、上記の各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４が図示のレイアウトで形成され、さらに各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されている。
例えば、直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向との直交する方向に延伸するゲート電極（第２ゲート電極Ｇ２、第３ゲート電極Ｇ３）が形成されており、第１ドライバトランジスタＤＴｒ１及び第１ロードトランジスタＬＴｒ１に共有されるゲート電極（第２ゲート電極Ｇ２）と、第２ドライバトランジスタＤＴｒ２及び第２ロードトランジスタＬＴｒ２に共有されるゲート電極（第３ゲート電極Ｇ３）となっている。
また、ＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第３ゲート電極Ｇ３に及ぶ領域までが連通して開口され、第３ゲート電極Ｇ３と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する共通コンタクトＳＣＴ１が形成されている。第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ１が形成されている。
共通コンタクトＳＣＴ１とコンタクトＣＴ１は不図示の上層配線で接続され、この部分が第１記憶ノードＮＤとなる。
一方、ＰＭＯＳトランジスタである第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第２ゲート電極Ｇ２に及ぶ領域までが連通して開口され、第２ゲート電極Ｇ２と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する共通コンタクトＳＣＴ２が形成されている。第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ２が形成されている。
共通コンタクトＳＣＴ２とコンタクトＣＴ２は不図示の上層配線で接続され、この部分が第２記憶ノードＮＤ／となる。
また、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２のゲート電極である第１ゲート電極Ｇ１及び第４ゲート電極Ｇ４に対してコンタクトＣＴＷＬが開口され、これを介して上層配線に接続され、ワードラインＷＬに接続されている。
また、第１転送トランジスタＴＴｒ１のコンタクトＣＴ１側と反対側のソースドレイン領域に対してコンタクトＣＴＢＬが開口され、これを介して上層配線に接続され、ビットラインＢＬに接続されており、さらに、第２転送トランジスタＴＴｒ２のコンタクトＣＴ２側と反対側のソースドレイン領域に対してコンタクトＣＴＢＬ／が開口され、これを介して上層配線に接続され、反転ビットラインＢＬ／に接続されている。
また、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２を接続するソースドレイン領域に対してコンタクトＣＴＶＳが開口され、これを介して上層配線に接続され、基準電位Ｖｓに接続されている。
また、第１ロードトランジスタＬＴｒ１の共通コンタクトＳＣＴ１側と反対側のソースドレイン領域に対してコンタクトＣＴＶＣが開口され、第２ロードトランジスタＬＴｒ２の共通コンタクトＳＣＴ２側と反対側のソースドレイン領域に対してコンタクトＣＴＶＣが開口され、これらを介して上層配線に接続され、電源電圧Ｖｃに接続されている。
上記の構成のメモリセルを有するＳＲＡＭは、第１ドライバトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ及び第２転送トランジスタを構成する第１半導体領域が、第１ロードトランジスタを構成する第２半導体領域と第２ロードトランジスタを構成する第３半導体領域の間に挟まれるレイアウトとなっており、下記に詳細に説明するように、製造工程においてマスクが位置ずれしてもトランジスタ特性のバラツキを抑制することができる。
本実施形態に係るＳＲＡＭにおいて、好ましくは、直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向と直行する方向に隣接するメモリセル同士で、メモリセルのレイアウトが同一である。
これにより、下記に詳細に説明するように、製造工程においてマスクが位置ずれしたときのメモリセル間での特性のバラツキを抑制することができる。
また、本実施形態のＳＲＡＭにおいて、図２に示すように、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２を接続するソースドレイン領域に対する基準電位Ｖｓに接続されるコンタクトＣＴＶＳは、１つのコンタクトで実現されている。
例えば、従来例に係る構成では、２個のコンタクトに別れて形成されていたため、コンタクト抵抗の差が生じると、図１に示す寄生抵抗Ｒ１，Ｒ２に差が生じて、セルの対称性を低下させ、メモリセルの特性を低下させる要因となっていたが、本実施形態においては、上記のように１つのコンタクトで実現されているので寄生抵抗Ｒ１，Ｒ２に差は生じず、メモリセルの上記特性の低下を抑制することができる。
次に、本実施形態に係る半導体記憶装置（ＳＲＡＭ）の製造方法について説明する。
図３（ａ）は、上記のメモリセルの構成を有するＳＲＡＭの製造方法における、半導体基板にＰ型半導体領域（第１半導体領域）をウェルとして形成する工程までを示す平面図であり、図３（ｂ）は模式的な断面図である。
ここで、図面上、隣接する３つのメモリセル（ＭＣ１，２，３）について示しており、メモリセルＭＣ１の領域にＮＭＯＳトランジスタ用のＰ型半導体領域Ｐ１と、ＰＭＯＳトランジスタ用の第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２を、メモリセルＭＣ２の領域にＮＭＯＳトランジスタ用のＰ型半導体領域Ｐ２と、ＰＭＯＳトランジスタ用の第１Ｎ型半導体領域Ｎ３及び第２Ｎ型半導体領域Ｎ４を、メモリセルＭＣ３の領域にＮＭＯＳトランジスタ用のＰ型半導体領域Ｐ３と、ＰＭＯＳトランジスタ用の第１Ｎ型半導体領域Ｎ５及び第２Ｎ型半導体領域Ｎ６を、それぞれ形成するものとする。
まず、例えば、半導体基板１０にＳＴＩ法などにより素子分離絶縁膜Ｉを形成して活性領域を区分する。
次に、例えば、Ｐ型半導体領域（Ｐ１，Ｐ２，Ｐ３）となる領域をレジスト膜などのマスクで保護し、ｎ型の導電性不純物をイオン注入して、第１Ｎ型半導体領域（Ｎ１，Ｎ３，Ｎ５）及び第２Ｎ型半導体領域（Ｎ２，Ｎ４，Ｎ６）を形成する。
次に、例えば、図３（ａ）及び（ｂ）に示すように、第１Ｎ型半導体領域（Ｎ１，Ｎ３，Ｎ５）及び第２Ｎ型半導体領域（Ｎ２，Ｎ４，Ｎ６）をレジスト膜などのマスクＭＫで保護し、ｐ型の導電性不純物をイオン注入して、Ｐ型半導体領域（Ｐ１，Ｐ２，Ｐ３）を形成する。
上記の工程における導電性不純物のイオン注入は、半導体基板１０の表面に対して角度をもたせて行う。
ここで、Ｐ型半導体領域（Ｐ１，Ｐ２，Ｐ３）を形成する工程において、第１Ｎ型半導体領域（Ｎ１，Ｎ３，Ｎ５）及び第２Ｎ型半導体領域（Ｎ２，Ｎ４，Ｎ６）を保護するマスクＭＫの形成位置がずれてしまった場合について考える。
図４（ａ）は、半導体基板にＰ型半導体領域をウェルとして形成する工程の平面図であり、図４（ｂ）は模式的な断面図である。マスクＭＫは、本来のマスク位置ＭＫ０から図面上右側にずれてしまった場合を示している。
上記の場合、マスクＭＫはＰ型半導体領域Ｐに近づくことになる。マスクＭＫが近づいた側から斜めに不純物イオンを注入する場合、マスクＭＫの影となる領域には十分な注入が施されなくなるが、本実施形態のＳＲＡＭメモリセルのレイアウトでは、同一メモリセル内の第１ドライバトランジスタと第２ドライバトランジスタ、あるいは、第１転送トランジスタと第２転送トランジスタは、それぞれ同等にマスクＭＫの影となる領域が発生するため、例え十分な注入が施されない領域が発生しても、形成されるトランジスタの特性は実質的に同等のものとなる。従って、同一メモリセル内で対をなすトランジスタの特性を同等に保持することができ、ＳＲＡＭの書き込み、保持、読み出しの各特性の劣化を抑制することができる。
次に、例えば、Ｐ型半導体領域（Ｐ１，Ｐ２，Ｐ３）、第１Ｎ型半導体領域（Ｎ１，Ｎ３，Ｎ５）及び第２Ｎ型半導体領域（Ｎ２，Ｎ４，Ｎ６）において、熱酸化あるいはＣＶＤ（chemical vapor deposition）法により、第１ドライバトランジスタＤＴｒ１、第１ロードトランジスタＬＴｒ１、第１転送トランジスタＴＴｒ１、第２ドライバトランジスタＤＴｒ２、第２ロードトランジスタＬＴｒ２及び第２転送トランジスタＴＴｒ２を構成する不図示のゲート絶縁膜を形成する。
次に、例えば、ＣＶＤ法により全面にポリシリコンを堆積させて導電層を形成し、各トランジスタのゲート電極のパターンで保護する不図示のレジスト膜を形成し、エッチング処理を行って導電層とゲート絶縁膜を図２に示すレイアウトの第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４のパターンに加工することにより、Ｐ型半導体領域（Ｐ１，Ｐ２，Ｐ３）、第１Ｎ型半導体領域（Ｎ１，Ｎ３，Ｎ５）及び第２Ｎ型半導体領域（Ｎ２，Ｎ４，Ｎ６）において、第１ドライバトランジスタＤＴｒ１、第１ロードトランジスタＬＴｒ１、第１転送トランジスタＴＴｒ１、第２ドライバトランジスタＤＴｒ２、第２ロードトランジスタＬＴｒ２及び第２転送トランジスタＴＴｒ２を構成するゲート電極を形成する。
例えば、第１ドライバトランジスタＤＴｒ１及び第１ロードトランジスタＬＴｒ１に共有されるゲート電極（第２ゲート電極Ｇ２）と、第２ドライバトランジスタＤＴｒ２及び第２ロードトランジスタＬＴｒ２に共有されるゲート電極（第３ゲート電極Ｇ３）として、直線状のＰ型半導体領域（Ｐ１，Ｐ２，Ｐ３）が延伸する方向との直交する方向に延伸するゲート電極を形成する。
次に、ゲート電極をマスクとして導電性不純物をイオン注入することにより、Ｐ型半導体領域（Ｐ１，Ｐ２，Ｐ３）、第１Ｎ型半導体領域（Ｎ１，Ｎ３，Ｎ５）及び第２Ｎ型半導体領域（Ｎ２，Ｎ４，Ｎ６）において、第１ドライバトランジスタＤＴｒ１、第１ロードトランジスタＬＴｒ１、第１転送トランジスタＴＴｒ１、第２ドライバトランジスタＤＴｒ２、第２ロードトランジスタＬＴｒ２及び第２転送トランジスタＴＴｒ２を構成するソースドレイン領域を形成する。
ここでは、ゲート電極の側部にサイドウォールスペーサを形成し、その形成の前後にイオン注入をそれぞれ行うことなどにより、エクステンション領域を有するソースドレイン領域とすることも可能である。
次に、例えばＣＶＤ法により全面に酸化シリコンを堆積させて層間絶縁膜を形成し、各トランジスタのソースドレイン領域に到達するコンタクトホールを開口する。特に、第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第３ゲート電極Ｇ３に及ぶ領域まで連通して開口して、共通コンタクトＳＣＴ１を形成し、第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第２ゲート電極Ｇ２に及ぶ領域まで連通して開口して、共通コンタクトＳＣＴ２を形成する。
さらに、例えば、各コンタクトホールに導電層を埋め込んで上層配線を形成する。
上記のようにして、図２に示すレイアウトのＳＲＡＭメモリセルを有する半導体記憶装置を製造できる。
本実施形態に係る半導体記憶装置（ＳＲＡＭ）の製造方法においては、Ｐ型半導体領域を形成する工程において、第１Ｎ型半導体領域及び第２Ｎ型半導体領域を保護するマスクの形成位置がずれてしまい、十分な注入が施されない領域が発生しても、形成される第１ドライバトランジスタと第２ドライバトランジスタ、あるいは、第１転送トランジスタと第２転送トランジスタの特性は実質的に同等のものとなる。従って、同一メモリセル内で対をなすトランジスタの特性を同等に保持することができ、ＳＲＡＭの書き込み、保持、読み出しの各特性の劣化を抑制することができる。
本実施形態に係る半導体記憶装置（ＳＲＡＭ）の製造方法において、好ましくは、直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向と直行する方向に隣接するメモリセル同士で、レイアウトが同一とする。即ち、図３（ａ）及び図４（ａ）に示すように、上記の方向に隣接するメモリセルＭＣ１，２，３が、同一のレイアウトとなっている。
図５は上記の隣接メモリセルの構成を説明する模式図である。メモリセルＭＣ１，２，３は、直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向と直行する方向に隣接するメモリセルである。
ここで、メモリセルＭＣ１，２，３のレイアウトは、反転するパターンや回転対称となるパターンではなく、同一のパターンとして形成されている。
従って、製造工程において上記のようにマスクが位置ずれしたときに生じるトランジスタ特性の劣化が、全てのメモリセルで同等に発生することになり、ＳＲＡＭの書き込み、保持、読み出しの各特性がメモリセル間でのバラツキを抑制することができる。
第２実施形態
図６は、本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
第１実施形態と同様に、例えば、半導体基板に、Ｐ型半導体領域（第１半導体領域）Ｐ、第１Ｎ型半導体領域（第２半導体領域）Ｎ１及び第２Ｎ型半導体領域（第３半導体領域）Ｎ２が素子分離絶縁膜Ｉで区分されて形成されている。Ｐ型半導体領域Ｐ、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれウェルなどから構成される。
ここで、上記のメモリセルＭＣにおいて、第１転送トランジスタＴＴｒ１、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２及び第２転送トランジスタＴＴｒ２が、半導体基板に直線状に区分されたＰ型半導体領域（第１半導体領域）Ｐにおいて直列に接続されて配置されており、第１ロードトランジスタＬＴｒ１が半導体基板に区分された第１Ｎ型半導体領域（第２半導体領域）Ｎ１に、第２ロードトランジスタＬＴｒ２が半導体基板に区分された第２Ｎ型半導体領域（第３半導体領域）Ｎ２に、それぞれ配置されており、第１半導体領域が、第２半導体領域と第３半導体領域の間に挟まれるレイアウトとなっている。
本実施形態においては、第１実施形態と異なり、第１Ｎ型半導体領域（第２半導体領域）Ｎ１及び第２Ｎ型半導体領域（第３半導体領域）Ｎ２の電源電圧供給のコンタクトＣＴＶＣが形成される端部が、直線状のＰ型半導体領域（１半導体領域）Ｐが延伸する方向に隣接するメモリセルに達するまで延伸しており、直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向に隣接するメモリセルの間で、第１ロードトランジスタＬＴｒ１及び第２ロードトランジスタＬＴｒ２に対する電源電圧供給のコンタクトＣＴＶＣが共有されている。
上記の構成のメモリセルを有するＳＲＡＭは、第１実施形態と同様に、第１ドライバトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ及び第２転送トランジスタを構成する第１半導体領域が、第１ロードトランジスタを構成する第２半導体領域と第２ロードトランジスタを構成する第３半導体領域の間に挟まれるレイアウトとなっており、製造工程においてマスクが位置ずれしてもトランジスタ特性のバラツキを抑制することができる。
本実施形態に係るＳＲＡＭの製造方法は、第１Ｎ型半導体領域（第２半導体領域）Ｎ１及び第２Ｎ型半導体領域（第３半導体領域）Ｎ２を形成する工程において、第１Ｎ型半導体領域（第２半導体領域）Ｎ１及び第２Ｎ型半導体領域（第３半導体領域）Ｎ２の電源電圧供給のコンタクトＣＴＶＣが形成される端部を直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向に隣接するメモリセルに達するまで延伸させて形成し、直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向に隣接するメモリセルの間で、第１ロードトランジスタＬＴｒ１及び第２ロードトランジスタＬＴｒ２に対する電源電圧供給のコンタクトＣＴＶＣを共有するように形成する。
上記を除いて、実質的に第１実施形態と同様である。
本実施形態に係るＳＲＡＭの製造方法においては、第１実施形態と同様に、Ｐ型半導体領域を形成する工程において、第１Ｎ型半導体領域及び第２Ｎ型半導体領域を保護するマスクの形成位置がずれてしまい、十分な注入が施されない領域が発生しても、形成される第１ドライバトランジスタと第２ドライバトランジスタ、あるいは、第１転送トランジスタと第２転送トランジスタの特性は実質的に同等のものとなる。従って、同一メモリセル内で対をなすトランジスタの特性を同等に保持することができ、ＳＲＡＭの書き込み、保持、読み出しの各特性の劣化を抑制することができる。
本実施形態に係る半導体記憶装置（ＳＲＡＭ）の製造方法において、好ましくは、直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向と直行する方向に隣接するメモリセル同士で、レイアウトが同一とする。
本実施形態においても、直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向と直行する方向に隣接するメモリセル間で、反転するパターンや回転対称となるパターンではなく、同一のパターンのレイアウトであることが好ましく、これにより、製造工程において上記のようにマスクが位置ずれしても、ＳＲＡＭの書き込み、保持、読み出しの各特性のメモリセル間でのバラツキを抑制することができる。
第３実施形態
図７は、本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
第１実施形態と同様に、例えば、半導体基板に、Ｐ型半導体領域（第１半導体領域）Ｐ、第１Ｎ型半導体領域（第２半導体領域）Ｎ１及び第２Ｎ型半導体領域（第３半導体領域）Ｎ２が素子分離絶縁膜Ｉで区分されて形成されている。Ｐ型半導体領域Ｐ、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれウェルなどから構成される。
ここで、上記のメモリセルＭＣにおいて、第１転送トランジスタＴＴｒ１、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２及び第２転送トランジスタＴＴｒ２が、半導体基板に直線状に区分されたＰ型半導体領域（第１半導体領域）Ｐにおいて直列に接続されて配置されており、第１ロードトランジスタＬＴｒ１が半導体基板に区分された第１Ｎ型半導体領域（第２半導体領域）Ｎ１に、第２ロードトランジスタＬＴｒ２が半導体基板に区分された第２Ｎ型半導体領域（第３半導体領域）Ｎ２に、それぞれ配置されており、第１半導体領域が、第２半導体領域と第３半導体領域の間に挟まれるレイアウトとなっている。
本実施形態においては、第１実施形態と異なり、第１ドライバトランジスタＤＴｒ１、第１ロードトランジスタＬＴｒ１、第１転送トランジスタＴＴｒ１、第２ドライバトランジスタＤＴｒ２、第２ロードトランジスタＬＴｒ２及び第２転送トランジスタＴＴｒ２を構成するゲート電極（第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４）が延伸する方向と、直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向との交差する角度が、４５度より大きいレイアウトで構成されている。
図８は、上記のメモリセルを複数個隣接させて集積させるときの模式図である。
上記レイアウトであることから、１つのメモリセルの形状が矩形形状から一部切り欠けを設けたパターンとすることができ、図８に示すように、切り欠け部と隣接メモリセルの凸状のパターンを隙間なく配置することができる。
上記の構成のメモリセルを有するＳＲＡＭは、第１実施形態と同様に、第１ドライバトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ及び第２転送トランジスタを構成する第１半導体領域が、第１ロードトランジスタを構成する第２半導体領域と第２ロードトランジスタを構成する第３半導体領域の間に挟まれるレイアウトとなっており、製造工程においてマスクが位置ずれしてもトランジスタ特性のバラツキを抑制することができる。
本実施形態に係るＳＲＡＭの製造方法は、第１ドライバトランジスタ、第１ロードトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ、第２ロードトランジスタ及び第２転送トランジスタを構成するゲート電極が延伸する方向と、直線状の第１半導体領域が延伸する方向との交差する角度が４５度より大きいレイアウトとなるように構成して形成する。
上記を除いて、実質的に第１実施形態と同様である。
本実施形態に係るＳＲＡＭの製造方法においては、第１実施形態と同様に、Ｐ型半導体領域を形成する工程において、第１Ｎ型半導体領域及び第２Ｎ型半導体領域を保護するマスクの形成位置がずれてしまい、十分な注入が施されない領域が発生しても、形成される第１ドライバトランジスタと第２ドライバトランジスタ、あるいは、第１転送トランジスタと第２転送トランジスタの特性は実質的に同等のものとなる。従って、同一メモリセル内で対をなすトランジスタの特性を同等に保持することができ、ＳＲＡＭの書き込み、保持、読み出しの各特性の劣化を抑制することができる。
本実施形態に係る半導体記憶装置（ＳＲＡＭ）の製造方法において、好ましくは、直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向と直行する方向に隣接するメモリセル同士で、レイアウトが同一とする。図８に示すように、隣接のメモリセルが隙間なく配置されるレイアウトを実現できる。
本実施形態においても、直線状のＰ型半導体領域（第１半導体領域）Ｐが延伸する方向と直行する方向に隣接するメモリセル間で、反転するパターンや回転対称となるパターンではなく、同一のパターンのレイアウトであることが好ましく、これにより、製造工程において上記のようにマスクが位置ずれしても、ＳＲＡＭの書き込み、保持、読み出しの各特性のメモリセル間でのバラツキを抑制することができる。
本発明は上記の実施形態に限定されない。
例えば、上記の実施形態においては、１つのメモリセルが６個のトランジスタから構成されるＳＲＡＭについて説明したが、１つのメモリセルが８個のトランジスタ、あるいは、１０個のトランジスタから構成される、いわゆるデュアルポートＳＲＡＭに適用可能である。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体記憶装置は、例えば１メモリセルが６個のＭＯＳＦＥＴを有するＳＲＡＭに適用できる。
本発明の半導体記憶装置の製造方法は、例えば１メモリセルが６個のＭＯＳＦＥＴを有するＳＲＡＭの製造方法に適用できる。
図１は本発明の第１実施形態に係る半導体記憶装置であるＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図である。 図２は本発明の第１実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。 図３（ａ）は本発明の第１実施形態に係るメモリセルの構成を有するＳＲＡＭの製造方法における、半導体基板にＰ型半導体領域（第１半導体領域）をウェルとして形成する工程までを示す平面図であり、図３（ｂ）は模式的な断面図である。 図４（ａ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の半導体基板にＰ型半導体領域をウェルとして形成する工程の平面図であり、図４（ｂ）は模式的な断面図である。 図５は本発明の第１実施形態に係る隣接メモリセルの構成を説明する模式図である。 図６は本発明の第２実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。 図７は本発明の第３実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。 図８は本発明の第３実施形態に係るメモリセルを複数個隣接させて集積させるときの模式図である。 図９（ａ）は従来例に係る６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルの等価回路図であり、図９（ｂ）は、従来例に係る１メモリセルのレイアウトを示す平面図である。 図１０（ａ）は、従来例に係るメモリセルの構成を有するＳＲＡＭの製造方法における、半導体基板に第１Ｐ型半導体領域及び第２Ｐ型半導体領域をウェルとして形成する工程までを示す平面図であり、図１０（ｂ）は模式的な断面図である。 図１１（ａ）は、従来例に係る半導体基板に第１Ｐ型半導体領域及び第２Ｐ型半導体領域をウェルとして形成する工程の平面図であり、図１１（ｂ）は隣接メモリセルのパターンの関係を示す模式図である。 図１２は従来例に係る問題点を説明するための模式図である。
符号の説明
１０…半導体基板、ＭＣ，ＭＣ１，ＭＣ２，ＭＣ３…メモリセル，Ｐ，Ｐ１，Ｐ２，Ｐ３…Ｐ型半導体領域、Ｎ１，Ｎ３，Ｎ５…第１Ｎ型半導体領域、Ｎ２，Ｎ４，Ｎ６…第２Ｎ型半導体領域、ＬＴｒ１…第１ロードトランジスタ、ＬＴｒ２…第２ロードトランジスタ、ＤＴｒ１…第１ドライバトランジスタ、ＤＴｒ２…第２ドライバトランジスタ、ＴＴｒ１…第１転送トランジスタ、ＴＴｒ２…第２転送トランジスタ、Ｉ…素子分離絶縁膜、ＣＴ１，ＣＴ２，ＣＴＷＬ，ＣＴＢＬ，ＣＴＢＬ／，ＣＴＶＣ，ＣＴＶＳ…コンタクト、ＳＣＴ１，ＳＣＴ２…共通コンタクト、ＷＬ…ワードライン、ＢＬ…ビットライン、ＢＬ／…反転ビットライン、ＮＤ…第１記憶ノード、ＮＤ／…第２記憶ノード、Ｇ１…第１ゲート電極、Ｇ２…第２ゲート電極、Ｇ３…第３ゲート電極、Ｇ４…第４ゲート電極、Ｒ１，Ｒ２…寄生抵抗、ＭＫ…マスク層、ＩＩ…イオン注入、ＳＨ…影となる領域、ＡＮＭＯＳ…ＮＭＯＳ領域、ＡＰＭＯＳ…ＰＭＯＳ領域

Claims (11)

  1. 半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置であって、
    前記メモリセルにおいて、前記第１転送トランジスタ、前記第１ドライバトランジスタ、前記第２ドライバトランジスタ及び前記第２転送トランジスタが、前記半導体基板に直線状に区分された第１半導体領域において直列に接続されて配置されており、
    前記第１ロードトランジスタが前記半導体基板に区分された第２半導体領域に、前記第２ロードトランジスタが前記半導体基板に区分された第３半導体領域に、それぞれ配置されており、
    前記第１半導体領域が、前記第２半導体領域と前記第３半導体領域の間に挟まれるレイアウトとなっていることを特徴とする
    半導体記憶装置。
  2. 前記直線状の前記第１半導体領域が延伸する方向と直行する方向に隣接するメモリセル同士で前記レイアウトが同一である
    請求項１に記載の半導体記憶装置。
  3. 前記第２半導体領域及び前記第３半導体領域の電源電圧供給のコンタクトが形成される端部が前記直線状の前記第１半導体領域が延伸する方向に隣接するメモリセルに達するまで延伸しており、前記直線状の前記第１半導体領域が延伸する方向に隣接するメモリセルの間で、前記第１ロードトランジスタ及び前記第２ロードトランジスタに対する前記電源電圧供給のコンタクトが共有されている
    請求項１に記載の半導体記憶装置。
  4. 前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを構成するゲート電極が延伸する方向と、前記直線状の前記第１半導体領域が延伸する方向との交差する角度が４５度より大きいレイアウトで構成されている
    請求項１に記載の半導体記憶装置。
  5. 前記直線状の前記第１半導体領域が延伸する方向との直交する方向に延伸するゲート電極が形成されており、前記第１ドライバトランジスタ及び前記第１ロードトランジスタに共有されるゲート電極と、前記第２ドライバトランジスタ及び前記第２ロードトランジスタに共有されるゲート電極となっている
    請求項１に記載の半導体記憶装置。
  6. 半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置の製造方法であって、
    前記半導体基板に、前記第１転送トランジスタ、前記第１ドライバトランジスタ、前記第２ドライバトランジスタ及び前記第２転送トランジスタが直列に接続されて形成されるように直線状に区分された第１半導体領域を形成し、前記第１ロードトランジスタが形成されるように区分された第２半導体領域及び前記第２ロードトランジスタが形成されるように区分された第３半導体領域を形成する工程と、
    前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域において、前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを構成するゲート絶縁膜を形成する工程と、
    前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域において、前記ゲート絶縁膜上に、前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを構成するゲート電極を形成する工程と、
    前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域において、前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを構成するソースドレイン領域を形成する工程と
    を有し、
    前記半導体基板に、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域を形成する工程において、前記第１半導体領域が、前記第２半導体領域と前記第３半導体領域の間に挟まれるレイアウトとして形成することを特徴とする
    半導体記憶装置の製造方法。
  7. 前記前記半導体基板に、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域を形成する工程が、前記第２半導体領域及び前記第３半導体領域を保護するマスク層を形成する工程と、前記マスク層をマスクとして前記第１半導体領域に第１導電性不純物イオンを前記半導体基板に対して斜めに注入する工程とを含む
    請求項６に記載の半導体記憶装置の製造方法。
  8. 前記直線状の前記第１半導体領域が延伸する方向と直行する方向に隣接するメモリセル同士で前記レイアウトが同一とする
    請求項６に記載の半導体記憶装置の製造方法。
  9. 前記第２半導体領域及び前記第３半導体領域を形成する工程において、前記第２半導体領域及び前記第３半導体領域の電源電圧供給のコンタクトが形成される端部を前記直線状の前記第１半導体領域が延伸する方向に隣接するメモリセルに達するまで延伸させて形成し、前記直線状の前記第１半導体領域が延伸する方向に隣接するメモリセルの間で、前記第１ロードトランジスタ及び前記第２ロードトランジスタに対する前記電源電圧供給のコンタクトを共有するように形成する
    請求項６に記載の半導体記憶装置の製造方法。
  10. 前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを構成するゲート電極が延伸する方向と、前記直線状の前記第１半導体領域が延伸する方向との交差する角度が４５度より大きいレイアウトとなるように構成して形成する
    請求項６に記載の半導体記憶装置の製造方法。
  11. 前記ゲート電極を形成する工程において、前記第１ドライバトランジスタ及び前記第１ロードトランジスタに共有されるゲート電極と、前記第２ドライバトランジスタ及び前記第２ロードトランジスタに共有されるゲート電極として、前記直線状の前記第１半導体領域が延伸する方向との直交する方向に延伸するゲート電極を形成する
    請求項６に記載の半導体記憶装置の製造方法。
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