JP2004022809A - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 64
- 239000012535 impurity Substances 0.000 claims description 59
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 40
- 229920005591 polysilicon Polymers 0.000 abstract description 40
- 230000003068 static effect Effects 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 239000002184 metal Substances 0.000 description 34
- 229910052751 metal Inorganic materials 0.000 description 34
- 238000010586 diagram Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052776 Thorium Inorganic materials 0.000 description 1
- 229910052770 Uranium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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Abstract
【課題】ゲート配線やコンタクトホール等の形成の際のマスクずれ等に対するマージンを確保しながら、メモリセル面積を効率的に縮小することが可能なＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を提供する。
【解決手段】ＳＲＡＭは、ビット線の延在方向に並び、長辺と短辺を有し、短辺の延在方向がビット線の延在方向と同方向である複数のメモリセル１を有する。そして、一方のメモリセル１内に形成されビット線の延在方向に並ぶＮＭＯＳトランジスタＮ１，Ｎ３のゲートとなるポリシリコン配線３ｂ，３ａ間の間隔Ｄ１と、該ポリシリコン配線３ｂと他方のメモリセル１内に形成されるＮＭＯＳトランジスタＮ１のゲートとなるポリシリコン配線３ｂ間の間隔Ｄ２とが異なる。
【選択図】 図３
【解決手段】ＳＲＡＭは、ビット線の延在方向に並び、長辺と短辺を有し、短辺の延在方向がビット線の延在方向と同方向である複数のメモリセル１を有する。そして、一方のメモリセル１内に形成されビット線の延在方向に並ぶＮＭＯＳトランジスタＮ１，Ｎ３のゲートとなるポリシリコン配線３ｂ，３ａ間の間隔Ｄ１と、該ポリシリコン配線３ｂと他方のメモリセル１内に形成されるＮＭＯＳトランジスタＮ１のゲートとなるポリシリコン配線３ｂ間の間隔Ｄ２とが異なる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より特定的には、フルＣＭＯＳスタティック型半導体記憶装置（以下、「ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）」と称する）のメモリセル構造に関する。
【０００２】
【従来の技術】
図８は、６個のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで形成したフルＣＭＯＳ型ＳＲＡＭメモリセルの従来のレイアウト構成を示した図である。このタイプのＳＲＡＭのメモリセルは、たとえば特開平１０−１７８１１０号公報や、特開２００１−２８４０１公報に開示されている。
【０００３】
図８に示すように、メモリセル１は、６つのＭＯＳトランジスタを有する。具体的には、メモリセル１は、両側のＰウェル上に形成されたＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４と、中央のＮウェル上に形成されたＰＭＯＳトランジスタＰ１，Ｐ２とを有する。
【０００４】
ＮＭＯＳトランジスタＮ１は、不純物拡散領域２ａとポリシリコン配線３ｂとの交差部に形成され、ＮＭＯＳトランジスタＮ２は、不純物拡散領域２ｄとポリシリコン配線３ｃとの交差部に形成され、ＮＭＯＳトランジスタＮ３は、不純物拡散領域２ａとポリシリコン配線３ａとの交差部に形成され、ＮＭＯＳトランジスタＮ４は、不純物拡散領域２ｄとポリシリコン配線３ｄとの交差部に形成される。ＰＭＯＳトランジスタＰ１は、不純物拡散領域２ｂとポリシリコン配線３ｂとの交差部に形成され、ＰＭＯＳトランジスタＰ２は、不純物拡散領域２ｃとポリシリコン配線３ｃとの交差部に形成される。
【０００５】
ＰＭＯＳトランジスタＰ１，Ｐ２は負荷トランジスタであり、ＮＭＯＳトランジスタＮ３，Ｎ４はアクセストランジスタであり、ＮＭＯＳトランジスタＮ１，Ｎ２はドライバトランジスタである。各不純物拡散領域２ａ〜２ｄは、コンタクトホール４ａ〜４ｌを介して上層配線と接続される。
【０００６】
図８に示すレイアウト構成において、ワード線は横方向に配線される。それに対し、ビット線は縦方向に配線される。図９に、ビット線の延在方向に隣接する２ビット分のメモリセル１のレイアウト構成を示す。
【０００７】
図９に示す下側のメモリセル１は、上下のメモリセル１間の境界線に関して上側のメモリセル１を反転して配置したものである。図９に示すように、ポリシリコン配線３ａ，３ｂ間の間隔Ｄ１と、ポリシリコン配線３ｂと、隣り合うメモリセル１のポリシリコン配線３ｂとの間の距離Ｄ２とは等しい。
【０００８】
【発明が解決しようとする課題】
ところで、メモリセル１の高集積化を図るには、メモリセル１の長辺の長さを短くするよりも、短辺の長さを短くした方が効率的である。たとえばゲート長が０．１８μｍのプロセス技術を用いて図８に示すメモリセル１を形成した場合、メモリセルの短辺の長さはたとえば１．４μｍ、長辺の長さは３．６μｍとなる。このとき、メモリセル１の面積は、５．０４μｍ２となる。
【０００９】
ここで、長辺方向にメモリセル１を０．１μｍ短くできたとすると、１．４μｍ×３．５μｍ＝４．９μｍ２となり、メモリセル面積が約３％小さくなる。それに対し、短辺方向にメモリセル１を０．１μｍ短くできたとすると、１．３μｍ×３．６μｍ＝４．６８μｍ２となり、メモリセル面積を約７％小さくすることができる。
【００１０】
このように同じ長さだけメモリセル１を縮小するなら、メモリセル１を短辺方向に縮小した方が効果的であるといえる。メモリセル１を短辺方向に短くするには、単純にはゲートとなるポリシリコン配線３ａ，３ｂと、コンタクトホール４ｂ，４ｃ，４ｄ間の間隔Ｄを短くすればよい。
【００１１】
しかしながら、間隔Ｄを短くすると、ポリシリコン配線３ａ，３ｂやコンタクトホール４ｂ，４ｃ，４ｄの形成の際のマスクずれ等に対するマージンが確保できなくなるという問題が生じる。
【００１２】
本発明は上記の課題を解決するためになされたものである。本発明の目的は、ポリシリコン配線やコンタクトホール等の形成の際のマスクずれ等に対するマージンを確保しながら、メモリセル面積を効率的に縮小することが可能となる半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、ワード線と、該ワード線の延在方向と直交する方向に延びるビット線と、ビット線の延在方向に並ぶ第１と第２メモリセルと、第１メモリセル内に形成され、ワード線の延在方向に延び、ビット線の延在方向に間隔をあけて配置された第１と第２ＭＯＳトランジスタの第１と第２ゲートと、第２メモリセル内に形成され、ワード線の延在方向に延び、ビット線の延在方向に間隔をあけて配置された第３と第４ＭＯＳトランジスタの第３と第４ゲートとを備える。上記第２と第３ＭＯＳトランジスタは、第１と第２メモリセル間の境界近傍に位置し、第１と第２ゲート間の間隔と、第２と第３ゲート間の間隔とが異なる。
【００１４】
ビット線の延在方向におけるゲート間距離は、通常は製造時のマージンを考慮した最小寸法に設定される。したがって、ビット線の延在方向におけるゲート間距離を異なるものとするには、局所的にゲート間距離を上記最小寸法より小さくする必要がある。このようにゲート間距離を局所的に小さくすることにより、メモリセルの短い側の長さを縮小することができる。それにより、効率的にメモリセル面積の縮小を図れる。
【００１５】
第１と第２ゲート間の間隔を、第２と第３ゲート間の間隔より小さくしてもよく、第２と第３ゲート間の間隔を、第１と第２ゲート間の間隔より小さくしてもよい。
【００１６】
上記半導体記憶装置は、ビット線の延在方向に延び、第１、第２、第３および第４ゲートがその上に延在する不純物拡散領域と、第１と第２ゲート間に位置する不純物拡散領域上に形成された第１コンタクト部と、第２と第３ゲート間に位置する不純物拡散領域上に形成された第２コンタクト部とを備える。この場合、第１コンタクト部のサイズを第２コンタクト部のサイズよりも小さくする。第１コンタクト部は、コンタクト抵抗が大きくなっても読出し速度に影響を与えないもの、たとえば記憶ノード部となる不純物拡散領域上に形成されるコンタクト部であることが好ましい。
【００１７】
また、上記半導体記憶装置は、ビット線の延在方向に延び、第１、第２、第３および第４ゲートがその上に延在し、ワード線の延在方向に突出した突出部（分岐部あるいは屈曲部）を第２と第３ゲート間に有する不純物拡散領域と、第１と第２ゲート間に位置する不純物拡散領域上に形成された第１コンタクト部と、不純物拡散領域の突出部上であって、第２と第３ゲート間の領域からワード線の延在方向にずれた位置に形成された第２コンタクト部とを備えるものであってもよい。
【００１８】
【発明の実施の形態】
以下、図１〜図７を用いて、本発明の実施の形態について説明する。
【００１９】
実施の形態１．
図１および図２は、本発明の実施の形態１におけるフルＣＭＯＳＳＲＡＭ（スタティック半導体記憶装置）のメモリセル１の平面図である。このメモリセル１の等価回路図を図７に示す。なお、図１には所定の第１金属配線までのレイアウトを示し、図２には第２および第３金属配線のレイアウトを示す。
【００２０】
まず、図７を用いて、ＳＲＡＭのメモリセル１の構成について簡単に説明する。メモリセル１は、フルＣＭＯＳセル構造を有し、第１と第２インバータと、２つのアクセスＮＭＯＳトランジスタＮ３，Ｎ４とを有する。
【００２１】
図７に示すように、第１インバータは、第１ドライバＭＯＳトランジスタＮ１と第１ロードＰＭＯＳトランジスタＰ１とを含み、第２インバータは、第２ドライバＮＭＯＳトランジスタＮ２と第２ロードＰＭＯＳトランジスタＰ２とを含む。
【００２２】
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードＮａに第１アクセスＮＭＯＳトランジスタＮ３のソースが接続され、フリップフロップの第２の記憶ノードＮｂに第２アクセスＮＭＯＳトランジスタＮ４のソースが接続される。
【００２３】
記憶ノードＮａは、第１アクセスＮＭＯＳトランジスタＮ３を介してビット線ＢＬ１に接続され、記憶ノードＮｂは、第２アクセスＮＭＯＳトランジスタＮ４を介してビット線ＢＬ２に接続される。さらに第１と第２アクセスＮＭＯＳトランジスタＮ３、Ｎ４のゲートはワード線ＷＬに接続され、第１と第２負荷ＰＭＯＳトランジスタＰ１、Ｐ２のソースは電源線ＶＤＤに接続される。
【００２４】
次に、上記のフルＣＭＯＳＳＲＡＭのメモリセル１のレイアウトについて説明する。図１に示すように、Ｎウエル領域の両側にＰウエル領域を設ける。Ｐウエル領域内に選択的にリンなどのＮ型不純物を注入して不純物拡散領域２ａ，２ｄを形成し、Ｎウエル領域内に選択的にボロン等のＰ型不純物を注入して不純物拡散領域２ｂ，２ｃを形成する。本明細書では、不純物拡散領域２ａ〜２ｄは、トランジスタのソース／ドレインとなる領域と、該領域間に位置し該領域とは逆の導電型の領域（基板部分）とを含む領域である。
【００２５】
不純物拡散領域２ａ，２ｄと不純物拡散領域２ｂ，２ｃは、ともに直線状の形状を有し、同じ方向（Ｐウエル領域およびＮウエル領域の延在方向）に延在する。それにより、Ｐウエル領域やＮウエル領域の幅や形成位置のばらつきを小さくすることができる。
【００２６】
本実施の形態におけるメモリセル１は、６つのＭＯＳトランジスタで構成される。具体的にはメモリセル１は、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４と、第１と第２負荷ＰＭＯＳトランジスタＰ１，Ｐ２とで構成される。
【００２７】
第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４および第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２は、Ｎウエル領域の両側のＰウエル領域上にそれぞれ形成され、第１と第２負荷ＰＭＯＳトランジスタＰ１，Ｐ２は、中央のＮウエル領域上に形成される。
【００２８】
第１アクセスＮＭＯＳトランジスタＮ３は、ソース／ドレインとなる領域を含む不純物拡散領域２ａと、ポリシリコン配線３ａとの交差部に形成され、第２アクセスＮＭＯＳトランジスタＮ４は、ソース／ドレインとなる領域を含む不純物拡散領域２ｄと、ポリシリコン配線３ｄとの交差部に形成される。
【００２９】
第１ドライバＮＭＯＳトランジスタＮ１は、ソース／ドレインとなる領域を含む不純物拡散領域２ａと、ポリシリコン配線３ｂとの交差部に形成され、第２ドライバＮＭＯＳトランジスタＮ２は、ソース／ドレインとなる領域を含む不純物拡散領域２ｄと、ポリシリコン配線３ｃとの交差部に形成される。
【００３０】
第１負荷ＰＭＯＳトランジスタＰ１は、ソース／ドレインとなる領域を含む不純物拡散領域２ｂと、ポリシリコン配線３ｂとの交差部に形成され、第２アクセスＰＭＯＳトランジスタＰ２は、ソース／ドレインとなる領域を含む不純物拡散領域２ｃと、ポリシリコン配線３ｃとの交差部に形成される。
【００３１】
ポリシリコン配線３ａ〜３ｄは、各ＭＯＳトランジスタのゲートとなり、図１に示すように、同じ方向に延在する。すなわち、ポリシリコン配線３ａ〜３ｄは、Ｐウエル領域とＮウエル領域が延在する方向（図１における縦方向）に垂直な方向（図１における横方向）であって、Ｐウエル領域とＮウエル領域が並ぶ方向に延在する。
【００３２】
不純物拡散領域２ａ，２ｄ、不純物拡散領域２ｂ，２ｃおよびポリシリコン配線３ａ〜３ｄを覆うように図示しない第１層間絶縁膜を形成し、該第１層間絶縁膜に不純物拡散領域２ａ，２ｄ、不純物拡散領域２ｂ，２ｃおよびポリシリコン配線３ａ，３ｄに達するコンタクトホール（コンタクト部）４ａ〜４ｌを形成する。このコンタクトホール４ａ〜４ｌ内に、上層配線との接続用の導電層を埋め込む。
【００３３】
なお、コンタクトホール４ａ，４ｌはゲートに達するゲートコンタクトであり、コンタクトホール４ｆ，４ｇは、不純物拡散領域とポリシリコン配線とに達する共通コンタクト（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）であり、それ以外のコンタクトホール４ｂ，４ｃ，４ｄ，４ｅ，４ｈ，４ｉ，４ｊ，４ｋは不純物拡散領域に達する拡散コンタクトである。
【００３４】
図１において、第１ドライバＮＭＯＳトランジスタＮ１のドレインとなるＮ型不純物拡散領域と、第１アクセスＮＭＯＳトランジスタＮ３のドレインとなるＮ型不純物拡散領域は、これらのトランジスタに共有されている。このＮ型不純物拡散領域上に形成されるコンタクトホール４ｃ、第１金属配線５ａおよびコンタクトホール（共通コンタクト）４ｆを介して、第１ドライバＮＭＯＳトランジスタＮ１のドレインと第１アクセスＮＭＯＳトランジスタＮ３のドレインとが、第１負荷トランジスタＰ１のドレインと接続される。この端子が、図７に示す等価回路図の記憶ノードＮａとなる。
【００３５】
同様に、第２ドライバＮＭＯＳトランジスタＮ２のドレインであるＮ型不純物拡散領域と第２アクセスＮＭＯＳトランジスタＮ３のドレインであるＮ型不純物拡散領域は、コンタクトホール４ｊ、第１金属配線５ｂおよびコンタクトホール（共通コンタクト）４ｇを介して第２負荷トランジスタＰ２のドレインと接続される。この端子が図７に示す等価回路図の記憶ノードＮｂとなる。
【００３６】
次に、図２を参照して、第１金属配線５ａ、５ｂ上に図示しない第２層間絶縁膜を介して第２金属配線７ａ〜７ｇを形成する。第２金属配線７ａ，７ｇは、第２層間絶縁膜に設けた第１ビアホール６ａ，６ｈを介して図示しない第１金属配線とそれぞれ接続される。第２金属配線７ｂ，７ｆは、第１ビアホール６ｂ，６ｇを介して図示しない第１金属配線とそれぞれ接続され、ビット線ＢＬ１，ＢＬ２となる。第２金属配線７ｃ，７ｅは、第１ビアホール６ｃ，６ｆを介して図示しない第１金属配線と接続され接地線（ＧＮＤ線）となる。第２金属配線７ｄは、第１ビアホール６ｄ，６ｅを介して図示しない第１金属配線と接続され電源線（ＶＤＤ線）となる。
【００３７】
Ｐウエル領域内の不純物拡散領域２ａ，２ｄの一部領域は、各々ドライバＮＭＯＳトランジスタＮ１、Ｎ２のソース端子となり、コンタクトホール（拡散コンタクト）４ｄ，４ｋ、第１金属配線および第１ビアホール６ｃ，６ｆを介してＧＮＤ電位が与えられる。
【００３８】
Ｐウエル領域内の不純物拡散領域２ａ，２ｄの一部領域は、各々アクセスＮＭＯＳトランジスタＮ３，Ｎ４のソース端子となり、コンタクトホール（拡散コンタクト）４ｂ，４ｉ、第１金属配線および第１ビアホール６ｂ，６ｇを介して各々ビット線ＢＬ１、ＢＬ２に接続される。
【００３９】
Ｎウエル領域内の不純物拡散領域２ｂ，２ｃの一部領域は、各々負荷ＰＭＯＳトランジスタＰ１，Ｐ２のソース端子となり、コンタクトホール（拡散コンタクト）４ｅ，４ｈ、第１金属配線および第１ビアホール６ｄ，６ｅを介して各々電源線（ＶＤＤ）に接続される。
【００４０】
第２金属配線７ａ〜７ｇ上に、図示しない第３層間絶縁膜を介して第３金属配線８を形成する。この第３金属配線８がワード線（ＷＬ）となる。第３金属配線８は、Ｐウエル領域とＮウエル領域とが並ぶ方向であって各ウェル領域が延在する方向と垂直な方向（図２にける横方向）に延在し、第２ビアホール９ａ，９ｂを介して第２金属配線７ａ，７ｇと接続される。
【００４１】
第２金属配線７ａ，７ｇは、第１ビアホール６ａ，６ｈ、第１金属配線およびコンタクトホール４ａ，４ｌを介してポリシリコン配線（ゲート端子）３ａ，３ｄに接続される。したがって、ポリシリコン配線３ａ，３ｄと第３金属配線（ＷＬ）８とは電気的に接続されることとなる。
【００４２】
図３に、ビット線の延在方向に隣接する２ビット分のメモリセル１のレイアウト構成を示す。図３に示す下側のメモリセル１は、上下のメモリセル１間の境界線に関して上側のメモリセル１を反転して配置したものである。
【００４３】
図３に示すように、本発明では、ポリシリコン配線３ａ，３ｂ間の間隔Ｄ１を、ビット線の延在方向に隣り合うメモリセル１のポリシリコン配線３ｂ間の間隔Ｄ２よりも小さくしている。それにより、メモリセル１を短辺方向、すなわちビット線の延在方向（図１における縦方向）に縮小することができ、メモリセル１の面積を効率的に低減することができる。
【００４４】
上記のように間隔Ｄ１を小さくした場合においても、ポリシリコン配線３ａ，３ｂやコンタクトホール４ｃ等の形成の際のマスクずれ等によるプロセスマージンを確保する必要がある。つまり、ポリシリコン配線３ａ，３ｂとコンタクトホール４ｃ間の間隔を一定値以上に保つ必要がある。
【００４５】
そこで、コンタクトホール４ｃのサイズを小さくする。具体的には、コンタクトホール４ｃを規定する各辺の長さを短くする。図１および図３に示すように、コンタクトホール４ｃのサイズは、隣り合うコンタクトホール４ｂ，４ｄのサイズよりも小さくなっている。それにより、ポリシリコン配線３ａ，３ｂとコンタクトホール４ｃ間の間隔を一定値以上に保つことができ、プロセスマージンを確保することができる。
【００４６】
上記のようにコンタクトホール４ｃのサイズを小さくすると、コンタクトホール４ｃ内に形成される導体部と不純物拡散領域とのコンタクト面積が小さくなるため、コンタクト抵抗が上昇する。しかし、コンタクトホール４ｃは、記憶ノード部を形成するコンタクト部であるので、コンタクト抵抗が大きくなっても読出し速度に影響を与えない。
【００４７】
その理由について以下に説明する。コンタクトホール４ｃのコンタクト抵抗をＲ１，Ｒ２とすると、図７に示すように、記憶ノードＮａ，Ｎｂと、負荷ＰＭＯＳトランジスタＰ１，Ｐ２のドレインとの間に、抵抗Ｒ１，Ｒ２が付加されることとなる。
【００４８】
ＳＲＡＭメモリセルにおけるデータの読出し動作は、ビット線ＢＬ１，ＢＬ２の電位差をセンスアンプで増幅して読み出すことにより行う。このとき、ＮＭＯＳトランジスタＮ１〜Ｎ４を用いてビット線ＢＬ１，ＢＬ２の電荷を引抜くので、抵抗Ｒ１，Ｒ２は読出し時の経路に存在しないこととなる。したがって、抵抗Ｒ１，Ｒ２が大きくなったとしても、読出しスピードには影響がない。
【００４９】
そればかりでなく、ビット線ＢＬ１，ＢＬ２の延在方向におけるメモリセル１の長さが短くなるので、ビット線ＢＬ１，ＢＬ２の長さも短くすることができる。したがって、ビット線ＢＬ１，ＢＬ２の配線容量や配線抵抗が小さくなり、データの読出し時間の高速化および低消費電力化が図れる。
【００５０】
さらに、記憶ノードを形成する不純物拡散領域の面積を小さくすることで、コンタクト抵抗が上昇し、ＲＣ時定数が大きくなるので、ソフトエラー耐性の向上も図れる。ここで、ソフトエラーとは、パッケージに含まれるＵやＴｈから放出されるα線がシリコン基板中を通過することにより発生する電子―正孔対によるノイズで情報破壊が起こり、メモリが誤動作する現象をいう。
【００５１】
実施の形態２．
次に、本発明の実施の形態２について、図４〜図６を用いて説明する。図４および図５は、本実施の形態２におけるフルＣＭＯＳＳＲＡＭのメモリセル１の平面図である。なお、図４には第１金属配線までのレイアウトを示し、図５には第２および第３金属配線のレイアウトを示す。
【００５２】
図６には、ビット線の延在方向に隣接する２ビット分のメモリセル１のレイアウト構成を示す。図６に示す下側のメモリセル１は、上下のメモリセル１間の境界線に関して上側のメモリセル１を反転して配置したものである。
【００５３】
本実施の形態２では、ポリシリコン配線３ａ，３ｂ間の間隔Ｄ１は従来例の場合と同様であるが、ビット線の延在方向に隣接するメモリセル１のポリシリコン配線３ｂ間の間隔Ｄ２を間隔Ｄ１よりも小さくしている。この場合も、メモリセル１を短辺方向に縮小することができ、メモリセル１の面積を効率的に低減することができる。
【００５４】
図４および図６に示すように、本実施の形態２では、記憶ノード部の拡散コンタクト部であるコンタクトホール４ｃ，４ｊのサイズは従来例と同等であるが、隣接するメモリセル１のポリシリコン配線３ｂ間の領域からワード線の延在方向（図４および図６の横方向）にずれた位置に接地線（ＧＮＤ線）と不純物拡散領域２ａとを接続するためのコンタクトホール４ｄ，４ｋを設けている。
【００５５】
このようにコンタクトホール４ｄ，４ｋの位置を横方向にずらせることにより、隣接するメモリセル１のポリシリコン配線３ｂ間にコンタクトホール４ｄ，４ｋを形成するために広い領域を確保する必要がなくなり、図６に示す間隔Ｄ２を間隔Ｄ１よりも小さくすることができる。
【００５６】
図４および図６の例では、２つのメモリセル１間の境界領域上に位置する不純物拡散領域２ａ，２ｄに突出部（屈曲部あるいは分岐部）を設け、コンタクトホール４ｄ，４ｋの形成位置を横方向（ワード線の延在方向）にずらせている。より詳しくは、不純物拡散領域２ａ，２ｄの屈曲部あるいは突出部の先端に広幅領域を設け、該広幅領域上にコンタクトホール４ｄ，４ｋを形成している。
【００５７】
上記のようにコンタクトホール４ｄ，４ｋの形成位置を横方向にずらせることに伴い、不純物拡散領域２ａ，２ｄ上で対向するポリシリコン配線３ｂ間の間隔Ｄ２が小さくなるようにポリシリコン配線３ｂの形状を若干変更して屈曲形状としている。
【００５８】
また、図５に示すように、第２金属配線７ｂ，７ｆを接地線（ＧＮＤ線）とし、第２金属配線７ｃ，７ｅをビット線ＢＬ１，ＢＬ２とし、ビアボール６ｂ，６ｃ，６ｆ，６ｇの形成位置を変更している。これ以外の構成については実施の形態１とほぼ同様である。したがって、本実施の形態２のＳＲＡＭによっても、実施の形態１の場合と同様に読出し時間の高速化および低消費電力化が図れる。
【００５９】
以上のように本発明の実施の形態について説明を行なったが、各実施の形態の特徴を適宜組み合わせることも当初から予定されている。
【００６０】
また、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６１】
【発明の効果】
本発明によれば、メモリセルの短い側の長さを短くすることができるので、効率的にメモリセル面積の縮小を図ることができ、高密度なメモリセルを有する半導体記憶装置が得られる。また、ビット線の延在方向にメモリセルを縮小することができので、ビット線長を短縮することができる。それにより、ビット線の容量や抵抗値を低減することができ、読出し速度の高速化および低消費電力化も図れる。
【００６２】
第１と第２ゲート間に位置する不純物拡散領域上に形成された第１コンタクト部のサイズを、第２と第３ゲート間に位置する不純物拡散領域上に形成された第２コンタクト部のサイズよりも小さくした場合には、コンタクトホール等の製造時のマージンを確保しながら、第１と第２ゲート間の間隔を、第２と第３ゲート間の間隔より小さくすることができる。また、第１コンタクト部が、記憶ノード部となる不純物拡散領域上に形成されるコンタクト部である場合には、コンタクト部のサイズを小さくすることによりコンタクト抵抗が上昇したとしても、読出し速度の低下を抑制することができる。さらに、記憶ノード部となる不純物拡散領域を小さくすることもできるので、ソフトエラー耐性の向上も図れる。
【００６３】
ワード線の延在方向に突出した突出部を第２と第３ゲート間に有する不純物拡散領域を設け、不純物拡散領域の突出部上であって、第２と第３ゲート間の領域からワード線の延在方向にずれた位置に形成された第２コンタクト部を設けた場合には、第２と第３ゲート間の間隔を、第１と第２ゲート間の間隔より小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図２】図１に示すメモリセルの上層金属配線のレイアウト構成を示す図である。
【図３】ビット線の延在方向に隣接する２ビット分のメモリセルのレイアウト構成を示す図である。
【図４】本発明の実施の形態２におけるＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図５】図４に示すメモリセルの上層金属配線のレイアウト構成を示す図である。
【図６】ビット線の延在方向に隣接する２ビット分のメモリセルのレイアウト構成を示す図である。
【図７】本発明のＳＲＡＭメモリセルの等価回路図である。
【図８】従来のＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図９】ビット線の延在方向に隣接する２ビット分のメモリセルのレイアウト構成を示す図である。
【符号の説明】
１ メモリセル、２ａ〜２ｄ 不純物拡散領域、３ａ〜３ｄ ポリシリコン配線、４ａ〜４ｌ コンタクトホール、５ａ，５ｂ 第１金属配線、６ａ〜６ｈ 第１ビアホール、７ａ〜７ｇ 第２金属配線、８ 第３金属配線、９ａ，９ｂ 第２ビアホール、Ｐ１ 第１負荷ＰＭＯＳトランジスタ、Ｐ２ 第２負荷ＰＭＯＳトランジスタ、Ｎ１ 第１ドライバＮＭＯＳトランジスタ、Ｎ２ 第２ドライバＮＭＯＳトランジスタ、Ｎ３ 第１アクセスＮＭＯＳトランジスタ、Ｎ４ 第２アクセスＮＭＯＳトランジスタ。
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より特定的には、フルＣＭＯＳスタティック型半導体記憶装置（以下、「ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）」と称する）のメモリセル構造に関する。
【０００２】
【従来の技術】
図８は、６個のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで形成したフルＣＭＯＳ型ＳＲＡＭメモリセルの従来のレイアウト構成を示した図である。このタイプのＳＲＡＭのメモリセルは、たとえば特開平１０−１７８１１０号公報や、特開２００１−２８４０１公報に開示されている。
【０００３】
図８に示すように、メモリセル１は、６つのＭＯＳトランジスタを有する。具体的には、メモリセル１は、両側のＰウェル上に形成されたＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４と、中央のＮウェル上に形成されたＰＭＯＳトランジスタＰ１，Ｐ２とを有する。
【０００４】
ＮＭＯＳトランジスタＮ１は、不純物拡散領域２ａとポリシリコン配線３ｂとの交差部に形成され、ＮＭＯＳトランジスタＮ２は、不純物拡散領域２ｄとポリシリコン配線３ｃとの交差部に形成され、ＮＭＯＳトランジスタＮ３は、不純物拡散領域２ａとポリシリコン配線３ａとの交差部に形成され、ＮＭＯＳトランジスタＮ４は、不純物拡散領域２ｄとポリシリコン配線３ｄとの交差部に形成される。ＰＭＯＳトランジスタＰ１は、不純物拡散領域２ｂとポリシリコン配線３ｂとの交差部に形成され、ＰＭＯＳトランジスタＰ２は、不純物拡散領域２ｃとポリシリコン配線３ｃとの交差部に形成される。
【０００５】
ＰＭＯＳトランジスタＰ１，Ｐ２は負荷トランジスタであり、ＮＭＯＳトランジスタＮ３，Ｎ４はアクセストランジスタであり、ＮＭＯＳトランジスタＮ１，Ｎ２はドライバトランジスタである。各不純物拡散領域２ａ〜２ｄは、コンタクトホール４ａ〜４ｌを介して上層配線と接続される。
【０００６】
図８に示すレイアウト構成において、ワード線は横方向に配線される。それに対し、ビット線は縦方向に配線される。図９に、ビット線の延在方向に隣接する２ビット分のメモリセル１のレイアウト構成を示す。
【０００７】
図９に示す下側のメモリセル１は、上下のメモリセル１間の境界線に関して上側のメモリセル１を反転して配置したものである。図９に示すように、ポリシリコン配線３ａ，３ｂ間の間隔Ｄ１と、ポリシリコン配線３ｂと、隣り合うメモリセル１のポリシリコン配線３ｂとの間の距離Ｄ２とは等しい。
【０００８】
【発明が解決しようとする課題】
ところで、メモリセル１の高集積化を図るには、メモリセル１の長辺の長さを短くするよりも、短辺の長さを短くした方が効率的である。たとえばゲート長が０．１８μｍのプロセス技術を用いて図８に示すメモリセル１を形成した場合、メモリセルの短辺の長さはたとえば１．４μｍ、長辺の長さは３．６μｍとなる。このとき、メモリセル１の面積は、５．０４μｍ２となる。
【０００９】
ここで、長辺方向にメモリセル１を０．１μｍ短くできたとすると、１．４μｍ×３．５μｍ＝４．９μｍ２となり、メモリセル面積が約３％小さくなる。それに対し、短辺方向にメモリセル１を０．１μｍ短くできたとすると、１．３μｍ×３．６μｍ＝４．６８μｍ２となり、メモリセル面積を約７％小さくすることができる。
【００１０】
このように同じ長さだけメモリセル１を縮小するなら、メモリセル１を短辺方向に縮小した方が効果的であるといえる。メモリセル１を短辺方向に短くするには、単純にはゲートとなるポリシリコン配線３ａ，３ｂと、コンタクトホール４ｂ，４ｃ，４ｄ間の間隔Ｄを短くすればよい。
【００１１】
しかしながら、間隔Ｄを短くすると、ポリシリコン配線３ａ，３ｂやコンタクトホール４ｂ，４ｃ，４ｄの形成の際のマスクずれ等に対するマージンが確保できなくなるという問題が生じる。
【００１２】
本発明は上記の課題を解決するためになされたものである。本発明の目的は、ポリシリコン配線やコンタクトホール等の形成の際のマスクずれ等に対するマージンを確保しながら、メモリセル面積を効率的に縮小することが可能となる半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、ワード線と、該ワード線の延在方向と直交する方向に延びるビット線と、ビット線の延在方向に並ぶ第１と第２メモリセルと、第１メモリセル内に形成され、ワード線の延在方向に延び、ビット線の延在方向に間隔をあけて配置された第１と第２ＭＯＳトランジスタの第１と第２ゲートと、第２メモリセル内に形成され、ワード線の延在方向に延び、ビット線の延在方向に間隔をあけて配置された第３と第４ＭＯＳトランジスタの第３と第４ゲートとを備える。上記第２と第３ＭＯＳトランジスタは、第１と第２メモリセル間の境界近傍に位置し、第１と第２ゲート間の間隔と、第２と第３ゲート間の間隔とが異なる。
【００１４】
ビット線の延在方向におけるゲート間距離は、通常は製造時のマージンを考慮した最小寸法に設定される。したがって、ビット線の延在方向におけるゲート間距離を異なるものとするには、局所的にゲート間距離を上記最小寸法より小さくする必要がある。このようにゲート間距離を局所的に小さくすることにより、メモリセルの短い側の長さを縮小することができる。それにより、効率的にメモリセル面積の縮小を図れる。
【００１５】
第１と第２ゲート間の間隔を、第２と第３ゲート間の間隔より小さくしてもよく、第２と第３ゲート間の間隔を、第１と第２ゲート間の間隔より小さくしてもよい。
【００１６】
上記半導体記憶装置は、ビット線の延在方向に延び、第１、第２、第３および第４ゲートがその上に延在する不純物拡散領域と、第１と第２ゲート間に位置する不純物拡散領域上に形成された第１コンタクト部と、第２と第３ゲート間に位置する不純物拡散領域上に形成された第２コンタクト部とを備える。この場合、第１コンタクト部のサイズを第２コンタクト部のサイズよりも小さくする。第１コンタクト部は、コンタクト抵抗が大きくなっても読出し速度に影響を与えないもの、たとえば記憶ノード部となる不純物拡散領域上に形成されるコンタクト部であることが好ましい。
【００１７】
また、上記半導体記憶装置は、ビット線の延在方向に延び、第１、第２、第３および第４ゲートがその上に延在し、ワード線の延在方向に突出した突出部（分岐部あるいは屈曲部）を第２と第３ゲート間に有する不純物拡散領域と、第１と第２ゲート間に位置する不純物拡散領域上に形成された第１コンタクト部と、不純物拡散領域の突出部上であって、第２と第３ゲート間の領域からワード線の延在方向にずれた位置に形成された第２コンタクト部とを備えるものであってもよい。
【００１８】
【発明の実施の形態】
以下、図１〜図７を用いて、本発明の実施の形態について説明する。
【００１９】
実施の形態１．
図１および図２は、本発明の実施の形態１におけるフルＣＭＯＳＳＲＡＭ（スタティック半導体記憶装置）のメモリセル１の平面図である。このメモリセル１の等価回路図を図７に示す。なお、図１には所定の第１金属配線までのレイアウトを示し、図２には第２および第３金属配線のレイアウトを示す。
【００２０】
まず、図７を用いて、ＳＲＡＭのメモリセル１の構成について簡単に説明する。メモリセル１は、フルＣＭＯＳセル構造を有し、第１と第２インバータと、２つのアクセスＮＭＯＳトランジスタＮ３，Ｎ４とを有する。
【００２１】
図７に示すように、第１インバータは、第１ドライバＭＯＳトランジスタＮ１と第１ロードＰＭＯＳトランジスタＰ１とを含み、第２インバータは、第２ドライバＮＭＯＳトランジスタＮ２と第２ロードＰＭＯＳトランジスタＰ２とを含む。
【００２２】
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードＮａに第１アクセスＮＭＯＳトランジスタＮ３のソースが接続され、フリップフロップの第２の記憶ノードＮｂに第２アクセスＮＭＯＳトランジスタＮ４のソースが接続される。
【００２３】
記憶ノードＮａは、第１アクセスＮＭＯＳトランジスタＮ３を介してビット線ＢＬ１に接続され、記憶ノードＮｂは、第２アクセスＮＭＯＳトランジスタＮ４を介してビット線ＢＬ２に接続される。さらに第１と第２アクセスＮＭＯＳトランジスタＮ３、Ｎ４のゲートはワード線ＷＬに接続され、第１と第２負荷ＰＭＯＳトランジスタＰ１、Ｐ２のソースは電源線ＶＤＤに接続される。
【００２４】
次に、上記のフルＣＭＯＳＳＲＡＭのメモリセル１のレイアウトについて説明する。図１に示すように、Ｎウエル領域の両側にＰウエル領域を設ける。Ｐウエル領域内に選択的にリンなどのＮ型不純物を注入して不純物拡散領域２ａ，２ｄを形成し、Ｎウエル領域内に選択的にボロン等のＰ型不純物を注入して不純物拡散領域２ｂ，２ｃを形成する。本明細書では、不純物拡散領域２ａ〜２ｄは、トランジスタのソース／ドレインとなる領域と、該領域間に位置し該領域とは逆の導電型の領域（基板部分）とを含む領域である。
【００２５】
不純物拡散領域２ａ，２ｄと不純物拡散領域２ｂ，２ｃは、ともに直線状の形状を有し、同じ方向（Ｐウエル領域およびＮウエル領域の延在方向）に延在する。それにより、Ｐウエル領域やＮウエル領域の幅や形成位置のばらつきを小さくすることができる。
【００２６】
本実施の形態におけるメモリセル１は、６つのＭＯＳトランジスタで構成される。具体的にはメモリセル１は、第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４と、第１と第２負荷ＰＭＯＳトランジスタＰ１，Ｐ２とで構成される。
【００２７】
第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４および第１と第２ドライバＮＭＯＳトランジスタＮ１，Ｎ２は、Ｎウエル領域の両側のＰウエル領域上にそれぞれ形成され、第１と第２負荷ＰＭＯＳトランジスタＰ１，Ｐ２は、中央のＮウエル領域上に形成される。
【００２８】
第１アクセスＮＭＯＳトランジスタＮ３は、ソース／ドレインとなる領域を含む不純物拡散領域２ａと、ポリシリコン配線３ａとの交差部に形成され、第２アクセスＮＭＯＳトランジスタＮ４は、ソース／ドレインとなる領域を含む不純物拡散領域２ｄと、ポリシリコン配線３ｄとの交差部に形成される。
【００２９】
第１ドライバＮＭＯＳトランジスタＮ１は、ソース／ドレインとなる領域を含む不純物拡散領域２ａと、ポリシリコン配線３ｂとの交差部に形成され、第２ドライバＮＭＯＳトランジスタＮ２は、ソース／ドレインとなる領域を含む不純物拡散領域２ｄと、ポリシリコン配線３ｃとの交差部に形成される。
【００３０】
第１負荷ＰＭＯＳトランジスタＰ１は、ソース／ドレインとなる領域を含む不純物拡散領域２ｂと、ポリシリコン配線３ｂとの交差部に形成され、第２アクセスＰＭＯＳトランジスタＰ２は、ソース／ドレインとなる領域を含む不純物拡散領域２ｃと、ポリシリコン配線３ｃとの交差部に形成される。
【００３１】
ポリシリコン配線３ａ〜３ｄは、各ＭＯＳトランジスタのゲートとなり、図１に示すように、同じ方向に延在する。すなわち、ポリシリコン配線３ａ〜３ｄは、Ｐウエル領域とＮウエル領域が延在する方向（図１における縦方向）に垂直な方向（図１における横方向）であって、Ｐウエル領域とＮウエル領域が並ぶ方向に延在する。
【００３２】
不純物拡散領域２ａ，２ｄ、不純物拡散領域２ｂ，２ｃおよびポリシリコン配線３ａ〜３ｄを覆うように図示しない第１層間絶縁膜を形成し、該第１層間絶縁膜に不純物拡散領域２ａ，２ｄ、不純物拡散領域２ｂ，２ｃおよびポリシリコン配線３ａ，３ｄに達するコンタクトホール（コンタクト部）４ａ〜４ｌを形成する。このコンタクトホール４ａ〜４ｌ内に、上層配線との接続用の導電層を埋め込む。
【００３３】
なお、コンタクトホール４ａ，４ｌはゲートに達するゲートコンタクトであり、コンタクトホール４ｆ，４ｇは、不純物拡散領域とポリシリコン配線とに達する共通コンタクト（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）であり、それ以外のコンタクトホール４ｂ，４ｃ，４ｄ，４ｅ，４ｈ，４ｉ，４ｊ，４ｋは不純物拡散領域に達する拡散コンタクトである。
【００３４】
図１において、第１ドライバＮＭＯＳトランジスタＮ１のドレインとなるＮ型不純物拡散領域と、第１アクセスＮＭＯＳトランジスタＮ３のドレインとなるＮ型不純物拡散領域は、これらのトランジスタに共有されている。このＮ型不純物拡散領域上に形成されるコンタクトホール４ｃ、第１金属配線５ａおよびコンタクトホール（共通コンタクト）４ｆを介して、第１ドライバＮＭＯＳトランジスタＮ１のドレインと第１アクセスＮＭＯＳトランジスタＮ３のドレインとが、第１負荷トランジスタＰ１のドレインと接続される。この端子が、図７に示す等価回路図の記憶ノードＮａとなる。
【００３５】
同様に、第２ドライバＮＭＯＳトランジスタＮ２のドレインであるＮ型不純物拡散領域と第２アクセスＮＭＯＳトランジスタＮ３のドレインであるＮ型不純物拡散領域は、コンタクトホール４ｊ、第１金属配線５ｂおよびコンタクトホール（共通コンタクト）４ｇを介して第２負荷トランジスタＰ２のドレインと接続される。この端子が図７に示す等価回路図の記憶ノードＮｂとなる。
【００３６】
次に、図２を参照して、第１金属配線５ａ、５ｂ上に図示しない第２層間絶縁膜を介して第２金属配線７ａ〜７ｇを形成する。第２金属配線７ａ，７ｇは、第２層間絶縁膜に設けた第１ビアホール６ａ，６ｈを介して図示しない第１金属配線とそれぞれ接続される。第２金属配線７ｂ，７ｆは、第１ビアホール６ｂ，６ｇを介して図示しない第１金属配線とそれぞれ接続され、ビット線ＢＬ１，ＢＬ２となる。第２金属配線７ｃ，７ｅは、第１ビアホール６ｃ，６ｆを介して図示しない第１金属配線と接続され接地線（ＧＮＤ線）となる。第２金属配線７ｄは、第１ビアホール６ｄ，６ｅを介して図示しない第１金属配線と接続され電源線（ＶＤＤ線）となる。
【００３７】
Ｐウエル領域内の不純物拡散領域２ａ，２ｄの一部領域は、各々ドライバＮＭＯＳトランジスタＮ１、Ｎ２のソース端子となり、コンタクトホール（拡散コンタクト）４ｄ，４ｋ、第１金属配線および第１ビアホール６ｃ，６ｆを介してＧＮＤ電位が与えられる。
【００３８】
Ｐウエル領域内の不純物拡散領域２ａ，２ｄの一部領域は、各々アクセスＮＭＯＳトランジスタＮ３，Ｎ４のソース端子となり、コンタクトホール（拡散コンタクト）４ｂ，４ｉ、第１金属配線および第１ビアホール６ｂ，６ｇを介して各々ビット線ＢＬ１、ＢＬ２に接続される。
【００３９】
Ｎウエル領域内の不純物拡散領域２ｂ，２ｃの一部領域は、各々負荷ＰＭＯＳトランジスタＰ１，Ｐ２のソース端子となり、コンタクトホール（拡散コンタクト）４ｅ，４ｈ、第１金属配線および第１ビアホール６ｄ，６ｅを介して各々電源線（ＶＤＤ）に接続される。
【００４０】
第２金属配線７ａ〜７ｇ上に、図示しない第３層間絶縁膜を介して第３金属配線８を形成する。この第３金属配線８がワード線（ＷＬ）となる。第３金属配線８は、Ｐウエル領域とＮウエル領域とが並ぶ方向であって各ウェル領域が延在する方向と垂直な方向（図２にける横方向）に延在し、第２ビアホール９ａ，９ｂを介して第２金属配線７ａ，７ｇと接続される。
【００４１】
第２金属配線７ａ，７ｇは、第１ビアホール６ａ，６ｈ、第１金属配線およびコンタクトホール４ａ，４ｌを介してポリシリコン配線（ゲート端子）３ａ，３ｄに接続される。したがって、ポリシリコン配線３ａ，３ｄと第３金属配線（ＷＬ）８とは電気的に接続されることとなる。
【００４２】
図３に、ビット線の延在方向に隣接する２ビット分のメモリセル１のレイアウト構成を示す。図３に示す下側のメモリセル１は、上下のメモリセル１間の境界線に関して上側のメモリセル１を反転して配置したものである。
【００４３】
図３に示すように、本発明では、ポリシリコン配線３ａ，３ｂ間の間隔Ｄ１を、ビット線の延在方向に隣り合うメモリセル１のポリシリコン配線３ｂ間の間隔Ｄ２よりも小さくしている。それにより、メモリセル１を短辺方向、すなわちビット線の延在方向（図１における縦方向）に縮小することができ、メモリセル１の面積を効率的に低減することができる。
【００４４】
上記のように間隔Ｄ１を小さくした場合においても、ポリシリコン配線３ａ，３ｂやコンタクトホール４ｃ等の形成の際のマスクずれ等によるプロセスマージンを確保する必要がある。つまり、ポリシリコン配線３ａ，３ｂとコンタクトホール４ｃ間の間隔を一定値以上に保つ必要がある。
【００４５】
そこで、コンタクトホール４ｃのサイズを小さくする。具体的には、コンタクトホール４ｃを規定する各辺の長さを短くする。図１および図３に示すように、コンタクトホール４ｃのサイズは、隣り合うコンタクトホール４ｂ，４ｄのサイズよりも小さくなっている。それにより、ポリシリコン配線３ａ，３ｂとコンタクトホール４ｃ間の間隔を一定値以上に保つことができ、プロセスマージンを確保することができる。
【００４６】
上記のようにコンタクトホール４ｃのサイズを小さくすると、コンタクトホール４ｃ内に形成される導体部と不純物拡散領域とのコンタクト面積が小さくなるため、コンタクト抵抗が上昇する。しかし、コンタクトホール４ｃは、記憶ノード部を形成するコンタクト部であるので、コンタクト抵抗が大きくなっても読出し速度に影響を与えない。
【００４７】
その理由について以下に説明する。コンタクトホール４ｃのコンタクト抵抗をＲ１，Ｒ２とすると、図７に示すように、記憶ノードＮａ，Ｎｂと、負荷ＰＭＯＳトランジスタＰ１，Ｐ２のドレインとの間に、抵抗Ｒ１，Ｒ２が付加されることとなる。
【００４８】
ＳＲＡＭメモリセルにおけるデータの読出し動作は、ビット線ＢＬ１，ＢＬ２の電位差をセンスアンプで増幅して読み出すことにより行う。このとき、ＮＭＯＳトランジスタＮ１〜Ｎ４を用いてビット線ＢＬ１，ＢＬ２の電荷を引抜くので、抵抗Ｒ１，Ｒ２は読出し時の経路に存在しないこととなる。したがって、抵抗Ｒ１，Ｒ２が大きくなったとしても、読出しスピードには影響がない。
【００４９】
そればかりでなく、ビット線ＢＬ１，ＢＬ２の延在方向におけるメモリセル１の長さが短くなるので、ビット線ＢＬ１，ＢＬ２の長さも短くすることができる。したがって、ビット線ＢＬ１，ＢＬ２の配線容量や配線抵抗が小さくなり、データの読出し時間の高速化および低消費電力化が図れる。
【００５０】
さらに、記憶ノードを形成する不純物拡散領域の面積を小さくすることで、コンタクト抵抗が上昇し、ＲＣ時定数が大きくなるので、ソフトエラー耐性の向上も図れる。ここで、ソフトエラーとは、パッケージに含まれるＵやＴｈから放出されるα線がシリコン基板中を通過することにより発生する電子―正孔対によるノイズで情報破壊が起こり、メモリが誤動作する現象をいう。
【００５１】
実施の形態２．
次に、本発明の実施の形態２について、図４〜図６を用いて説明する。図４および図５は、本実施の形態２におけるフルＣＭＯＳＳＲＡＭのメモリセル１の平面図である。なお、図４には第１金属配線までのレイアウトを示し、図５には第２および第３金属配線のレイアウトを示す。
【００５２】
図６には、ビット線の延在方向に隣接する２ビット分のメモリセル１のレイアウト構成を示す。図６に示す下側のメモリセル１は、上下のメモリセル１間の境界線に関して上側のメモリセル１を反転して配置したものである。
【００５３】
本実施の形態２では、ポリシリコン配線３ａ，３ｂ間の間隔Ｄ１は従来例の場合と同様であるが、ビット線の延在方向に隣接するメモリセル１のポリシリコン配線３ｂ間の間隔Ｄ２を間隔Ｄ１よりも小さくしている。この場合も、メモリセル１を短辺方向に縮小することができ、メモリセル１の面積を効率的に低減することができる。
【００５４】
図４および図６に示すように、本実施の形態２では、記憶ノード部の拡散コンタクト部であるコンタクトホール４ｃ，４ｊのサイズは従来例と同等であるが、隣接するメモリセル１のポリシリコン配線３ｂ間の領域からワード線の延在方向（図４および図６の横方向）にずれた位置に接地線（ＧＮＤ線）と不純物拡散領域２ａとを接続するためのコンタクトホール４ｄ，４ｋを設けている。
【００５５】
このようにコンタクトホール４ｄ，４ｋの位置を横方向にずらせることにより、隣接するメモリセル１のポリシリコン配線３ｂ間にコンタクトホール４ｄ，４ｋを形成するために広い領域を確保する必要がなくなり、図６に示す間隔Ｄ２を間隔Ｄ１よりも小さくすることができる。
【００５６】
図４および図６の例では、２つのメモリセル１間の境界領域上に位置する不純物拡散領域２ａ，２ｄに突出部（屈曲部あるいは分岐部）を設け、コンタクトホール４ｄ，４ｋの形成位置を横方向（ワード線の延在方向）にずらせている。より詳しくは、不純物拡散領域２ａ，２ｄの屈曲部あるいは突出部の先端に広幅領域を設け、該広幅領域上にコンタクトホール４ｄ，４ｋを形成している。
【００５７】
上記のようにコンタクトホール４ｄ，４ｋの形成位置を横方向にずらせることに伴い、不純物拡散領域２ａ，２ｄ上で対向するポリシリコン配線３ｂ間の間隔Ｄ２が小さくなるようにポリシリコン配線３ｂの形状を若干変更して屈曲形状としている。
【００５８】
また、図５に示すように、第２金属配線７ｂ，７ｆを接地線（ＧＮＤ線）とし、第２金属配線７ｃ，７ｅをビット線ＢＬ１，ＢＬ２とし、ビアボール６ｂ，６ｃ，６ｆ，６ｇの形成位置を変更している。これ以外の構成については実施の形態１とほぼ同様である。したがって、本実施の形態２のＳＲＡＭによっても、実施の形態１の場合と同様に読出し時間の高速化および低消費電力化が図れる。
【００５９】
以上のように本発明の実施の形態について説明を行なったが、各実施の形態の特徴を適宜組み合わせることも当初から予定されている。
【００６０】
また、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６１】
【発明の効果】
本発明によれば、メモリセルの短い側の長さを短くすることができるので、効率的にメモリセル面積の縮小を図ることができ、高密度なメモリセルを有する半導体記憶装置が得られる。また、ビット線の延在方向にメモリセルを縮小することができので、ビット線長を短縮することができる。それにより、ビット線の容量や抵抗値を低減することができ、読出し速度の高速化および低消費電力化も図れる。
【００６２】
第１と第２ゲート間に位置する不純物拡散領域上に形成された第１コンタクト部のサイズを、第２と第３ゲート間に位置する不純物拡散領域上に形成された第２コンタクト部のサイズよりも小さくした場合には、コンタクトホール等の製造時のマージンを確保しながら、第１と第２ゲート間の間隔を、第２と第３ゲート間の間隔より小さくすることができる。また、第１コンタクト部が、記憶ノード部となる不純物拡散領域上に形成されるコンタクト部である場合には、コンタクト部のサイズを小さくすることによりコンタクト抵抗が上昇したとしても、読出し速度の低下を抑制することができる。さらに、記憶ノード部となる不純物拡散領域を小さくすることもできるので、ソフトエラー耐性の向上も図れる。
【００６３】
ワード線の延在方向に突出した突出部を第２と第３ゲート間に有する不純物拡散領域を設け、不純物拡散領域の突出部上であって、第２と第３ゲート間の領域からワード線の延在方向にずれた位置に形成された第２コンタクト部を設けた場合には、第２と第３ゲート間の間隔を、第１と第２ゲート間の間隔より小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図２】図１に示すメモリセルの上層金属配線のレイアウト構成を示す図である。
【図３】ビット線の延在方向に隣接する２ビット分のメモリセルのレイアウト構成を示す図である。
【図４】本発明の実施の形態２におけるＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図５】図４に示すメモリセルの上層金属配線のレイアウト構成を示す図である。
【図６】ビット線の延在方向に隣接する２ビット分のメモリセルのレイアウト構成を示す図である。
【図７】本発明のＳＲＡＭメモリセルの等価回路図である。
【図８】従来のＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図９】ビット線の延在方向に隣接する２ビット分のメモリセルのレイアウト構成を示す図である。
【符号の説明】
１ メモリセル、２ａ〜２ｄ 不純物拡散領域、３ａ〜３ｄ ポリシリコン配線、４ａ〜４ｌ コンタクトホール、５ａ，５ｂ 第１金属配線、６ａ〜６ｈ 第１ビアホール、７ａ〜７ｇ 第２金属配線、８ 第３金属配線、９ａ，９ｂ 第２ビアホール、Ｐ１ 第１負荷ＰＭＯＳトランジスタ、Ｐ２ 第２負荷ＰＭＯＳトランジスタ、Ｎ１ 第１ドライバＮＭＯＳトランジスタ、Ｎ２ 第２ドライバＮＭＯＳトランジスタ、Ｎ３ 第１アクセスＮＭＯＳトランジスタ、Ｎ４ 第２アクセスＮＭＯＳトランジスタ。
Claims (5)
- ワード線と、
前記ワード線の延在方向と直交する方向に延びるビット線と、
前記ビット線の延在方向に並ぶ第１と第２メモリセルと、
前記第１メモリセル内に形成され、前記ワード線の延在方向に延び、前記ビット線の延在方向に間隔をあけて配置された第１と第２ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの第１と第２ゲートと、
前記第２メモリセル内に形成され、前記ワード線の延在方向に延び、前記ビット線の延在方向に間隔をあけて配置された第３と第４ＭＯＳトランジスタの第３と第４ゲートとを備え、
前記第２と第３ＭＯＳトランジスタは、前記第１と第２メモリセル間の境界近傍に位置し、前記第１と第２ゲート間の間隔と、前記第２と第３ゲート間の間隔とが異なる、半導体記憶装置。 - 前記第１と第２ゲート間の間隔を、前記第２と第３ゲート間の間隔よりも小さくした、請求項１記載の半導体記憶装置。
- 前記ビット線の延在方向に延び、前記第１、第２、第３および第４ゲートがその上に延在する不純物拡散領域と、
前記第１と第２ゲート間に位置する前記不純物拡散領域上に形成された第１コンタクト部と、
前記第２と第３ゲート間に位置する前記不純物拡散領域上に形成された第２コンタクト部とを備え、
前記第１コンタクト部のサイズを前記第２コンタクト部のサイズよりも小さくした、請求項２記載の半導体記憶装置。 - 前記第２と第３ゲート間の間隔を、前記第１と第２ゲート間の間隔よりも小さくした、請求項１記載の半導体記憶装置。
- 前記ビット線の延在方向に延び、前記第１、第２、第３および第４ゲートがその上に延在し、前記ワード線の延在方向に突出した突出部を前記第２と第３ゲート間に有する不純物拡散領域と、
前記第１と第２ゲート間に位置する前記不純物拡散領域上に形成された第１コンタクト部と、
前記不純物拡散領域の突出部上であって、前記第２と第３ゲート間の領域から前記ワード線の延在方向にずれた位置に形成された第２コンタクト部とを備えた、請求項４に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002175682A JP2004022809A (ja) | 2002-06-17 | 2002-06-17 | 半導体記憶装置 |
| TW091133240A TW580767B (en) | 2002-06-17 | 2002-11-13 | Semiconductor memory device |
| US10/322,626 US6791200B2 (en) | 2002-06-17 | 2002-12-19 | Semiconductor memory device |
| KR10-2003-0011379A KR100473457B1 (ko) | 2002-06-17 | 2003-02-24 | 반도체 기억장치 |
| CNA031054935A CN1467745A (zh) | 2002-06-17 | 2003-02-24 | 半导体存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002175682A JP2004022809A (ja) | 2002-06-17 | 2002-06-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004022809A true JP2004022809A (ja) | 2004-01-22 |
Family
ID=29728052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002175682A Withdrawn JP2004022809A (ja) | 2002-06-17 | 2002-06-17 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6791200B2 (ja) |
| JP (1) | JP2004022809A (ja) |
| KR (1) | KR100473457B1 (ja) |
| CN (1) | CN1467745A (ja) |
| TW (1) | TW580767B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006196841A (ja) * | 2005-01-17 | 2006-07-27 | Toshiba Corp | 半導体集積回路装置 |
| US7995376B2 (en) | 2007-12-11 | 2011-08-09 | Sony Corporation | Semiconductor storage device and manufacturing method thereof |
| JP2015111489A (ja) * | 2015-03-13 | 2015-06-18 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3684232B2 (ja) * | 2003-04-25 | 2005-08-17 | 株式会社東芝 | 半導体装置 |
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| US7365432B2 (en) * | 2004-08-23 | 2008-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell structure |
| US8044437B1 (en) * | 2005-05-16 | 2011-10-25 | Lsi Logic Corporation | Integrated circuit cell architecture configurable for memory or logic elements |
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| US7606057B2 (en) * | 2006-05-31 | 2009-10-20 | Arm Limited | Metal line layout in a memory cell |
| US8737107B2 (en) * | 2009-01-15 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits and routing of conductive layers thereof |
| US8390033B2 (en) * | 2009-02-23 | 2013-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal structure for memory device |
| WO2015019411A1 (ja) * | 2013-08-06 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US10461086B2 (en) | 2016-10-31 | 2019-10-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory cell structure |
| KR102568562B1 (ko) | 2017-01-24 | 2023-08-18 | 삼성전자주식회사 | 반도체 장치 |
| US11521676B2 (en) | 2020-04-30 | 2022-12-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM structure with asymmetric interconnection |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3523762B2 (ja) | 1996-12-19 | 2004-04-26 | 株式会社東芝 | 半導体記憶装置 |
| JPH11345887A (ja) * | 1998-03-31 | 1999-12-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP4565700B2 (ja) | 1999-05-12 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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-
2002
- 2002-06-17 JP JP2002175682A patent/JP2004022809A/ja not_active Withdrawn
- 2002-11-13 TW TW091133240A patent/TW580767B/zh not_active IP Right Cessation
- 2002-12-19 US US10/322,626 patent/US6791200B2/en not_active Expired - Lifetime
-
2003
- 2003-02-24 KR KR10-2003-0011379A patent/KR100473457B1/ko not_active IP Right Cessation
- 2003-02-24 CN CNA031054935A patent/CN1467745A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US6791200B2 (en) | 2004-09-14 |
| TW200400620A (en) | 2004-01-01 |
| KR100473457B1 (ko) | 2005-03-10 |
| US20030230815A1 (en) | 2003-12-18 |
| KR20040002438A (ko) | 2004-01-07 |
| TW580767B (en) | 2004-03-21 |
| CN1467745A (zh) | 2004-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |