JP2006196841A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】 ソフトエラーによる影響が多数の素子に及ぶことを回避可能な半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置は、第1面を有する半導体基板1を含んでいる。複数のウェル1、2が第1面上に配置される。ウェルは、第1導電型の複数の第1ウェルおよび第2導電型の複数の第2ウェルからなり、複数の第1ウェルが1つの第2ウェルを囲み且つ複数の第2ウェルが1つの第1ウェルを囲む。複数のインバータ接続構造は、それぞれが入力と出力とを互い違い電気的に接続された第1インバータおよび第2インバータからなる。1つのインバータ接続構造を構成する素子は、相互に隣接する1つの第1ウェルおよび1つの第2ウェルからなり且つ相互に重複しない複数のウェル対の1つの中に形成される。
【選択図】 図1

Description

本発明は、半導体集積回路装置に関し、例えば、SRAM(Static Random Access Memory)およびフリップフロップ回路部のウェルの配置に関する。
近時、半導体集積回路装置の集積度の向上とともに、電源電圧が1.0V近傍にまで下がりつつある。これに伴いSRAMのデータ保持能力が問題になってきている。SRAMは、電圧情報を保持することを特徴としているため、電源電圧が低下すると、ノイズ等による微小な電圧の変化に起因して保持するデータが破壊されやすくなる。この結果、SRAMの不良問題がクローズアップされてきている。
その中でも、特に、ソフトエラーは、SRAM製品がその信頼性問題で出荷できないほど深刻な問題になっている。ソフトエラーとは、α線や中性子線等の微粒子が素子に当たり、そのエネルギーで電子/正孔対が形成され、これらの電荷が素子の保持するデータを破壊する現象である。
このようなデータ破壊の問題に対する回路的な対策として、ECC(Error Correct Circuit)回路を搭載させることが主流となりつつある。ECC回路は、メモリのセルデータに加えてパリティビットを検査することにより、セルデータの破壊および修復を自動的に行う。ECC回路を用いた対策は、セルデータの破壊が少ない場合、有効である。
しかしながら、ECC回路を用いたソフトエラー対策であっても、以下の理由により、対応しきれない場合がある。現在、特開2003-100904号公報(特許文献1)の図1に示されるように、メモリセルの集積度を上げるために、直線形状のn型のウェルNWEL、p型のウェルPWELが形成されている。そして、メモリセルを構成する各トランジスタは、これらウェルNWEL、PWEL内に形成されている。したがって、ウェルNWEL、PWELの延びる方向において隣接するメモリセルは、同じウェルを共有している。このため、α線や中性子線等の微粒子の衝突によって発生した電子および正孔が、ウェルNWEL、PWELを伝わって、他のトランジスタに対して影響を及ぼす可能性が高い。すなわち、多数のセルデータが同時に連鎖的に破壊されるため、ECC回路を以ってしても、全てのセルデータを修復することが不可能となる。このため、ECC回路を用いたソフトエラー対策も、完全な対策とはなり得ていない。
特開2003-100904号公報
本発明は、ソフトエラーによる影響が多数の素子に及ぶことを回避可能な半導体集積回路装置を提供しようとするものである。
本発明の第1の視点による半導体集積回路装置は、第1面を有する半導体基板と、第1導電型の複数の第1ウェルおよび第2導電型の複数の第2ウェルからなり、複数の前記第1ウェルが1つの前記第2ウェルを囲み且つ複数の前記第2ウェルが1つの前記第1ウェルを囲むように前記第1面において配置された複数のウェルと、それぞれが、入力と出力とを互い違い電気的に接続された第1インバータおよび第2インバータからなる複数のインバータ接続構造と、を具備し、1つの前記インバータ接続構造を構成する素子が、相互に隣接する1つの前記第1ウェルおよび1つの前記第2ウェルからなり且つ相互に重複しない複数のウェル対の1つの中に形成されることを特徴とする。
本発明の第2の視点による半導体集積回路装置は、第1面を有する半導体基板と、第1導電型の複数の第1ウェルおよび第2導電型の複数の第2ウェルからなり、複数の前記第1ウェルが1つの前記第2ウェルを囲み且つ複数の前記第2ウェルが1つの前記第1ウェルを囲むように前記第1面において配置された複数のウェルと、それぞれが、入力と出力とを互い違い電気的に接続された第1インバータおよび第2インバータからなる複数のインバータ接続構造と、前記第1インバータの出力と一端を電気的に接続された第1導電型の第1トランジスタと、前記第2インバータの出力と一端を電気的に接続された第1導電型の第2トランジスタと、を具備し、1つの前記インバータ接続構造を構成する素子、前記第1トランジスタ、第2トランジスタが、並んで隣接する2つの前記第1ウェルおよび1つの前記第2ウェルからなる複数のウェル群の1つの中に形成されることを特徴とする。
本発明によれば、ソフトエラーによる影響が多数の素子に及ぶことを回避可能な半導体集積回路装置を提供できる。
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
図1は、本発明の実施形態に係る半導体集積回路装置のウェルの配置を示す上面図である。図1に示すように、半導体基板の表面に、複数のn型のウェル(nウェル)1およびp型のウェル(pウェル)2が設けられている。そして、ウェル1は、複数のウェル2により周囲を囲まれ、ウェル2は、複数のウェル1により周囲を囲まれている。典型的には、ウェル1、ウェル2は、方形形状を有し、紙面の上下方向、および左右方向において、ウェル1、ウェル2が順次交互に配置される。この結果、ウェル1、ウェル2は、市松模様状に分布している。
各ウェル1、2の周囲の半導体基板11の表面には、図2に示すように、STI(Shallow Trench Isolation)構造等の素子分離絶縁膜12が形成されている。特許文献1の図1の場合、複数のメモリセルがウェルNWEL、PWELを共有できるように、素子分離絶縁膜によりウェルNWEL、PWELが分断されないようにする必要があった。このため、図2の破線に示すように、ウェルの底は、素子分離絶縁膜12の底より深い位置に位置する。これに対して、本実施形態では、このような構成とする必要は無く、ウェル1、2の底は、素子分離絶縁膜12の底より浅い位置に形成されている。この結果、各ウェル1、2は、他のウェル1、2から完全に電気的に絶縁される。
ウェル1内にはp型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)が形成され、ウェル2内にはn型のMISFETが形成される。図2に示すように、トランジスタ3は、少なくとも、半導体基板11上に、ゲート絶縁膜(図示せぬ)を介して設けられたゲート電極13、ゲート電極13を挟むように半導体基板11の表面に形成された1対のソース/ドレイン領域14を含んでいる。
相互に隣接する2つのウェル1、2内の複数のトランジスタ3により、1ビットの情報を保持可能な素子が形成される。この素子は、この2つ1組のウェル1、2(ウェル対)内に収まっており、他のウェル1、2には到達していない。このような素子として、例えば、フリップフロップ回路に代表されるラッチ回路、およびSRAMのメモリセルが挙げられる。
フリップフロップ回路は、図3に示すように、例えば2つのインバータIV1、IV2からなる。インバータIV1は、直列接続されたp型のトランジスタQL1、n型のトランジスタQD1から構成される。インバータIV2は、直列接続されたp型のトランジスタQL2、n型のトランジスタQD2から構成される。インバータIV1の入力端、および出力端は、インバータIV2の出力端、入力端とそれぞれ接続される。
SRAMのメモリセルMCは、図4に示すように、例えばインバータIV1、IV2と、トランスファートランジスタT1、T2と、を有する。インバータIV1は、直列接続された、p型のロードトランジスタL1と、n型のドライバトランジスタD1とからなる。ロードトランジスタL1のゲートとドライバトランジスタD1のゲートとは相互に接続される。インバータIV1の、ロードトランジスタL1側の端部には、電源電位VDDが供給され、ドライバトランジスタD1側の端部には接地電位VSSが供給される。
同様に、インバータIV2は、直列接続された、p型のロードトランジスタL2と、n型のドライバトランジスタD2とからなる。ロードトランジスタL2のゲートとドライバトランジスタD2のゲートとは相互に接続される。インバータIV2の、ロードトランジスタL2側の端部には電源電位VDDが供給され、ドライバトランジスタD2側の端部には、接地電位VSSが供給される。
インバータIV1の入力端とインバータIV2の出力端とは接続され、インバータIV1の出力端とインバータIV2の入力端とは接続されている。インバータIV1の出力端は、n型のトランスファートランジスタT1を介してビット線BLと接続され、インバータIV2の出力端は、n型のトランスファートランジスタT2を介してビット線/BLと接続される。トランスファートランジスタT1、T2のゲートはワード線WLと接続されている。
図5は、メモリセルMCの構造の一例を示す上面図である。図5に示すように、nウェル1内に、T字形状の活性領域AA1が形成される。T字形状の活性領域AA1の突出部のコンタクトC1は、電源電位VDDの供給端と電気的に接続される。活性領域AAの相互に向き合う端部には、コンタクトC2、C3が形成される。
活性領域AAの上方にゲート電極G1、G2が設けられる。ゲート電極G1、G2は、活性領域AA1を横断し、nウェル1の上方からpウェル2の上方に亘る。ゲート電極G1、G2上に、コンタクトC4、C5がそれぞれ設けられる。ゲート電極G1と、活性領域AA1のゲート電極G1の上下の部分内の拡散層とは、ロードトランジスタL1を構成する。ゲート電極G2と、活性領域AA1のゲート電極G2の上下の部分内の拡散層は、ロードトランジスタL2を構成する。
pウェル2内に、活性領域AA1と平行に活性領域AA2が設けられる。活性領域AA2は、ゲート電極G1、G2の下方を通過する。ゲート電極G1と、活性領域AA2のゲート電極G1の上下の部分内の拡散層は、ドライバトランジスタD1を構成する。ゲート電極G2と、活性領域AA2のゲート電極G2の上下の部分内の拡散層は、ドライバトランジスタD2を構成する。
活性領域AA2は、突出部を有しており、この突出部にコンタクトC6が形成される。コンタクトC6は接地電位VSSの供給端と電気的に接続される。活性領域AA2と直交する方向に、長方形状の活性領域AA3、AA4が設けられる。活性領域AA2の一端と、活性領域AA3の一端とは接続されており、この接続部分にコンタクトC7が設けられる。活性領域AA3上には、コンタクトCC9が設けられる。コンタクトC9は、ビット線BLと電気的に接続される。
活性領域AA2の他端と、活性領域AA4の一端とは接続されており、この接続部分にコンタクトC8が設けられる。活性領域AA4上には、コンタクトCC10が設けられる。コンタクトC10は、ビット線/BLと電気的に接続される。
活性領域AA3、AA4の上方に、活性領域AA3、AA4を横断するように、ゲート電極G3が設けられる。ゲート電極G3は、ワード線WLとして機能する。ゲート電極G3と、活性領域AA3のゲート電極G3の左右の部分内の拡散層は、トランスファートランジスタT1を構成する。ゲート電極G3と、活性領域AA4のゲート電極G3の左右の部分内の拡散層は、トランスファートランジスタT2を構成する。
コンタクトC2、C5、C7は、上層の配線層により相互に電気的に接続される。コンタクトC3、C4、C8は、上層の配線層により相互に電気的に接続される。
図5に示す構造により、1つのnウェル1と1つのpウェル2とからなるウェル対内に収まるSRAMメモリセルMCが実現される。このようなメモリセルが、図1に示す配置の各ウェル対内にそれぞれ配置される。この状態が、図6に示されている。各ウェル1、2は、1つのウェル対にのみ属し、複数のウェル対に共有されない。
本発明の実施形態に係る半導体集積回路装置によれば、nウェル1およびpウェル2の一方が他方の周囲を囲み、各ウェル1、2の底は素子分離絶縁膜12の底より浅い位置に形成されている。このため、各ウェル1、2が、相互に電気的に絶縁される。そして、相互に隣接する1つのnウェル1と1つのpウェル2からなるウェル対内に、1ビットの情報を保持可能な素子が収まるように形成される。このため、各素子が相互に電気的に分離されるため、ソフトエラーによるデータ破壊が、複数の素子へと伝搬することが回避される。よって、エラーの少ない半導体集積回路装置を実現できる。特に、電源電圧の低いSRAMのメモリセルに本実施形態が適用された場合、ソフトエラー耐性の高いSRAMを得ることができる。
(変形例)
上記したように、図5に示す構造を採用することにより、ウェル対ごとに独立したSRAMメモリセルを実現できる。図5に示す構造の他に、いわゆる点対称型と呼ばれるSRAMメモリセルが知られている。点対称型メモリセルの場合も、特許文献1の図1に示されように、長方形状のウェルNWEL、PWELが順次、交互に配置され、このような構成のウェルNWEL、PWEL内に、メモリセルが形成されていた。これに対して、本実施形態の変形例では、図1に示す配置のnウェル1、pウェル2内に、点対照型のメモリセルMCが形成される。
図7は、本発明の実施形態の他の例に係る半導体集積回路装置の主要部を示す上面図である。図7において破線により囲まれた部位が1ビットのSRAMメモリセルMCを構成する。図7に示すように、メモリセルMCは、2つのpウェル2、およびこれに挟まれた1つのnウェル(ウェル群)に亘る。メモリセルMCは、同じ方向に沿う4つの活性領域(アクティブ領域)AA11乃至AA14を有する。活性領域AA11、AA14は、pウェル2内に形成され、活性領域AA12、AA13は、nウェル1内に形成される。
ゲート電極G11が、活性領域AA11、AA12、AA13の上方を亘る。ゲート電極G11と、活性領域AA11のゲート電極G11の上下側の部分内の拡散層は、ドライバトランジスタD1を構成する。活性領域AA11のゲート電極G11の下側の部分は、接地電位VSSの供給端と電気的に接続される。
ゲート電極G11と、活性領域AA12のゲート電極G11の上下側の部分内の拡散層は、ロードトランジスタL1を構成する。活性領域AA13のゲート電極の下側の部分は、電源電位VDDの供給端と電気的に接続される。
ゲート電極G12が活性領域AA11の上方を亘る。ゲート電極G12と、活性領域AA11のゲート電極G12の上下側の部分内の拡散層は、トランスファートランジスタT1を構成する。ゲート電極G11、G12の間の拡散領域AA11上に設けられたコンタクトC11は、上層の配線層を介して活性領域AA12上のコンタクトC12と電気的に接続される。
ゲート電極G13が、活性領域AA12、AA13、AA14の上方を亘る。ゲート電極G13と、活性領域AA14のゲート電極G13の上下側の部分内の拡散層は、ドライバトランジスタD2を構成する。活性領域AA14のゲート電極G13の上側の部分は、接地電位VSSの供給端と電気的に接続される。
ゲート電極G13と、活性領域AA13のゲート電極の上下側の部分内の拡散層は、ロードトランジスタL2を構成する。活性領域AA13のゲート電極G13の上側の部分は、電源電位VDDの供給端と電気的に接続される。
ゲート電極G14が活性領域AA14の上方を亘る。ゲート電極G14と、活性領域AA14のゲート電極G14の上下側の部分内の拡散層は、トランスファートランジスタT2を構成する。ゲート電極G13、G14の間の拡散領域AA14上に設けられるコンタクトC13は、上層の配線層を介して活性領域AA13上のコンタクトC14と電気的に接続される。
コンタクトC12は、活性領域AA12とゲート電極G13とを接続する。コンタクトC14は、活性領域AA13とゲート電極G11とを接続する。
点対照型のメモリセルの場合、ゲート電極が延びる方向において隣接する2つのメモリセルMCが、1つのpウェル2を共有する。このため、あるメモリセルMCの一部を構成するウェル2は、ゲート電極が延びる方向において隣接する他のメモリセルMCの一部を構成するウェル2と電気的に接続される。しかしながら、活性領域の延びる方向においては、同導電型のウェル1、2は接していないため、あるメモリセルMC内で発生したソフトエラーによる影響は、最大でも、ゲート電極が延びる方向において隣接するメモリセルMCまでに抑えられる。すなわち、ソフトエラーによる影響は、特許文献1の場合より狭い範囲に限定される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明の実施形態に係る半導体集積回路装置のウェルの配置を示す上面図。 本実施形態に係る半導体集積回路装置の主要部を示す断面図。 典型的なフリップフロップ回路を示す回路図。 典型的なSRAMメモリセルを示す回路図。 SRAMメモリセルの構造の一例を示す上面図。 本実施形態に係る半導体集積回路装置の主要部を示す上面図。 本発明の実施形態の他の例に係る半導体集積回路装置の主要部を示す上面図。
符号の説明
1、2…ウェル、3…トランジスタ、11…ゲート絶縁膜、12…素子分離絶縁膜、13…ゲート電極、14…ソース/ドレイン領域、IV1、IV2…インバータ、QP1、QP2、QN1、QN2、L1、L2、D1、D2、T1、T2…トランジスタ、BL、/BL…ビット線、WL…ワード線、AA1−AA3、AA11−AA14…活性領域、C1−C14…コンタクト、G1−G3、G11−G14…ゲート電極。

Claims (5)

  1. 第1面を有する半導体基板と、
    第1導電型の複数の第1ウェルおよび第2導電型の複数の第2ウェルからなり、複数の前記第1ウェルが1つの前記第2ウェルを囲み且つ複数の前記第2ウェルが1つの前記第1ウェルを囲むように前記第1面において配置された複数のウェルと、
    それぞれが、入力と出力とを互い違い電気的に接続された第1インバータおよび第2インバータからなる複数のインバータ接続構造と、
    を具備し、
    1つの前記インバータ接続構造を構成する素子が、相互に隣接する1つの前記第1ウェルおよび1つの前記第2ウェルからなり且つ相互に重複しない複数のウェル対の1つの中に形成されることを特徴とする半導体集積回路装置。
  2. 前記第1インバータが、前記第1ウェル内に形成された前記第2導電型の第1トランジスタと、前記第2ウェル内に形成された前記第1導電型の第2トランジスタとからなり、
    前記第2インバータが、前記第1ウェル内に形成された前記第2導電型の第3トランジスタと、前記第2ウェル内に形成された前記第1導電型の第4トランジスタとからなる、
    ことを特徴とする請求項1に記載の半導体集積回路装置。
  3. 前記第1インバータの出力と一端を電気的に接続され、且つ前記インバータ接続構造が形成される前記ウェル対の前記第2ウェル内に形成された、第1導電型の第5トランジスタと、
    前記第2インバータの出力と一端を電気的に接続され、且つ前記インバータ接続構造が形成される前記ウェル対の前記第2ウェル内に形成された、第1導電型の第6トランジスタと、
    をさらに具備することを特徴とする請求項2に記載の半導体集積回路装置。
  4. 1つの前記ウェル対において、トランジスタとして、前記第1トランジスタ、前記第2
    トランジスタ、前記第3トランジスタ、前記第4トランジスタ、前記第5トランジスタ、前記第6トランジスタのみが形成されることを特徴とする請求項3に記載の半導体集積回路装置。
  5. 第1面を有する半導体基板と、
    第1導電型の複数の第1ウェルおよび第2導電型の複数の第2ウェルからなり、複数の前記第1ウェルが1つの前記第2ウェルを囲み且つ複数の前記第2ウェルが1つの前記第1ウェルを囲むように前記第1面において配置された複数のウェルと、
    それぞれが、入力と出力とを互い違い電気的に接続された第1インバータおよび第2インバータからなる複数のインバータ接続構造と、
    前記第1インバータの出力と一端を電気的に接続された第1導電型の第1トランジスタと、
    前記第2インバータの出力と一端を電気的に接続された第1導電型の第2トランジスタと、
    を具備し、
    1つの前記インバータ接続構造を構成する素子、前記第1トランジスタ、第2トランジスタが、並んで隣接する2つの前記第1ウェルおよび1つの前記第2ウェルからなる複数のウェル群の1つの中に形成されることを特徴とする半導体集積回路装置。
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