KR20050028100A - 반도체 메모리 장치 - Google Patents

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KR20050028100A
KR20050028100A KR1020030064393A KR20030064393A KR20050028100A KR 20050028100 A KR20050028100 A KR 20050028100A KR 1020030064393 A KR1020030064393 A KR 1020030064393A KR 20030064393 A KR20030064393 A KR 20030064393A KR 20050028100 A KR20050028100 A KR 20050028100A
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우탁균
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주식회사 하이닉스반도체
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 인접한 트랜지스터간의 전류패스의 형성을 억제함으로써 정전기 방전(ESD; Electro Static Discharge) 특성을 강화시키는 기술이다. 이를 위한 본 발명은 정전기 방전 테스트 시에 반도체 메모리 장치의 주변회로(Periperal circuit)의 인접한 트랜지스터간의 비트라인 콘택을 사선 방향으로 엇갈리게 형성함으로써, 전류패스의 형성을 억제하여 칩의 오동작을 방지하여 칩의 수율을 향상시키는 효과가 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치의 주변회로(Peripheral circuit)의 인접한 트랜지스터간의 비트라인 콘택의 위치를 서로 엇갈리게 형성하여, 인접한 트랜지스터간의 전류패스의 형성을 억제함으로써 반도체 메모리 장치의 오동작을 방지하기 위한 것이다.
일반적으로 주변회로는 반도체 메모리 장치의 셀(cell)영역 외의 주변영역에 형성된 회로를 말한다.
도 1은 일반적인 반도체 메모리장치의 주변회로의 예시도이다.
제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)의 소스(source)는 모두 접지전압(VSS)이 인가되고, 드레인(drain)은 모두 전원전압(VDD)이 인가된다. 그리고, 두 트랜지스터(TR1, TR2)의 게이트(gate)는 공통 연결되고, 제 1 트랜지스터(TR1)의 드레인과 제 2 트랜지스터(TR2)의 소스가 서로 인접하기 때문에 전류패스가 형성되어 쇼트(short)가 발생하기 쉽다. 이와같은 문제점을 설명하기 위해 도 2를 참조하기로 한다.
도 2는 도 1의 인접한 트랜지스터(TR1, TR2)의 레이아웃 예시도이다.
트랜지스터(TR1, TR2)는 각각 게이트영역(2, 8)을 중심으로 양쪽에 소스영역(4, 10)과 드레인영역(6, 12)을 구비한다. 이때, 소스영역(4, 10)은 접지전압(VSS)이 인가되고, 드레인영역(6, 12)은 전원전압(VDD)이 인가된다. 그리고, 트랜지스터(TR1, TR2)의 각 소스영역(4, 10)과 드레인영역(6, 12)에는 비트라인 콘택(14, 16)이 일정간격으로 규칙적으로 형성된다.
따라서, 제 1 트랜지스터(TR1)의 드레인영역(6)과 제 2 트랜지스터(TR2)의 소스영역(10)에 인접하게 되어, 복수개의 비트라인 콘택(14, 16)이 서로 마주보고 대응되는 배열로 형성된다.
이때, 트랜지스터(TR1, TR2)간에는 소정의 간격(A)만큼 절연막이 형성되어 소정의 전압이 인가되더라도 트랜지스터(TR1, TR2)간에 절연이 된다.
그러나, 종래에는 반도체 메모리의 고집적화에 따라 트랜지스터(TR1, TR2)간의 절연막 간격(A)이 좁아져서 비트라인 콘택(14, 16) 사이에 전류패스가 형성되기 쉽다.
특히, 패드를 통해 전원전압과 접지전압에 높은 정전기 방전(ESD) 스트레스 전압을 가하여 테스트를 실시하는 정전기 방전(ESD; Electro Static Discharge) 테스트 시에 비트라인 콘택(14, 16) 간에 전류패스가 형성되기 쉽다. 따라서, 인접한 트랜지스터를 구비하는 반도체 메모리 장치가 정전기 방전 테스트 시에 오동작하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 반도체 메모리의 주변회로의 인접한 트랜지스터 간에 전류패스가 형성되는 것을 방지하여 반도체 메모리 장치의 오동작을 방지하는 데 있다.
상기 과제를 달성하기 위한 본 발명은 복수의 트랜지스터를 구비하는 주변회로를 포함하는 반도체 메모리 장치에 있어서, 상기 복수개의 트랜지스터들은 복수의 비트라인 콘택을 구비하는데, 상기 복수개의 트랜지스터들 중에서 서로 인접한 트랜지스터들의 상기 복수의 비트라인 콘택을 사선방향으로 서로 엇갈리게 형성하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 주변회로의 인접한 트랜지스터의 레이아웃 예시도이다.
트랜지스터(TR1, TR2)는 각각 게이트영역(12, 18)을 중심으로 양쪽에 소스영역(14, 20)과 드레인영역(16, 22)을 구비한다. 이때, 소스영역(14, 20)은 접지전압(VSS)이 인가되고, 드레인영역(16, 22)은 전원전압(VDD)이 인가된다. 그리고, 트랜지스터(TR1, TR2)의 각 소스영역(14, 20)과 드레인영역(16, 22)에는 비트라인 콘택(24, 26)이 일정간격으로 규칙적으로 형성된다. 여기서, 제 1 트랜지스터(TR1)의 드레인영역(16)과 제 2 트랜지스터(TR2)의 소스영역(20)은 소정의 간격(A)만큼 절연된다.
이때, 제 1 트랜지스터(TR1)의 드레인영역(16)의 비트라인 콘택(24)과 제 2 트랜지스터(TR2)의 소스영역(20)의 비트라인 콘택(26)이 서로 어긋나는 사선이 되도록 형성된다. 또한, 전원전압(VDD)이 인가되는 비트라인 콘택(24)의 개수를 접지전압(VSS)이 인가되는 비트라인 콘택(26)의 개수보다 적게 형성한다.
이와같은 구조로 비트라인 콘택을 형성하면, 인접하는 트랜지스터(TR1, TR2)의 비트라인 콘택 간의 거리가 길어져 전류 패스가 형성되기 어렵게 된다.
종래의 도 2와 본 발명의 도 3을 비교하면, 종래의 비트라인 콘택(14,16)간의 거리(A)보다 비트라인 콘택(24, 26)간의 거리(B)가 길어졌음을 알 수 있다.
특히, 패드를 통해 전원전압과 접지전압에 높은 정전기 방전(ESD) 스트레스 전압을 가하여 테스트를 실시하는 정전기 방전(ESD; Electro Static Discharge) 테스트 시에도 전류패스 형성을 억제함으로써, 정전기 방전 테스트가 제대로 이루어짐으로써 반도체 메모리 장치의 오동작을 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 인접하는 트랜지스터의 비트라인 콘택을 서로 사선방향으로 엇갈리게 형성함으로써 전류패스의 형성을 억제하여 정전기 방전 특성이 강화되며 그에 따라, 칩의 오동작을 방지하여 칩의 수율을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 반도체 메모리장치의 주변회로의 예시도.
도 2는 도 1의 인접한 트랜지스터의 레이아웃 예시도.
도 3은 본 발명에 따른 인접한 트랜지스터의 레이아웃 예시도.

Claims (2)

  1. 복수의 트랜지스터를 구비하는 주변회로를 포함하는 반도체 메모리 장치에 있어서,
    상기 복수개의 트랜지스터들은 복수의 비트라인 콘택을 구비하는데,
    상기 복수개의 트랜지스터들 중에서 서로 인접한 트랜지스터들의 상기 복수의 비트라인 콘택을 사선방향으로 서로 엇갈리게 형성하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 전원전압이 인가되는 영역에서의 상기 비트라인 콘택의 개수가 접지전압이 인가되는 영역에서의 상기 비트라인 콘택의 개수보다 적은 것을 특징으로 하는 반도체 메모리 장치.
KR1020030064393A 2003-09-17 2003-09-17 반도체 메모리 장치 KR20050028100A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449986B1 (en) 2015-10-13 2016-09-20 Samsung Electronics Co., Ltd. 3-dimensional memory device having peripheral circuit devices having source/drain contacts with different spacings

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