KR20220129608A - 정전기 보호 회로 및 반도체 소자 - Google Patents

정전기 보호 회로 및 반도체 소자 Download PDF

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KR20220129608A
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Abstract

본 출원은 정전기 보호 회로 및 반도체 소자에 관한 것으로서, 정전기 보호 회로는 제1 패드 및 제2 패드에 전기적으로 연결되고, 정전기 보호 회로는 제어 단자, 제1 단자, 제2 단자, 기판 단자를 구비한 정전기 방전 트랜지스터로서, 제1 단자는 제1 패드에 전기적으로 연결되고 제2 단자는 제2 패드에 전기적으로 연결되는 정전기 방전 트랜지스터; 및 상부 단자, 하부 단자, 출력 단자를 구비한 정전기 펄스 검출회로로서, 상부 단자는 제1 패드에 전기적으로 연결되고 하부 단자는 제2 패드에 전기적으로 연결되는 정전기 펄스 검출회로를 포함한다. 본 출원은 정전기 보호 회로의 오작동을 방지하며, 정전기 방전 트랜지스터가 정전기 전하를 충분히 방전하도록 정전기 펄스 검출회로를 이용하여 지연시간을 증가시키고, 정전기 방전 트랜지스터의 제어 단자와 기판 단자를 단락되게 하여 기판 단자의 전위를 상승시켜, 정전기 전하가 정전기 방전 트랜지스터를 통해 빠르게 방전될 수 있도록 하여, 정전기 보호 회로의 정전기 전하 방전 성능을 향상시킨다.

Description

정전기 보호 회로 및 반도체 소자
본 출원은 2021년 3월 10일에 출원한, 출원번호가 202110260635.5이고, 명칭이 "정전기 보호 회로 및 반도체 소자"인 중국 특허출원의 우선권을 주장하며, 여기서 모든 내용은 참고용으로 원용된다.
본 출원은 정전기 보호 회로 및 반도체 소자에 관한 것이다.
최근 집적회로 기술의 급속한 발전에 따라 MOS 튜브의 선폭이 좁아지고 접합깊이(junction depth)가 얕아지며 게이트 산화막의 두께가 얇아지면서, 회로 설계에서 정전기 보호(ESD, Electro-Static Discharge)에 대한 요구가 가속화되고 있다. 선폭이 1μm일 때 회로에 미치는 ESD 이벤트의 영향은 매우 작지만, 선폭이 0.18μm, 0.13μm의 시대, 특히 90nm 이하의 시대에 들어서면 ESD는 반드시 해결해야 하는 문제가 된다.
도 1a는 종래의 회로 구조를 개략적으로 제시한 도면으로, 도 1a를 참조하면, 내부회로(10)는 제1 패드(VDD) 및 제2 패드(VSS)에 각각 전기적으로 연결되며, 어느 한 패드(예를 들어, 제1 패드(VDD))에 정전기가 발생하면 내부회로(10)에 정전기가 흐르게 되어 내부회로(10)가 정전기에 의해 손상된다.
정전기에 의한 내부회로의 손상을 방지하기 위하여, 일반적으로 클램프 트랜지스터(Clamp Transistor)를 포함하는 클램프 회로(Clamp Circuit)를 ESD 보호 회로로 하는 보호 방안이 사용된다. 도 1b는 종래의 정전기 보호 회로가 구비된 회로 구조를 개략적으로 제시한 도면으로서, 도 1b를 참조하면, 내부회로(10)는 제1 패드(VDD) 및 제2 패드(VSS)에 각각 전기적으로 연결되며, 정전기 보호 회로(11)도 제1 패드(VDD) 및 제2 패드(VSS)에 각각 전기적으로 연결되고, 즉 상기 정전기 보호 회로(11)는 상기 내부회로(10)와 병렬로 연결된다. 어느 한 패드(예를 들어, 제1 패드(VDD))에 정전기가 발생하면, 정전기는 내부회로(10)를 경과하지 않고 정전기 보호 회로(11)를 통해 방전되므로, 내부회로(10)가 정전기에 의해 손상되는 것을 방지하여 내부회로(10)를 보호하는 역할을 한다.
그러나 종래의 정전기 보호 회로는 정상 전원인가(power-on) 및 정전기 전원인가의 식별에 있어서 비교적 큰 오차가 존재하여 오작동을 일으킬 수 있으며, 또한 정전기 전하를 충분히 방전시키지 못하는 문제점이 있다.
본 출원의 실시예는 제1 패드 및 제2 패드에 전기적으로 연결되는 정전기 보호 회로로서, 제어 단자, 상기 제1 패드에 전기적으로 연결되는 제1 단자, 상기 제2 패드에 전기적으로 연결되는 제2 단자, 및 기판 단자를 구비한 정전기 방전 트랜지스터; 및 상기 제1 패드에 전기적으로 연결되는 상부 단자, 상기 제2 패드에 전기적으로 연결되는 하부 단자, 및 상기 제어 단자와 상기 기판 단자에 전기적으로 연결되는 출력 단자를 구비한 정전기 펄스 검출회로를 포함하는, 정전기 보호 회로를 제공한다.
본 출원의 다른 실시예는 제1 패드 및 제2 패드에 전기적으로 연결되는 정전기 보호 회로를 포함하는 반도체 소자로서, 상기 정전기 보호 회로는,
제어 단자, 상기 제1 패드에 전기적으로 연결되는 제1 단자, 상기 제2 패드에 전기적으로 연결되는 제2 단자, 및 기판 단자를 구비한 정전기 방전 트랜지스터; 및
상기 제1 패드에 전기적으로 연결되는 상부 단자, 상기 제2 패드에 전기적으로 연결되는 하부 단자, 및 상기 제어 단자와 상기 기판 단자에 전기적으로 연결되는 출력 단자를 구비한 정전기 펄스 검출회로를 포함하는 것인, 반도체 소자를 제공한다.
이하, 본 출원의 실시예에 따른 기술적 수단을 보다 명확하게 설명하기 위해, 본 출원의 실시예의 설명에서 사용되는 도면에 대해 간략하게 설명한다. 이하에서 설명되는 도면은 단지 본 출원의 일부 실시예일 뿐이고, 당업자는 창의적인 작업없이 이러한 도면에 따라 다른 도면을 얻을 수 있다.
도 1a는 종래의 회로 구조를 개략적으로 제시한 도면이다.
도 1b는 종래의 정전기 보호 회로가 구비된 회로 구조를 개략적으로 제시한 도면이다.
도 2는 본 출원의 제1 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면이다.
도 3은 본 출원의 제2 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면이다.
도 4는 본 출원의 제3 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면이다.
도 5는 본 출원의 제4 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면이다.
도 6은 본 출원의 제5 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면이다.
도 7은 본 출원의 제6 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면이다.
도 8은 본 출원의 제7 실시예에 따른 반도체 소자의 상기 정전기 방전 트랜지스터를 형성한 반도체 구조의 개략적인 평면도이다.
도 9는 본 출원의 제8 실시예에 따른 반도체 소자의 상기 정전기 방전 트랜지스터를 형성한 반도체 구조의 개략적인 평면도이다.
도 10은 본 출원의 제9 실시예에 따른 반도체 소자의 상기 정전기 방전 트랜지스터를 형성한 반도체 구조의 개략적인 평면도이다.
도 11은 도 9에 도시된 구조의 단면을 개략적으로 제시하는 도면이다.
이하에서, 본 출원의 목적, 기술적인 수단 및 효과를 더 명확히 하기 위해, 첨부된 도면을 참조하여 본 출원에 대해 더 상세하게 설명하고자 한다. 본 명세서에 기술된 실시예는 본 출원의 전부 실시예가 아닌 일부 실시예에 불과하며, 본 출원을 제한하는 것이 아님을 이해해야 한다. 본 출원의 실시예에 기초하여 당업자의 창조적인 작업없이 획득되는 다른 모든 실시예는 본 출원의 보호 범위 내에 속할 것이다.
도 2는 본 출원의 제1 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면이다. 도 2를 참조하면, 내부회로(20)는 제1 패드(VDD) 및 제2 패드(VSS)에 각각 전기적으로 연결되며, 정전기 보호 회로(21)도 제1 패드(VDD) 및 제2 패드(VSS)에 각각 전기적으로 연결되고, 즉 상기 정전기 보호 회로(21)는 상기 내부회로(20)와 병렬로 연결된다. 어느 하나의 패드(예를 들어, 제1 패드(VDD))에 정전기가 발생하면, 정전기는 내부회로(20)를 경과하지 않고 정전기 보호 회로(21)를 통해 방전되므로, 내부회로(20)가 정전기에 의해 손상되는 것을 방지하여 내부회로(20)를 보호하는 역할을 한다.
본 실시예에서, 상기 제1 패드(VDD)는 전원 패드이고, 상기 제2 패드(VSS)는 접지 패드이다. 본 출원의 다른 실시예에서, 제1 패드는 접지 패드, 제2 패드는 전원 패드이거나, 제1 패드 및 제2 패드는 모두 전원 패드 또는 접지 패드이다.
본 출원의 정전기 보호 회로(20)는 정전기 방전 트랜지스터(Mesd) 및 정전기 펄스 검출회로(201)를 포함한다. 상기 정전기 방전 트랜지스터(Mesd)는 제어 단자, 제1 단자, 제2 단자 및 기판 단자를 구비하며, 상기 제1 단자는 상기 제1 패드(VDD)에 전기적으로 연결되고, 상기 제2 단자는 상기 제2 패드(VSS)에 전기적으로 연결된다. 상기 정전기 펄스 검출회로(201)는 상부 단자, 하부 단자 및 출력 단자를 구비하며, 상기 상부 단자는 상기 제1 패드(VDD)에 전기적으로 연결되고, 상기 하부 단자는 상기 제2 패드(VSS)에 전기적으로 연결되며, 상기 출력 단자는 상기 정전기 방전 트랜지스터(Mesd)의 제어 단자 및 기판 단자에 전기적으로 연결된다.
본 출원의 정전기 보호 회로는 정전기 펄스 검출회로(201)를 통해 펄스를 검출하여 전원의 정상 전원인가 펄스 및 정전기 전원인가 펄스를 구분함으로써, 정전기 보호 회로의 오작동을 방지하고, 또한 정전기 방전 트랜지스터(Mesd)가 정전기 전하를 충분히 방전하도록, 정전기 펄스 검출회로(201)를 이용하여 지연시간을 증가시킨다. 또한, 상기 정전기 펄스 검출회로(201)의 출력 단자는 상기 정전기 방전 트랜지스터(Mesd)의 제어 단자 및 기판 단자에 전기적으로 연결되고, 즉 정전기 방전 트랜지스터(Mesd)의 제어 단자와 기판 단자를 단락(short circuit)되게 함으로써, 기판 단자의 전위를 상승시켜 정전기 방전 트랜지스터(Mesd)의 문턱전압을 낮추고 채널 컨덕턴스 능력을 향상시키며, 따라서 정전기가 발생하는 경우, 정전기 전하는 정전기 방전 트랜지스터(Mesd)를 통해 빠르게 방전될 수 있어 정전기 보호 회로의 정전기 전하 방전 성능을 향상시킨다.
본 실시예에서, 상기 정전기 방전 트랜지스터(Mesd)는 NMOS 트랜지스터이다. 상기 NMOS 트랜지스터의 제1 단자는 상기 제1 패드(VDD)에 전기적으로 연결되고, 상기 NMOS 트랜지스터의 제2 단자는 상기 제2 패드(VSS)에 전기적으로 연결된다. 여기서, 상기 NMOS 트랜지스터의 제1 단자는 NMOS 트랜지스터의 소스 단자, 상기 NMOS 트랜지스터의 제2 단자는 NMOS 트랜지스터의 드레인 단자이거나; 또는 상기 NMOS 트랜지스터의 제1 단자는 NMOS 트랜지스터의 드레인 단자, 상기 NMOS 트랜지스터의 제2 단자는 NMOS 트랜지스터의 소스 단자이며, 본 출원은 이에 제한되지 않는다.
본 실시예에서, 상기 정전기 펄스 검출회로(201)는 커패시터(C1) 및 저항(R1)을 포함한다. 상기 커패시터(C1)는 제1 단자 및 제2 단자를 구비하며, 상기 커패시터(C1)의 제1 단자는 상기 정전기 펄스 검출회로(201)의 상부 단자를 구성하고, 즉 상기 커패시터(C1)의 제1 단자는 상기 제1 패드(VDD)에 전기적으로 연결된다. 상기 저항(R1)은 제1 단자 및 제2 단자를 구비하며, 상기 저항(R1)의 제1 단자는 상기 정전기 펄스 검출회로(201)의 하부 단자를 구성하고, 즉 상기 저항(R1)의 제1 단자는 상기 제2 패드(VSS)에 전기적으로 연결된다. 상기 저항(R1)의 제2 단자 및 상기 커패시터(C1)의 제2 단자는 함께 상기 정전기 펄스 검출회로(201)의 출력 단자를 구성하고, 즉 상기 저항(R1)의 제2 단자 및 상기 커패시터(C1)의 제2 단자는 함께 상기 정전기 방전 트랜지스터(Mesd)의 제어 단자 및 기판 단자에 전기적으로 연결된다.
제1 실시예에서, 제1 패드(VDD) 및 제2 패드(VSS)가 정상적으로 시동되고 정상적으로 작동될 때, 정전기 방전 트랜지스터(Mesd)의 제어 단자는 로우레벨(low level)이고, 따라서 정전기 방전 트랜지스터(Mesd)는 턴오프되어 있으므로, 내부회로(20)로 전류가 흐르고 내부회로(20)의 정상적인 동작이 확보된다. 제1 패드(VDD)에 정전기가 발생하면, 제1 패드(VDD)의 전압이 상승하기 시작하고, 정전기 방전 트랜지스터(Mesd)의 제어 단자는 하이레벨(high level)로 되어 정전기 방전 트랜지스터(Mesd)가 턴온되므로, 정전기 전하는 정전기 방전 트랜지스터(Mesd)로 유입되어 정전기 방전이 진행됨으로써 정전기에 의한 내부회로(20)의 손상을 방지한다.
본 출원은 상기 정전기 펄스 검출회로(201)의 커패시터 및 저항의 연결방법이 상이한 것을 제외하고는 제1 실시예와 동일한 제2 실시예를 더 제공한다. 구체적으로, 본 출원의 제2 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면인 도 3을 참조하면, 본 실시예에서 상기 정전기 펄스 검출회로(201)는 저항(R1), 커패시터(C1) 및 인버터(P1)를 포함한다.
상기 저항(R1)은 제1 단자 및 제2 단자를 구비하며, 상기 저항(R1)의 제1 단자는 상기 정전기 펄스 검출회로(201)의 상부 단자를 구성하고, 즉 상기 저항(R1)의 제1 단자는 상기 제1 패드(VDD)에 전기적으로 연결된다. 상기 커패시터(C1)는 제1 단자 및 제2 단자를 구비하며, 상기 커패시터(C1)의 제1 단자는 상기 정전기 펄스 검출회로(201)의 하부 단자를 구성하고, 즉 상기 커패시터(C1)의 제1 단자는 상기 제2 패드(VSS)에 전기적으로 연결된다. 상기 인버터(P1)는 입력 단자 및 출력 단자를 구비하고, 상기 저항(R1)의 제2 단자 및 상기 커패시터(C1)의 제2 단자는 상기 인버터(P1)의 입력 단자에 전기적으로 연결되고, 상기 인버터(P1)의 출력 단자는 상기 정전기 펄스 검출회로(201)의 출력 단자를 구성하고, 즉 상기 인버터(P1)의 출력 단자는 상기 정전기 방전 트랜지스터(Mesd)의 제어 단자 및 기판 단자에 전기적으로 연결된다.
제2 실시예에서, 제1 패드(VDD) 및 제2 패드(VSS)가 정상적으로 시동되고 정상적으로 작동될 때, 정전기 방전 트랜지스터(Mesd)의 제어 단자는 로우레벨이고, 따라서 정전기 방전 트랜지스터(Mesd)는 턴오프되어 있으므로, 내부회로(20)로 전류가 흐르고 내부회로(20)의 정상적인 동작이 확보된다. 제1 패드(VDD)에 정전기가 발생하면, 제1 패드(VDD)의 전압이 상승하기 시작하고, 인버터(P1)가 작동가능한 정도까지 전압이 상승하면, 정전기 방전 트랜지스터(Mesd)의 제어 단자는 하이레벨로 되어 정전기 방전 트랜지스터(Mesd)가 턴온되므로, 정전기 전하는 정전기 방전 트랜지스터(Mesd)로 유입되어 정전기 방전이 진행됨으로써 정전기에 의한 내부회로(20)의 손상을 방지한다.
제1 실시예 및 제2 실시예에서, 정전기 또는 전원공급의 과도상태를 구분하고 정전기 발생 기간에 Mesd가 정전기 전하를 충분히 방전할 수 있도록 하기 위해, RC 시정수는 일반적으로 0.1~1 μs이다. 예를 들어, R1은 50KΩ의 N+ 확산 저항이고 C1은 20PF의 NMOS 커패시터이다. 그러나, 출원인은 이러한 RC 시정수 설계가 상대적으로 큰 레이아웃 공간을 차지할 뿐만 아니라 비교적 높은 누설전류를 유발한다는 것을 확인하였다.
상기 문제점을 해결하기 위해, 본 출원은 RC 시정수를 그대로 유지하면서 차지하는 레이아웃 공간을 줄이고 누설전류를 크게 감소시킬 수 있는 제3 실시예를 더 제공한다.
도 4는 본 출원의 제3 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면이다. 도 4를 참조하면, 제3 실시예에서, 상기 정전기 펄스 검출회로(201)는 커패시터(C1) 및 다이오드 그룹(D1)을 포함한다. 상기 커패시터(C1)는 제1 단자 및 제2 단자를 구비하며, 상기 커패시터(C1)의 제1 단자는 상기 정전기 펄스 검출회로(201)의 상부 단자를 구성하고, 즉 상기 커패시터(C1)의 제1 단자는 상기 제1 패드(VDD)에 전기적으로 연결된다. 상기 다이오드 그룹(D1)은 제1 단자 및 제2 단자를 구비하며, 상기 다이오드 그룹(D1)의 제1 단자는 상기 정전기 펄스 검출회로(201)의 하부 단자를 구성하고, 즉 상기 다이오드 그룹(D1)의 제1 단자는 상기 제2 패드(VSS)에 전기적으로 연결된다. 상기 다이오드 그룹(D1)의 제2 단자 및 상기 커패시터(C1)의 제2 단자는 함께 상기 정전기 펄스 검출회로(201)의 출력 단자를 구성하고, 즉 상기 다이오드 그룹(D1)의 제2 단자 및 상기 커패시터(C1)의 제2 단자는 함께 상기 정전기 방전 트랜지스터(Mesd)의 제어 단자 및 기판 단자에 전기적으로 연결된다.
제3 실시예에서 상기 다이오드 그룹(D1)은 제1 실시예의 저항(R1)에 해당하지만, 상기 다이오드 그룹(D1)은 제1 실시예의 저항(R1)에 비해 매우 작은 레이아웃 공간을 차지하며 등가 저항값이 크게 증가되어, 매우 작은 커패시터(C1)로도 등가 RC 회로를 형성할 수 있다. 즉, 본 출원의 제3 실시예는 RC 시정수를 그대로 유지하면서 차지하는 레이아웃 공간을 크게 줄이고 전기용량값을 크게 감소시킬 수 있어, 정전기 방전 트랜지스터(Mesd)는 정전기가 발생하는 기간 내에 정전기 전하를 충분히 방전할 수 있으며 누설전류를 감소시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.
여기서, 상기 다이오드 그룹(D1)은 복수의 다이오드가 직렬로 연결되어 형성되며, 예를 들어, 본 실시예에서는 상기 다이오드 그룹(D1)은 다이오드(D11) 및 다이오드(D22)가 직렬로 연결되어 형성된 것이다. 본 출원의 다른 실시예에서, 상기 정전기 방전 트랜지스터(Mesd)의 제어 단자의 전압 요구 사항에 따라, 다른 수량의 다이오드를 직렬로 연결하여 상기 다이오드 그룹(D1)을 형성할 수 있으며, 본 출원은 이에 제한되지 않는다.
제3 실시예에서, 제1 패드(VDD)에 정전기가 발생하는 경우, 즉 PS 모드에서 정전기가 발생한 경우, 정전기 방전 트랜지스터(Mesd)의 제어 단자는 하이레벨로 되어 정전기 방전 트랜지스터(Mesd)가 턴온되므로, 정전기 전하는 정전기 방전 트랜지스터(Mesd)로 유입되어 방전됨으로써, 내부회로(20)에 대한 PS 모드의 정전기 보호를 구현하여 정전기에 의한 내부회로(20)의 손상을 방지한다. 제2 패드(VSS)에 정전기가 발생하는 경우, 즉 NS 모드에서 정전기가 발생한 경우, 정전기 방전 트랜지스터(Mesd)는 턴오프되고, 정전기 방전 트랜지스터(Mesd)에 의해 형성된 기생 다이오드를 통해 정전기 전하가 방전됨으로써, 내부회로(20)에 대한 NS 모드의 정전기 보호를 구현하여 정전기에 의한 내부회로(20)의 손상을 방지한다.
본 출원은 상기 정전기 펄스 검출회로(201)의 커패시터 및 다이오드 소자의 연결방법이 상이한 것을 제외하고는 제3 실시예와 동일한 제4 실시예를 더 제공한다. 구체적으로, 본 출원의 제4 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면인 도 5를 참조하면, 본 실시예에서 상기 정전기 펄스 검출회로(201)는 다이오드 그룹(D1), 커패시터(C1) 및 인버터(P1)를 포함한다.
상기 다이오드 그룹(D1)은 제1 단자 및 제2 단자를 구비하며, 상기 다이오드 그룹(D1)의 제2 단자는 상기 정전기 펄스 검출회로(201)의 상부 단자를 구성하고, 즉 상기 다이오드 그룹(D1)의 제2 단자는 상기 제1 패드(VDD)에 전기적으로 연결된다. 상기 커패시터(C1)는 제1 단자 및 제2 단자를 구비하며, 상기 커패시터(C1)의 제1 단자는 상기 정전기 펄스 검출회로(201)의 하부 단자를 구성하고, 즉 상기 커패시터(C1)의 제1 단자는 상기 제2 패드(VSS)에 전기적으로 연결된다. 상기 인버터(P1)는 입력 단자 및 출력 단자를 구비하고, 상기 다이오드 그룹(D1)의 제1 단자 및 상기 커패시터(C1)의 제2 단자는 상기 인버터(P1)의 입력 단자에 전기적으로 연결되고, 상기 인버터(P1)의 출력 단자는 상기 정전기 펄스 검출회로(201)의 출력 단자를 구성하고, 즉 상기 인버터(P1)의 출력 단자는 상기 정전기 방전 트랜지스터(Mesd)의 제어 단자 및 기판 단자에 전기적으로 연결된다.
제4 실시예에서 상기 다이오드 그룹(D1)은 제2 실시예의 저항(R1)에 해당하지만, 상기 다이오드 그룹(D1)은 제2 실시예의 저항(R1)에 비해 매우 작은 레이아웃 공간을 차지하며 등가 저항값이 크게 증가되어, 매우 작은 커패시터(C1)로도 등가 RC 회로를 형성할 수 있다. 즉, 본 출원의 제4 실시예는 RC 시정수를 그대로 유지하면서 차지하는 레이아웃 공간을 크게 줄이고 전기용량값을 크게 감소시킬 수 있어, 정전기 방전 트랜지스터(Mesd)는 정전기가 발생하는 기간 내에 정전기 전하를 충분히 방전할 수 있으며 누설전류를 감소시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.
여기서, 상기 다이오드 그룹(D1)은 복수의 다이오드가 직렬로 연결되어 형성되며, 예를 들어, 본 실시예에서는 상기 다이오드 그룹(D1)은 다이오드(D11) 및 다이오드(D22)가 직렬로 연결되어 형성된 것이다. 본 출원의 다른 실시예에서, 상기 정전기 방전 트랜지스터(Mesd)의 제어 단자의 전압 요구 사항에 따라, 다른 수량의 다이오드를 직렬로 연결하여 상기 다이오드 그룹(D1)을 형성할 수 있으며, 본 출원은 이에 제한되지 않는다.
제4 실시예에서, 제1 패드(VDD)에 정전기가 발생하는 경우, 즉 PS 모드에서 정전기가 발생한 경우, 정전기 방전 트랜지스터(Mesd)의 제어 단자는 하이레벨로 되어 정전기 방전 트랜지스터(Mesd)가 턴온되므로, 정전기 전하는 정전기 방전 트랜지스터(Mesd)로 유입되어 방전됨으로써, 내부회로(20)에 대한 PS 모드의 정전기 보호를 구현하여 정전기에 의한 내부회로(20)의 손상을 방지한다. 제2 패드(VSS)에 정전기가 발생하는 경우, 즉 NS 모드에서 정전기가 발생한 경우, 정전기 방전 트랜지스터(Mesd)는 턴오프되고, 정전기 방전 트랜지스터(Mesd)에 의해 형성된 기생 다이오드를 통해 정전기 전하가 방전됨으로써, 내부회로(20)에 대한 NS 모드의 정전기 보호를 구현하여 정전기에 의한 내부회로(20)의 손상을 방지한다.
제3 실시예 및 제4 실시예에서, 상기 다이오드 그룹(D1)은 직렬로 연결된 적어도 하나의 다이오드에 의해 형성될 수 있고, 본 출원의 다른 실시예에서, 상기 다이오드 그룹의 다이오드는 게이트가 드레인에 단락된 트랜지스터로 구성된다. 본 출원의 제5 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면인 도 6을 참조하면, 제5 실시예는 상기 다이오드 그룹(D1)의 다이오드가 게이트와 드레인이 단락된 트랜지스터로 구성되는 것을 제외하고는 제3 실시예와 동일하다. 구체적으로, 제5 실시예에서, 게이트와 드레인이 단락된 트랜지스터(M1), 및 게이트와 드레인이 단락된 트랜지스터(M2)가 직렬로 연결되어 다이오드 그룹(D1)을 형성한다. 게이트와 드레인이 단락된 트랜지스터는 포화 영역에서 작동할 수 있으므로, 이는 하나의 다이오드에 해당한다.
본 출원의 다른 실시예에서, 상기 정전기 방전 트랜지스터(Mesd)의 제어 단자의 전압 요구 사항에 따라, 다른 수량의 게이트와 드레인이 단락된 트랜지스터를 직렬로 연결하여 상기 다이오드 그룹(D1)을 형성할 수 있으며, 본 출원은 이에 제한되지 않는다.
제5 실시예에서, 포화 영역에서 작동하는 트랜지스터(M1)와 트랜지스터(M2)는 직렬로 연결되어 큰 저항값을 갖는 하나의 저항에 등가되므로, 작은 커패시터로도 등가 RC 회로를 형성할 수 있다. 즉, 본 실시예는 RC 시정수를 그대로 유지하는(즉, 정전기 방전 트랜지스터(Mesd)는 정전기가 발생하는 기간 내에 정전기 전하를 충분히 방전할 수 있는) 전제하에, 제1 실시예에 비하여 차지하는 레이아웃 공간을 크게 줄여 전체적인 레이아웃 면적을 크게 줄일 수 있고, 또한 큰 저항 및 작은 전기용량의 패턴을 형성하여 누설전류를 크게 감소시킨다.
제5 실시예에서, 상기 다이오드 그룹(D1)을 형성하는 트랜지스터는 동일한 도전형을 갖는다. 예를 들어 상기 트랜지스터(M1 및 M2)는 모두 NMOS 트랜지스터이거나, 상기 트랜지스터(M1 및 M2)는 모두 PMOS 트랜지스터이다. 본 출원의 다른 실시예에서, 상기 다이오드 그룹(D1)을 형성하는 트랜지스터는 상이한 도전형을 갖는다. 예를 들어, 상기 다이오드 그룹(D1)은 게이트와 드레인이 단락된 하나 이상의 NMOS 트랜지스터, 및 게이트와 드레인이 단락된 하나 이상의 PMOS 트랜지스터가 직렬로 연결되어 형성된다.
본 출원은 상기 정전기 펄스 검출회로(201)의 커패시터 및 다이오드 그룹의 연결방법이 상이한 것을 제외하고는 제5 실시예와 동일한 제6 실시예를 더 제공한다. 구체적으로, 본 출원의 제6 실시예에 따른 정전기 보호 회로의 적용을 제시하는 도면인 도 7을 참조하면, 본 실시예에서 상기 정전기 펄스 검출회로(201)는 다이오드 그룹(D1), 커패시터(C1) 및 인버터(P1)를 포함한다. 상기 다이오드 그룹(D1)은 게이트와 드레인이 단락된 트랜지스터가 직렬로 연결되어 형성된다. 구체적으로, 제6 실시예에서, 게이트와 드레인이 단락된 트랜지스터(M1), 및 게이트와 드레인이 단락된 트랜지스터(M2)가 직렬로 연결되어 다이오드 그룹(D1)을 형성한다.
상기 다이오드 그룹(D1)은 제1 단자 및 제2 단자를 구비하며, 상기 다이오드 그룹(D1)의 제2 단자는 상기 정전기 펄스 검출회로(201)의 상부 단자를 구성하고, 즉 상기 다이오드 그룹(D1)의 제2 단자는 상기 제1 패드(VDD)에 전기적으로 연결된다. 상기 커패시터(C1)는 제1 단자 및 제2 단자를 구비하며, 상기 커패시터(C1)의 제1 단자는 상기 정전기 펄스 검출회로(201)의 하부 단자를 구성하고, 즉 상기 커패시터(C1)의 제1 단자는 상기 제2 패드(VSS)에 전기적으로 연결된다. 상기 인버터(P1)는 입력 단자 및 출력 단자를 구비하고, 상기 다이오드 그룹(D1)의 제1 단자 및 상기 커패시터(C1)의 제2 단자는 상기 인버터(P1)의 입력 단자에 전기적으로 연결되고, 상기 인버터(P1)의 출력 단자는 상기 정전기 펄스 검출회로(201)의 출력 단자를 구성하고, 즉 상기 인버터(P1)의 출력 단자는 상기 정전기 방전 트랜지스터(Mesd)의 제어 단자 및 기판 단자에 전기적으로 연결된다. 본 출원의 정전기 보호 회로는, 정전기 보호 회로의 오작동을 방지하며, 정전기 방전 트랜지스터(Mesd)가 정전기 전하를 충분히 방전하도록 지연시간을 증가시킬 수 있고, 또한 차지하는 레이아웃 공간을 크게 줄이며, 누설전류를 감소시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.
본 출원은 상술한 정전기 보호 회로를 이용한 반도체 소자를 더 제공한다. 본 출원의 반도체 소자는 정전기 보호 회로의 오작동을 방지하고, 또한 정전기 방전 트랜지스터가 정전기 전하를 충분히 방전하도록 정전기 펄스 검출회로를 이용하여 지연시간을 증가시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 8은 본 출원의 제7 실시예에 따른 반도체 소자의 상기 정전기 방전 트랜지스터를 형성한 반도체 구조의 개략적인 평면도이다. 도 8을 참조하면, 상기 정전기 방전 트랜지스터를 형성한 반도체 구조는 반도체 기판(700), 웰 영역(710), 소스 영역(720), 드레인 영역(730), 및 게이트(740)를 포함한다.
상기 반도체 기판(700)은 단결정 실리콘 기판, Ge 기판, SiGe 기판, SOI 또는 GOI 등일 수 있다. 소자의 실제 요구사항에 따라 적절한 반도체 물질을 선택하여 상기 반도체 기판(700)을 구성할 수 있으며, 이는 특별히 제한되지 않는다. 여기서, 상기 반도체 기판(700)에는 복수의 연결 패드(709)가 배치된다.
상기 웰 영역(710)은 상기 반도체 기판(700) 내에 배치된다. 본 실시예에서, 상기 정전기 방전 트랜지스터가 NMOS 트랜지스터인 경우에 상기 웰 영역은 P형 영역이고, 본 출원의 다른 실시예에서, 상기 정전기 방전 트랜지스터가 PMOS 트랜지스터인 경우에 상기 웰 영역(710)은 N형 영역일 수 있다.
소스 영역(720) 및 드레인 영역(730)은 상기 웰 영역(710) 내에 교대로 이격되어 배치된다. 본 실시예에서, 상기 웰 영역(710)은 P형 영역이므로, 상기 소스 영역(720)과 드레인 영역(730)은 N형 영역이다. 본 출원의 다른 실시예에서, 상기 웰 영역(710)이 N형 영역이므로, 상기 소스 영역(720)과 드레인 영역(730)은 P형 영역이다.
상기 게이트(740)는 상기 소스 영역(720)과 드레인 영역(730) 사이의 상기 반도체 기판(700) 상에 배치되며, 상기 게이트(740)는 상기 반도체 기판(700)에 전기적으로 연결된다. 구체적으로, 상기 게이트(740)는 연결 패드(749)를 통해 상기 반도체 기판(700)의 연결 패드(709)와 전기적으로 연결되어, 상기 게이트(740)와 상기 반도체 기판(700)의 전기적 연결, 즉 상기 정전기 방전 트랜지스터의 제어 단자와 기판 단자의 전기적 연결이 구현된다.
본 실시예에서, 상기 반도체 구조는 하나의 소스 영역(720), 하나의 드레인 영역(730) 및 하나의 게이트(740)를 포함한다. 본 출원의 다른 실시예에서, 상기 반도체 구조는 복수의 소스 영역(720), 복수의 드레인 영역(730) 및 게이트(740)를 포함한다.
도 9는 본 출원의 제8 실시예에 따른 반도체 소자의 상기 정전기 방전 트랜지스터를 형성한 반도체 구조의 개략적인 평면도이다. 도 9를 참조하면, 본 실시예에서, 상기 반도체 구조는 제1 소스 영역(721), 제2 소스 영역(722), 제1 드레인 영역(731), 제1 게이트(741) 및 제2 게이트(742)를 포함한다. 상기 제1 드레인 영역(731)은 상기 제1 소스 영역(721)과 제2 소스 영역(722) 사이에 위치하고, 상기 제1 게이트(741)는 상기 제1 소스 영역(721)과 제1 드레인 영역(731) 사이에 위치하며, 상기 제2 게이트(742)는 상기 제1 드레인 영역(731)과 제2 소스 영역(722) 사이에 위치한다. 본 실시예에서, 상기 제1 드레인 영역(731)은 공유 드레인 영역으로 사용된다. 상기 제1 게이트(741) 및 상기 제2 게이트(742)는 연결 패드(749)를 통해 반도체 기판(700)의 연결 패드(709)와 전기적으로 연결됨으로써, 상기 제1 게이트(741) 및 상기 제2 게이트(742)와 반도체 기판(700)의 전기적 연결, 즉 상기 정전기 방전 트랜지스터의 제어 단자와 기판 단자의 전기적 연결이 구현된다. 도 10은 본 출원의 제9 실시예에 따른 반도체 소자의 상기 정전기 방전 트랜지스터를 형성한 반도체 구조의 개략적인 평면도이다. 도 10을 참조하면, 본 실시예에서, 상기 반도체 구조는 복수의 소스 영역, 복수의 드레인 영역 및 복수의 게이트를 포함하고, 상기 복수의 소스 영역 및 복수의 드레인 영역은 교대로 이격되어 배열되고, 인접한 2개의 소스 영역과 드레인 영역 사이에는 하나의 상기 게이트가 배치된다.
구체적으로, 본 실시예에서, 상기 반도체 구조는 제1 소스 영역(721), 제2 소스 영역(722), 제1 드레인 영역(731), 제2 드레인 영역(732), 제1 게이트(741), 제2 게이트(742) 및 제3 게이트(743)를 포함한다. 제1 소스 영역(721), 제1 드레인 영역(731), 제2 소스 영역(722) 및 제2 드레인 영역(732)은 교대로 이격되어 배열된다. 제1 게이트는 제1 소스 영역(721)과 제1 드레인 영역(731) 사이에 배치되고, 제2 게이트(742)는 제1 드레인 영역(731)과 제2 소스 영역(722) 사이에 배치되고, 제3 게이트(743)는 제2 소스 영역(722)과 제2 드레인 영역(732) 사이에 배치된다. 본 출원의 다른 실시예에서도 상기와 같은 배열 규칙에 따라 복수의 소스 영역, 복수의 드레인 영역 및 복수의 게이트를 배치할 수 있으며, 이에 대한 설명은 생략한다. 이하, 도 9에 도시된 구조를 예로 들어, 본 출원에 따른 정전기 보호 회로가 정전기 전하 방전 능력을 향상시킬 수 있는 원리를 설명한다. 도 9에 도시된 구조의 단면을 개략적으로 제시하는 도면인 도 11을 참조하면, 정전기 방전 트랜지스터의 제1 게이트(741), 제2 게이트(742) 및 웰 영역(710)이 단락되고, 즉, 도 2에 도시된 정전기 방전 트랜지스터(Mesd)의 제어 단자와 기판 단자는 단락되며, 함께 정전기 펄스 검출회로(201)의 출력 단자에 연결되므로, 정전기 방전 트랜지스터(Mesd)의 제어 단자와 기판 단자는 등전위이다. 제어 단자와 기판 단자가 단락되지 않는 종래의 정전기 방전 트랜지스터에 비해, 본 출원의 정전기 방전 트랜지스터(Mesd)는 기판 단자의 전위를 상승시켜 정전기 방전 트랜지스터(Mesd)의 문턱전압을 낮추고 채널 컨덕턴스 능력을 향상시킨다. 정전기 전하가 발생하면 정전기 전하는 정전기 방전 트랜지스터(Mesd)를 통해 빠르게 방전될 수 있어, 정전기 보호 회로의 정전기 전하 방전 능력이 크게 향상된다.
이상의 설명은 본 출원의 일부 실시예에 불과한 것으로서, 당업자는 본 출원의 사상을 벗어나지 않는 범위에서 다양한 변형 및 수정을 행할 수 있으며, 이들은 모두 본 출원의 보호 범위에 속한다.
10, 20: 내부회로
21: 보호회로
201: 정전기 펄스 검출회로
700: 반도체 기판
710: 웰 영역 720: 소스 영역
730: 드레인 영역 740: 게이트
C1: 커패시터
D1: 다이오드 그룹
VDD: 제1 패드
VSS: 제2 패드

Claims (16)

  1. 제1 패드 및 제2 패드에 전기적으로 연결되는 정전기 보호 회로로서,
    제어 단자, 상기 제1 패드에 전기적으로 연결되는 제1 단자, 상기 제2 패드에 전기적으로 연결되는 제2 단자, 및 기판 단자를 구비한 정전기 방전 트랜지스터; 및
    상기 제1 패드에 전기적으로 연결되는 상부 단자, 상기 제2 패드에 전기적으로 연결되는 하부 단자, 및 상기 제어 단자와 상기 기판 단자에 전기적으로 연결되는 출력 단자를 구비한 정전기 펄스 검출회로를 포함하는, 정전기 보호 회로.
  2. 제1항에 있어서,
    상기 정전기 방전 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 정전기 보호 회로.
  3. 제1항에 있어서,
    상기 정전기 펄스 검출회로는 제1 단자 및 제2 단자를 구비한 커패시터; 및 제1 단자 및 제2 단자를 구비한 저항을 포함하며,
    상기 커패시터의 제1 단자는 상기 정전기 펄스 검출회로의 상부 단자를 구성하고, 상기 저항의 제1 단자는 상기 정전기 펄스 검출회로의 하부 단자를 구성하며, 상기 저항의 제2 단자 및 상기 커패시터의 제2 단자는 함께 상기 정전기 펄스 검출회로의 출력 단자를 구성하는 것을 특징으로 하는 정전기 보호 회로.
  4. 제1항에 있어서,
    상기 정전기 펄스 검출회로는 제1 단자 및 제2 단자를 구비한 저항; 제1 단자 및 제2 단자를 구비한 커패시터; 및 입력 단자 및 출력 단자를 구비한 인버터를 포함하며,
    상기 저항의 제2 단자 및 상기 커패시터의 제2 단자는 상기 인버터의 입력 단자에 전기적으로 연결되고,
    상기 저항의 제1 단자는 상기 정전기 펄스 검출회로의 상부 단자를 구성하고, 상기 커패시터의 제1 단자는 상기 정전기 펄스 검출회로의 하부 단자를 구성하며, 상기 인버터의 출력 단자는 상기 정전기 펄스 검출회로의 출력 단자를 구성하는 것을 특징으로 하는 정전기 보호 회로.
  5. 제1항에 있어서,
    상기 정전기 펄스 검출회로는 제1 단자 및 제2 단자를 구비한 커패시터; 및 제1 단자 및 제2 단자를 구비한 다이오드 그룹을 포함하며,
    상기 커패시터의 제1 단자는 상기 정전기 펄스 검출회로의 상부 단자를 구성하고, 상기 다이오드 그룹의 제1 단자는 상기 정전기 펄스 검출회로의 하부 단자를 구성하며, 상기 다이오드 그룹의 제2 단자 및 상기 커패시터의 제2 단자는 함께 상기 정전기 펄스 검출회로의 출력 단자를 구성하는 것을 특징으로 하는 정전기 보호 회로.
  6. 제1항에 있어서,
    상기 정전기 펄스 검출회로는 제1 단자 및 제2 단자를 구비한 다이오드 그룹; 제1 단자 및 제2 단자를 구비한 커패시터; 및 입력 단자 및 출력 단자를 구비한 인버터를 포함하며,
    상기 다이오드 그룹의 제1 단자 및 상기 커패시터의 제2 단자는 상기 인버터의 입력 단자에 전기적으로 연결되고,
    상기 다이오드 그룹의 제1 단자는 상기 정전기 펄스 검출회로의 상부 단자를 구성하고, 상기 커패시터의 제1 단자는 상기 정전기 펄스 검출회로의 하부 단자를 구성하며, 상기 인버터의 출력 단자는 상기 정전기 펄스 검출회로의 출력 단자를 구성하는 것을 특징으로 하는 정전기 보호 회로.
  7. 제5항에 있어서,
    상기 다이오드 그룹은 복수의 다이오드가 직렬로 연결되어 형성되는 것을 특징으로 하는 정전기 보호 회로.
  8. 제7항에 있어서,
    상기 다이오드는 게이트와 드레인이 단락된 트랜지스터로 구성되는 것을 특징으로 하는 정전기 보호 회로.
  9. 제8항에 있어서,
    상기 트랜지스터는 NMOS 트랜지스터 또는 PMOS 트랜지스터인 것을 특징으로 하는 정전기 보호 회로.
  10. 제9항에 있어서,
    상기 다이오드 그룹은 게이트와 드레인이 단락된 하나 이상의 NMOS 트랜지스터, 및 게이트와 드레인이 단락된 하나 이상의 PMOS 트랜지스터가 직렬로 연결되어 형성되는 것을 특징으로 하는 정전기 보호 회로.
  11. 제1항에 있어서,
    상기 제1 패드는 전원에 연결되고, 상기 제2 패드는 접지되는 것을 특징으로 하는 정전기 보호 회로.
  12. 제1 패드 및 제2 패드에 전기적으로 연결되는 정전기 보호 회로를 포함하는 반도체 소자로서,
    상기 정전기 보호 회로는,
    제어 단자, 상기 제1 패드에 전기적으로 연결되는 제1 단자, 상기 제2 패드에 전기적으로 연결되는 제2 단자, 및 기판 단자를 구비한 정전기 방전 트랜지스터; 및
    상기 제1 패드에 전기적으로 연결되는 상부 단자, 상기 제2 패드에 전기적으로 연결되는 하부 단자, 및 상기 제어 단자와 상기 기판 단자에 전기적으로 연결되는 출력 단자를 구비한 정전기 펄스 검출회로를 포함하는 것인, 반도체 소자.
  13. 제12항에 있어서,
    상기 정전기 방전 트랜지스터를 형성하는 반도체 구조는,
    반도체 기판;
    상기 반도체 기판 내에 배치된 웰 영역;
    상기 웰 영역 내에 교대로 이격되어 배치된 소스 영역 및 드레인 영역; 및
    상기 소스 영역과 드레인 영역 사이의 상기 반도체 기판 상에 배치되며, 상기 반도체 기판에 전기적으로 연결되는 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서,
    상기 웰 영역은 P형 영역이고, 상기 소스 영역 및 상기 드레인 영역은 N형 영역인 것을 특징으로 하는 반도체 소자.
  15. 제13항에 있어서,
    상기 반도체 구조는 제1 소스 영역, 제2 소스 영역, 제1 드레인 영역, 제1 게이트 및 제2 게이트를 더 포함하고,
    상기 제1 드레인 영역은 상기 제1 소스 영역과 제2 소스 영역 사이에 위치하고, 상기 제1 게이트는 상기 제1 소스 영역과 제1 드레인 영역 사이에 위치하며, 상기 제2 게이트는 상기 제1 드레인 영역과 제2 소스 영역 사이에 위치하는 것을 특징으로 하는 반도체 소자.
  16. 제13항에 있어서,
    상기 반도체 구조는 복수의 소스 영역, 복수의 드레인 영역 및 복수의 게이트를 더 포함하고,
    상기 복수의 소스 영역 및 복수의 드레인 영역은 교대로 이격되어 배열되고, 인접한 2개의 소스 영역과 드레인 영역 사이에 하나의 상기 게이트가 배치되는 것을 특징으로 하는 반도체 소자.
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