CN111697549B - Esd保护电路以及电子器件 - Google Patents

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Abstract

一种ESD保护电路以及电子器件，所述ESD保护电路包括：电源端；接地端；泄放通路，包括串联的钳位晶体管以及MOS晶体管，所述钳位晶体管与MOS晶体管集成在同一半导体衬底上且类型不同：所述钳位晶体管的源极、漏极与衬底端之间电连接，且连接至所述电源端；所述MOS晶体管的栅极与衬底端之间电连接；所述MOS晶体管的第一极与所述钳位晶体管的栅极电连接，所述MOS晶体管的第二极与所述接地端连接；其中，当发生ESD时，所述MOS晶体管开启，形成所述钳位晶体管的衬底端与所述第二极之间的寄生电流。本发明方案可以更好的防止泄放通路产生漏电流，避免影响核心器件的品质。

Description

ESD保护电路以及电子器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种ESD保护电路以及电子器件。
背景技术
随着半导体制造工艺的快速发展，超薄栅氧化层和薄电介质的器件增多，静电放电(Electro-Static Discharge，ESD)问题逐渐成为芯片故障的主要因素之一。以鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)为例，面对多个鳍式(Fin)结构的高漏电问题，芯片内部的ESD保护电路是不可或缺的。
在现有技术中，已经存在有采用包含有钳位晶体管(Clamp Transistor)的钳位电路(Clamp Circuit)作为ESD保护电路的保护方案，具体地，所述ESD保护电路是通过栅极驱动N型钳位晶体管的有源电路，并且所述钳位晶体管耦接于电源端和接地端之间，用于对核心器件进行保护。
然而，现有的ESD保护电路的电路结构存在局限性，导致性能难以提高。
发明内容
本发明解决的技术问题是提供一种ESD保护电路以及电子器件，可以更好的防止泄放通路产生漏电流，避免影响核心器件的品质。
为解决上述技术问题，本发明实施例提供一种ESD保护电路，包括：电源端；接地端；泄放通路，包括串联的钳位晶体管以及MOS晶体管，所述钳位晶体管与MOS晶体管集成在同一半导体衬底上且类型不同：所述钳位晶体管的源极、漏极与衬底端之间电连接，且连接至所述电源端；所述MOS晶体管的栅极与衬底端之间电连接；所述MOS晶体管的第一极与所述钳位晶体管的栅极电连接，所述MOS晶体管的第二极与所述接地端连接，所述MOS晶体管的第一极为所述MOS晶体管的源极与漏极中的一个，所述MOS晶体管的第二极为所述MOS晶体管的源极与漏极中的另一个；其中，当发生ESD时，所述MOS晶体管开启，形成所述钳位晶体管的衬底端与所述第二极之间的寄生电流。
可选的，所述钳位晶体管为PMOS晶体管，所述MOS晶体管为NMOS晶体管。
可选的，所述的ESD保护电路还包括：第一电容器，所述第一电容器的第一端连接至所述电源端；第一电阻器，所述第一电阻器的第一端连接至所述第一电容器的第二端，所述第一电阻器的第二端连接至所述接地端；所述第一电容器的第二端连接至所述MOS晶体管的衬底端；其中，当发生ESD时，所述第一电容器以及所述第一电阻器触发所述MOS晶体管的衬底端为高电平，以开启所述MOS晶体管。
可选的，所述的ESD保护电路还包括：二极管，所述二极管的第一端连接在所述电阻器与电容器之间，所述二极管的第二端连接至所述接地端。
可选的，所述第一电阻器选自：非硅化物多晶硅电阻器、栅极软连接高NMOS电阻器、栅极软连接低PMOS电阻器、金属寄生电阻器以及高阻值电阻器。
可选的，所述的ESD保护电路还包括：第二电阻器，所述第二电阻器的第一端连接至所述电源端；第二电容器，所述第二电容器的第一端连接至所述第二电阻器的第二端，所述第二电容器的第二端连接至所述接地端；一个反相器或多个串联的反相器，首个反相器的输入端连接至所述电阻器与电容器之间，最后一个反向器的输出端连接至所述MOS晶体管的衬底端；其中，当发生ESD时，所述第二电容器、所述第二电阻器以及所述一个反相器或多个串联的反相器触发所述MOS晶体管的衬底端为高电平，以开启所述MOS晶体管；所述反相器的个数为单数。
可选的，所述反相器包括P型晶体管与N型晶体管；其中，所述P型晶体管的栅极与所述N型晶体管的栅极电连接；所述P型晶体管的源极连接至所述电源端，所述N型晶体管的源极连接至所述接地端；所述P型晶体管的漏极与所述N型晶体管的漏极连接；其中，所述反相器的第一端位于所述P型晶体管的栅极与所述N型晶体管的栅极之间，所述反相器的第二端位于所述P型晶体管的漏极与所述N型晶体管的漏极之间。
可选的，所述的ESD保护电路还包括：二极管，所述二极管的第一端连接在所述最后一个反向器的第二端与所述MOS晶体管的衬底端之间，所述二极管的第二端连接至所述接地端。
可选的，所述ESD保护电路用于FinFET。
可选的，所述钳位晶体管和MOS晶体管的栅极结构位于所述半导体衬底的表面，且交错分布。
为解决上述技术问题，本发明实施例提供一种电子器件，包括如上述的ESD保护电路以及待保护的半导体器件；其中，所述待保护的半导体器件的第一端连接所述电源端，所述待保护的半导体器件的第二端连接所述接地端。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，提供一种ESD保护电路，包括：电源端；接地端；泄放通路，包括串联的钳位晶体管以及MOS晶体管，所述钳位晶体管与MOS晶体管集成在同一半导体衬底上且类型不同：所述钳位晶体管的源极、漏极与衬底端之间电连接，且连接至所述电源端；所述MOS晶体管的栅极与衬底端之间电连接；所述MOS晶体管的第一极与所述钳位晶体管的栅极电连接，所述MOS晶体管的第二极与所述接地端连接，所述MOS晶体管的第一极为所述MOS晶体管的源极与漏极中的一个，所述MOS晶体管的第二极为所述MOS晶体管的源极与漏极中的另一个；其中，当发生ESD时，所述MOS晶体管开启，形成所述钳位晶体管的衬底端与所述第二极之间的寄生电流。采用上述方案，ESD保护电路包含有钳位晶体管，其源极、漏极与衬底端之间电连接，与栅极形成电容器结构，相比于现有技术中的钳位晶体管采用源极和漏极分别与VCC和VSS连接，导致容易发生漏电流，采用本发明实施例的方案，在未发生ESD时，可以更好的防止泄放通路产生漏电流，避免影响核心器件的品质；进一步地，采用串联的钳位晶体管以及MOS晶体管，可以形成晶闸管结构，又称为可控硅(Silicon ControlledRectifier，SCR)结构，从而在发生ESD时，所述MOS晶体管开启，形成所述钳位晶体管的衬底端与所述第二极之间的寄生电流，从而实现泄放ESD电流，对核心器件进行保护。
进一步，所述ESD保护电路还可以包括第一电容器以及第一电阻器，当发生ESD时，所述第一电容器以及所述第一电阻器触发所述MOS晶体管的衬底端为高电平，可以实现对所述MOS晶体管进行开启，从而形成寄生电流泄放ESD电流。
进一步，所述ESD保护电路还可以包括二极管，所述二极管的第一端连接在所述电阻器与电容器之间，所述二极管的第二端连接至所述接地端，采用本发明实施例的方案，可以在产生反向ESD时，也能够开启MOS晶体管，从而形成寄生电流反向泄放ESD电流，保护核心电路。
进一步，所述ESD保护电路还可以包括第二电容器、第二电阻器以及一个反相器或多个串联的反相器，当发生ESD时，可以触发所述MOS晶体管的衬底端为高电平，实现对所述MOS晶体管进行开启，从而形成寄生电流泄放ESD电流。
进一步，所述钳位晶体管和MOS晶体管的栅极结构位于所述半导体衬底的表面，且交错分布，有助于使钳位晶体管和MOS晶体管更好地散热，并且有助于提高散热均匀性。
附图说明
图1是现有技术中一种ESD保护电路的电路结构示意图；
图2是本发明实施例中一种ESD保护电路的电路结构示意图；
图3是本发明实施例中一种晶闸管的电路原理示意图；
图4是本发明实施例中一种ESD保护电路中泄放通路的版图结构示意图；
图5是本发明实施例中一种ESD保护电路的中泄放通路的剖面结构示意图；
图6是本发明实施例中一种ESD保护电路的漏电流测量曲线示意图；
图7是本发明实施例中另一种ESD保护电路的电路结构示意图；
图8是本发明实施例中又一种ESD保护电路的电路结构示意图。
具体实施方式
在现有技术中，在采用钳位晶体管形成ESD保护电路时，往往通过栅极驱动N型钳位晶体管的有源电路，并且所述钳位晶体管耦接于电源端和接地端之间，对核心器件进行保护。
参照图1，图1是现有技术中一种ESD保护电路的电路结构示意图。所述ESD保护电路可以用于对待保护电路17进行保护，还可以包括：
电源端；
接地端；
泄放通路，包括钳位晶体管15，所述钳位晶体管15为N型晶体管，且所述钳位晶体管15的源极连接至所述电源端，所述钳位晶体管15的漏极连接至所述接地端，且所述钳位晶体管15的衬底端与源极连接；
第一电阻器11，所述第一电阻器11的第一端连接至所述电源端；
第二电阻器12，所述第二电阻器12的第一端连接至所述第一电阻器11的第二端，所述第二电阻器12的第二端连接至所述接地端；
串联的分压器131与分压器132，所述分压器131的第一端连接至所述电源端，所述分压器132的第二端连接至所述接地端；
串联的四个反相器，包含第一反相器141、第二反相器142、第三反相器143以及第四反相器144；
其中，第一反相器141的输入端连接至所述第一电阻器11与第二电阻器12之间，且连接至所述分压器131与分压器132之间，第四反向器144的输出端连接至所述N型钳位晶体管的栅极；
具体地，所述分压器131与分压器132用于产生第一反相器141的感测电压(SenseVoltage)，所述感测电压通常远低于第一反相器的开关阈值(Vt)。
其中，所述第二反相器142与反馈晶体管161并联，所述第四反向器144与反馈晶体管162并联，当反馈晶体管161与电源端之间的电压差或者反馈晶体管162与接地端之间的电压差达到开启电压时，反馈晶体管161或反馈晶体管162导通，从而调节输入各个反相器的电平。
当发生ESD时，所述感测电压上升到开关阈值以上，切换第一反相器141，进而经由串联的反相器，触发所述钳位晶体管15的栅极为高电平，以开启所述钳位晶体管15，将ESD电流从电源端分流到接地端。
本发明的发明人经过研究发现，在现有技术中，用于泄放ESD电路的钳位晶体管15的源极连接至所述电源端，所述钳位晶体管15的漏极连接至所述接地端，容易发生自源极至漏极的漏电流，例如发生栅感应漏电电流)(Gate-Induced Drain Leakage，GIDL)效应。
在本发明实施例中，提供一种ESD保护电路，包括：电源端；接地端；泄放通路，包括串联的钳位晶体管以及MOS晶体管，所述钳位晶体管与MOS晶体管集成在同一半导体衬底上且类型不同：所述钳位晶体管的源极、漏极与衬底端之间电连接，且连接至所述电源端；所述MOS晶体管的栅极与衬底端之间电连接；所述MOS晶体管的第一极与所述钳位晶体管的栅极电连接，所述MOS晶体管的第二极与所述接地端连接，所述MOS晶体管的第一极为所述MOS晶体管的源极与漏极中的一个，所述MOS晶体管的第二极为所述MOS晶体管的源极与漏极中的另一个；其中，当发生ESD时，所述MOS晶体管开启，形成所述钳位晶体管的衬底端与所述第二极之间的寄生电流。采用上述方案，ESD保护电路包含有钳位晶体管，其源极、漏极与衬底端之间电连接，与栅极形成电容器结构，相比于现有技术中的钳位晶体管采用源极和漏极分别与VCC和VSS连接，导致容易发生漏电流，采用本发明实施例的方案，在未发生ESD时，可以更好的防止泄放通路产生漏电流，避免影响核心器件的品质；进一步地，采用串联的钳位晶体管以及MOS晶体管，可以形成SCR结构，从而在发生ESD时，所述MOS晶体管开启，形成所述钳位晶体管的衬底端与所述第二极之间的寄生电流，从而实现泄放ESD电流，对核心器件进行保护。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图2，图2是本发明实施例中一种ESD保护电路的电路结构示意图。所述ESD保护电路可以用于对待保护电路27进行保护，还可以包括：
电源端；
接地端；
其中，所述电源端可以采用VCC表示，所述接地端可以采用VSS表示；
泄放通路，包括串联的钳位晶体管26以及MOS晶体管25，所述钳位晶体管26与MOS晶体管25集成在同一半导体衬底上且类型不同：
所述钳位晶体管26的源极、漏极与衬底端之间电连接，且连接至所述电源端；
所述MOS晶体管25的栅极与衬底端之间电连接；
所述MOS晶体管25的第一极与所述钳位晶体管26的栅极电连接，所述MOS晶体管25的第二极与所述接地端连接，所述MOS晶体管25的第一极为所述MOS晶体管25的源极与漏极中的一个，所述MOS晶体管25的第二极为所述MOS晶体管25的源极与漏极中的另一个；
其中，当发生ESD时，所述MOS晶体管25开启，形成所述钳位晶体管26的衬底端与所述第二极之间的寄生电流。
需要指出的是，所述ESD保护电路可以用于FinFET。
具体地，鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)是一种新的互补式金氧半导体晶体管器件，通常包括凸出于半导体衬底表面的鳍部、覆盖部分所述鳍部的顶部和侧壁的栅极结构、位于所述栅极结构两侧的鳍部内的源区和漏区，由于其具有三维栅极结构，更容易受到ESD损害，且在采用现有的ESD保护电路时，更容易发生漏电流。
在本发明实施例中，通过设置所述ESD保护电路用于FinFET，可以在FinFET的三维栅极结构中，使得衬底(连接有源漏)与栅极之间更容易形成耦合电容器，减少漏电流，提高FinFET器件品质。
进一步地，所述钳位晶体管26可以为PMOS晶体管，所述MOS晶体管25可以为NMOS晶体管。此时所述MOS晶体管25的第一极为漏极，第二极为源极。
需要指出的是，在具体实施中，所述钳位晶体管26还可以为NMOS晶体管，所述MOS晶体管25还可以为PMOS晶体管。此时所述MOS晶体管25的第一极为源极，第二极为漏极。
在本发明实施例中，通过设置所述钳位晶体管26为PMOS晶体管，所述MOS晶体管25为NMOS晶体管，可以使得主要的载流子为电子，从而提高ESD电流的泄放效率。
进一步地，所述的ESD保护电路还可以包括：
第一电容器21，所述第一电容器21的第一端连接至所述电源端；
第一电阻器22，所述第一电阻器22的第一端连接至所述第一电容器21的第二端，所述第一电阻器22的第二端连接至所述接地端；
所述第一电容器21的第二端连接至所述MOS晶体管的衬底端S1；
其中，当发生ESD时，所述第一电容器21以及所述第一电阻器22触发所述MOS晶体管25的衬底端S1为高电平，以开启所述MOS晶体管25。
在本发明实施例中，当发生ESD时，所述第一电容器21以及所述第一电阻器22触发所述MOS晶体管25的衬底端S1为高电平，可以实现对所述MOS晶体管25进行开启，从而形成寄生电流泄放ESD电流。
进一步地，所述第一电容器21可以选自：源极和漏极连接的晶体管的栅极氧化物寄生电容(Gate Oxide Parasitical Capacitance)。
进一步地，所述第一电阻器22可以选自：非硅化物多晶硅电阻器(Non-silicidePoly Resistor)、栅极软连接高NMOS电阻器(Gate Soft Tie High NMOS Resistor)、栅极软连接低PMOS电阻器(Gate Soft Tie Low PMOS Resistor)、金属寄生电阻器(MetalResistor)以及高阻值电阻器(High-K Resistor)。
在本发明实施例中，采用所述第一电容器21以及第一电阻器22，可以获得适当的时间常数以检测ESD脉冲，触发所述MOS晶体管25的衬底端S1为高电平。其中，R-C时间参数可以大于ESD脉冲宽度，且小于上电时间。
需要指出的是，图2示出的串联的钳位晶体管26以及MOS晶体管25形成了晶闸管结构，具有当MOS晶体管25开启时，钳位晶体管26也开启的特性，且形成所述钳位晶体管26的衬底端与所述MOS晶体管25的第二极之间的寄生电流。其中，当所述MOS晶体管为NMOS晶体管时，所述第二极为所述MOS晶体管的源极。
参照图3，图3是本发明实施例中一种晶闸管的电路原理示意图。
晶闸管通常是PNPN四层半导体结构，如图中示出的P1-N1-P2-N2四层，且具有三个极：阳极(A)，阴极(K)和控制极(G)。在工作过程中，它的阳极(A)和阴极(K)与电源和负载连接，组成晶闸管的主电路，晶闸管的门极G和阴极K与控制所述晶闸管的装置连接，组成晶闸管的控制电路。
具体而言，所述钳位晶体管以及MOS晶体管形成两个互相复合的晶体管电路，当有足够的电流流入时，就会形成强烈的正反馈，形成两晶体管饱和导通，晶体管饱和导通，形成延P1-N1-P2-N2方向的寄生电流。
结合参照图4和图5，图4是本发明实施例中一种ESD保护电路中泄放通路的版图结构示意图，图5是本发明实施例中一种ESD保护电路中泄放通路的剖面结构示意图。在所述ESD保护电路的半导体器件中，包含有多个钳位晶体管41(相当于图2示出的钳位晶体管26)以及多个MOS晶体管42(相当于图2示出的MOS晶体管25)。
其中，所述泄放通路包括钳位晶体管41和MOS晶体管42，且钳位晶体管41和MOS晶体管42集成在同一半导体衬底内，图5示出的为在同一半导体衬底内的钳位晶体管41和MOS晶体管42的剖面结构示意图。
其中，在单个钳位晶体管与单个MOS晶体管之间，形成自钳位晶体管41的源漏掺杂区(即P1)、钳位晶体管41的衬底(即N1)、MOS晶体管42的衬底(即P2)至MOS晶体管42的源漏掺杂区(即N2)的寄生电流。其中，所述N1的至少一部分以及所述P1可以位于N阱413内。
如图5所示，所述钳位晶体管41为PMOS晶体管，所述MOS晶体管42为NMOS晶体管。当触发所述MOS晶体管25的衬底端S1为高电平时，钳位晶体管41与MOS晶体管42饱和导通。
进一步地，所述钳位晶体管41和MOS晶体管42的栅极结构位于所述半导体衬底的表面，且交错分布。
继续参照图4，所述钳位晶体管41具有栅极结构411，所述MOS晶体管42具有栅极结构421，其中，所述钳位晶体管和MOS晶体管的栅极结构位于所述半导体衬底的表面，且交错分布。
其中，所述交错分布用于指示栅极结构411与栅极结构421的延伸方向平行，并且不在同一直线上。
需要指出的是，在常规技术中，通常设置多个晶体管的栅极排列整齐，以降低版图研发的难度和工艺复杂度。
在本发明实施例中，通过设置栅极结构411与栅极结构421交错分布，有助于使钳位晶体管41和MOS晶体管42更好地散热，并且有助于提高散热均匀性。
继续参照图2，在本发明实施例中，ESD保护电路包含有钳位晶体管26，其源极、漏极与衬底端之间电连接，与栅极形成电容器结构，相比于现有技术中的钳位晶体管采用源极和漏极分别与VCC和VSS连接，导致容易发生漏电流，采用本发明实施例的方案，在未发生ESD时，可以更好的防止泄放通路产生漏电流，避免影响核心器件的品质；进一步地，采用串联的钳位晶体管26以及MOS晶体管25，可以形成晶闸管结构，从而在发生ESD时，所述MOS晶体管25开启，形成所述钳位晶体管26的衬底端与所述第二极之间的寄生电流，从而实现泄放ESD电流，对核心器件进行保护。
在本发明实施例的一种具体应用中，对ESD保护电路的漏电流进行了测量，并与现有技术中的ESD保护电路的漏电流进行了比较。
参照图6，图6是本发明实施例中一种ESD保护电路的漏电流测量曲线示意图。
如图6所示，与现有技术中的ESD保护电路的漏电流测试曲线61相比，本发明实施例中的ESD保护电路的漏电流测试曲线62具有更低的漏电，从而有助于提高核心器件的品质。
进一步地，所述的ESD保护电路还可以包括：二极管，所述二极管的第一端连接在所述电阻器与电容器之间，所述二极管的第二端连接至所述接地端。
在本发明实施例中，可以在产生反向ESD时，也能够开启MOS晶体管，从而形成寄生电流反向泄放ESD电流，保护核心电路。
参照图7，图7是本发明实施例中另一种ESD保护电路的电路结构示意图。所述ESD保护电路可以用于对待保护电路27进行保护，还可以包括：
电源端；
接地端；
泄放通路，包括串联的钳位晶体管26以及MOS晶体管25，所述钳位晶体管26与MOS晶体管25集成在同一半导体衬底上且类型不同：
所述钳位晶体管26的源极、漏极与衬底端之间电连接，且连接至所述电源端；
所述MOS晶体管25的栅极与衬底端之间电连接；
所述MOS晶体管25的第一极与所述钳位晶体管26的栅极电连接，所述MOS晶体管25的第二极与所述接地端连接，所述MOS晶体管25的第一极为所述MOS晶体管25的源极与漏极中的一个，所述MOS晶体管25的第二极为所述MOS晶体管25的源极与漏极中的另一个；
其中，当发生ESD时，所述MOS晶体管25开启，形成所述钳位晶体管26的衬底端与所述第二极之间的寄生电流。
进一步地，所述钳位晶体管26可以为PMOS晶体管，所述MOS晶体管25可以为NMOS晶体管。此时所述MOS晶体管25的第一极为漏极，第二极为源极。
进一步地，所述的ESD保护电路还可以包括：
第二电阻器72，所述第二电阻器72的第一端连接至所述电源端；
第二电容器71，所述第二电容器71的第一端连接至所述第二电阻器72的第二端，所述第二电容器71的第二端连接至所述接地端；
一个反相器或多个串联的反相器，首个反相器的输入端连接至所述电阻器与电容器之间，最后一个反向器的输出端连接至所述MOS晶体管25的衬底端S1，所述反相器的个数为单数；
其中，当发生ESD时，所述第二电容器71、所述第二电阻器72以及所述一个反相器或多个串联的反相器触发所述MOS晶体管25的衬底端S1为高电平，以开启所述MOS晶体管。
在本发明实施例中，当发生ESD时，述第二电容器71、所述第二电阻器72以及所述一个反相器或多个串联的反相器触发所述MOS晶体管25的衬底端S1为高电平，可以实现对所述MOS晶体管25进行开启，从而形成寄生电流泄放ESD电流。
进一步地，所述第二电容器71可以选自：源极和漏极连接的晶体管的栅极氧化物寄生电容。
进一步地，所述第二电阻器72可以选自：非硅化物多晶硅电阻器、栅极软连接高NMOS电阻器、栅极软连接低PMOS电阻器、金属寄生电阻器以及高阻值电阻器。
需要指出的是，图2示出的串联的钳位晶体管26以及MOS晶体管25形成了晶闸管结构，具有当MOS晶体管25开启时，钳位晶体管26也开启的特性，且形成所述钳位晶体管26的衬底端与所述MOS晶体管25的第二极之间的寄生电流。
有关晶闸管的更多内容，请参照前文以及图3至图5的描述，此处不再赘述。
进一步地，以所述反相器的个数为1个为例，对反相器进行说明。
如图7所示，所述反相器可以包括P型晶体管74与N型晶体管73。所述P型晶体管74的栅极与所述N型晶体管73的栅极电连接；所述P型晶体管74的源极连接至所述电源端，所述N型晶体管73的源极连接至所述接地端；所述P型晶体管74的漏极与所述N型晶体管73的漏极连接；其中，所述反相器的第一端位于所述P型晶体管74的栅极与所述N型晶体管73的栅极之间，所述反相器的第二端位于所述P型晶体管74的漏极与所述N型晶体管73的漏极之间。
在本发明实施例中，所述反相器的数量有机会进行精简，例如仅采用一个，或者不采用反相器(如图2示出的ESD保护电路)，相比于现有技术中采用多个反相器，可以减小ESD保护电路的面积，降低生产成本和提高经济效益。
在本发明实施例中，当发生ESD时，可以触发所述MOS晶体管25的衬底端S1为高电平，实现对所述MOS晶体管25进行开启，从而形成寄生电流泄放ESD电流。
图8是本发明实施例中又一种ESD保护电路的电路结构示意图。
所述又一种ESD保护电路还可以包括：二极管81，所述二极管81的第一端连接在所述最后一个反向器的第二端与所述MOS晶体管25的衬底端S1之间，所述二极管81的第二端连接至所述接地端。
其中，图8示出的反相器的数量为一个，包括P型晶体管74与N型晶体管73，因此所述最后一个反向器的第二端即为P型晶体管74与N型晶体管73之间的节点。
在本发明实施例中，可以在产生反向ESD时，通过采用二极管81，也能够开启MOS晶体管25，从而形成寄生电流反向泄放ESD电流，保护核心电路。
在本发明实施例中，还提供了一种电子器件，其特征在于，包括图2至图8所述的ESD保护电路以及待保护的半导体器件；其中，所述待保护的半导体器件的第一端连接所述电源端，所述待保护的半导体器件的第二端连接所述接地端。
具体地，所述ESD保护电路的一端与所述待保护电路的一端连接至电源端，所述ESD保护电路的另一端与所述待保护电路的另一端连接至接地端。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种ESD保护电路，其特征在于，包括：
电源端；
接地端；
泄放通路，包括串联的钳位晶体管以及MOS晶体管，所述钳位晶体管与MOS晶体管集成在同一半导体衬底上且类型不同：
所述钳位晶体管的源极、漏极与衬底端之间电连接，且连接至所述电源端；
所述MOS晶体管的栅极与衬底端之间电连接；
所述MOS晶体管的第一极与所述钳位晶体管的栅极电连接，所述MOS晶体管的第二极与所述接地端连接，所述MOS晶体管的第一极为所述MOS晶体管的源极与漏极中的一个，所述MOS晶体管的第二极为所述MOS晶体管的源极与漏极中的另一个；
其中，当发生ESD时，所述MOS晶体管开启，形成所述钳位晶体管的衬底端与所述第二极之间的寄生电流。
2.根据权利要求1所述的ESD保护电路，其特征在于，所述钳位晶体管为PMOS晶体管，所述MOS晶体管为NMOS晶体管。
3.根据权利要求2所述的ESD保护电路，其特征在于，还包括：
第一电容器，所述第一电容器的第一端连接至所述电源端；
第一电阻器，所述第一电阻器的第一端连接至所述第一电容器的第二端，所述第一电阻器的第二端连接至所述接地端；
所述第一电容器的第二端连接至所述MOS晶体管的衬底端；
其中，当发生ESD时，所述第一电容器以及所述第一电阻器触发所述MOS晶体管的衬底端为高电平，以开启所述MOS晶体管。
4.根据权利要求3所述的ESD保护电路，其特征在于，还包括：
二极管，所述二极管的第一端连接在所述电阻器与电容器之间，所述二极管的第二端连接至所述接地端。
5.根据权利要求3所述的ESD保护电路，其特征在于，所述第一电阻器选自：
非硅化物多晶硅电阻器、栅极软连接高NMOS电阻器、栅极软连接低PMOS电阻器、金属寄生电阻器以及高阻值电阻器。
6.根据权利要求2所述的ESD保护电路，其特征在于，还包括：
第二电阻器，所述第二电阻器的第一端连接至所述电源端；
第二电容器，所述第二电容器的第一端连接至所述第二电阻器的第二端，所述第二电容器的第二端连接至所述接地端；
一个反相器或多个串联的反相器，首个反相器的输入端连接至所述电阻器与电容器之间，最后一个反向器的输出端连接至所述MOS晶体管的衬底端；
其中，当发生ESD时，所述第二电容器、所述第二电阻器以及所述一个反相器或多个串联的反相器触发所述MOS晶体管的衬底端为高电平，以开启所述MOS晶体管；
所述反相器的个数为单数。
7.根据权利要求6所述的ESD保护电路，其特征在于，所述反相器包括P型晶体管与N型晶体管；
其中，所述P型晶体管的栅极与所述N型晶体管的栅极电连接；
所述P型晶体管的源极连接至所述电源端，所述N型晶体管的源极连接至所述接地端；
所述P型晶体管的漏极与所述N型晶体管的漏极连接；
其中，所述反相器的第一端位于所述P型晶体管的栅极与所述N型晶体管的栅极之间，所述反相器的第二端位于所述P型晶体管的漏极与所述N型晶体管的漏极之间。
8.根据权利要求6所述的ESD保护电路，其特征在于，还包括：
二极管，所述二极管的第一端连接在所述最后一个反向器的第二端与所述MOS晶体管的衬底端之间，所述二极管的第二端连接至所述接地端。
9.根据权利要求1所述的ESD保护电路，其特征在于，所述ESD保护电路用于FinFET。
10.根据权利要求1所述的ESD保护电路，其特征在于，所述钳位晶体管和MOS晶体管的栅极结构位于所述半导体衬底的表面，且交错分布。
11.一种电子器件，其特征在于，包括如权利要求1至10任一项所述的ESD保护电路以及待保护的半导体器件；
其中，所述待保护的半导体器件的第一端连接所述电源端，所述待保护的半导体器件的第二端连接所述接地端。
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